JP2001068571A - 簡単化プロセスで以て埋込みフラッシュ集積回路を製作する方法 - Google Patents
簡単化プロセスで以て埋込みフラッシュ集積回路を製作する方法Info
- Publication number
- JP2001068571A JP2001068571A JP2000214545A JP2000214545A JP2001068571A JP 2001068571 A JP2001068571 A JP 2001068571A JP 2000214545 A JP2000214545 A JP 2000214545A JP 2000214545 A JP2000214545 A JP 2000214545A JP 2001068571 A JP2001068571 A JP 2001068571A
- Authority
- JP
- Japan
- Prior art keywords
- region
- polycrystalline silicon
- etching
- source line
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title abstract description 48
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 58
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 27
- 239000002019 doping agent Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 238000000059 patterning Methods 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 abstract description 38
- 229920005591 polysilicon Polymers 0.000 abstract description 19
- 230000000873 masking effect Effects 0.000 abstract description 7
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 22
- 150000002500 ions Chemical class 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000004377 microelectronic Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000006117 anti-reflective coating Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Plasma & Fusion (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 埋込み集積回路を減少した数のマスキング・
レベルと改善エッチング・プロセスで以て製作する方法
を提供する。 【解決手段】 半導体基板１０、２０上にホトレジスト
膜８０を形成し、フラッシュ・メモリ・アレイ領域９０
内のソース線領域８５及びＣＭＯＳ回路領域１００、１
１０内の多結晶シリコン膜領域４０を露出するためにホ
トレジスト層８０にパターニングを施す。ＮＭＯＳトラ
ンジスタのゲート電極を形成するために使用することに
なる多結晶シリコン領域１３０とフラッシュ・メモリ・
アレイ領域９０内のソース線７７とに一緒に同時にドー
パント１２０を打ち込む。
レベルと改善エッチング・プロセスで以て製作する方法
を提供する。 【解決手段】 半導体基板１０、２０上にホトレジスト
膜８０を形成し、フラッシュ・メモリ・アレイ領域９０
内のソース線領域８５及びＣＭＯＳ回路領域１００、１
１０内の多結晶シリコン膜領域４０を露出するためにホ
トレジスト層８０にパターニングを施す。ＮＭＯＳトラ
ンジスタのゲート電極を形成するために使用することに
なる多結晶シリコン領域１３０とフラッシュ・メモリ・
アレイ領域９０内のソース線７７とに一緒に同時にドー
パント１２０を打ち込む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に電子装置の
分野、特に減少した数の処理ステップで以て埋込みフラ
ッシュ・メモリ回路を形成する方法に関する。
分野、特に減少した数の処理ステップで以て埋込みフラ
ッシュ・メモリ回路を形成する方法に関する。
【０００２】テレビジョン、電話、ラジオ、及びコンピ
ュータのような電子機器は、集積回路、メモリ・チップ
等のような半導体製構成要素を使用してしばしば構成さ
れる。半導体製構成要素は、典型的に、トランジスタ、
キャパシタ、ダイオード、抵抗器等のような、半導体基
板上に製作された種々のマイクロエレクトロニック装置
から構成される。各マイクロエレクトロニック装置は、
典型的に、半導体基板上に形成された導体領域、半導体
領域、及び絶縁物領域の作るパターンである。
ュータのような電子機器は、集積回路、メモリ・チップ
等のような半導体製構成要素を使用してしばしば構成さ
れる。半導体製構成要素は、典型的に、トランジスタ、
キャパシタ、ダイオード、抵抗器等のような、半導体基
板上に製作された種々のマイクロエレクトロニック装置
から構成される。各マイクロエレクトロニック装置は、
典型的に、半導体基板上に形成された導体領域、半導体
領域、及び絶縁物領域の作るパターンである。
【０００３】半導体基板上のマイクロエレクトロニック
装置の密度は、種々のマイクロエレクトロニック装置の
各々間の間隔を縮めることによって高められる。こうし
て間隔を縮めることによって、非常に多数のこのような
マイクロエレクトロニック装置を半導体基板上に形成す
ることが許される。結果として、半導体製構成要素の計
算能力及び速度を大いに向上する。
装置の密度は、種々のマイクロエレクトロニック装置の
各々間の間隔を縮めることによって高められる。こうし
て間隔を縮めることによって、非常に多数のこのような
マイクロエレクトロニック装置を半導体基板上に形成す
ることが許される。結果として、半導体製構成要素の計
算能力及び速度を大いに向上する。
【０００４】フラッシュＥＰＲＯＭ又はフラッシュＥＥ
ＰＲＯＭとしてまた知られたフラッシュ・メモリは、各
メモリ・セルがフローティング・ゲート・トランジスタ
を有するメモリ・セルのアレイから形成される半導体製
構成要素である。データをアレイ内の各セルに書き込む
ことはできるが、しかしそのデータはいくつのセルから
なるブロックの中で消去される。各セルは、ソース、ド
レイン、フローティング・ゲート、及び制御ゲートを有
するフローティング・ゲート・トランジスタである。フ
ローティング・ゲートは、ドレインからの書込みにチャ
ネル・ホット・エレクトロンを使用しかつソースからの
消去にファウラーノルドハイム・トンネル現象（Ｆｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）を使
用する。アレイの行中の各セル内の各フローティング・
ゲートのソースがソース線（ｓｏｕｒｃｅ ｌｉｎｅ）
を形成するように接続される。
ＰＲＯＭとしてまた知られたフラッシュ・メモリは、各
メモリ・セルがフローティング・ゲート・トランジスタ
を有するメモリ・セルのアレイから形成される半導体製
構成要素である。データをアレイ内の各セルに書き込む
ことはできるが、しかしそのデータはいくつのセルから
なるブロックの中で消去される。各セルは、ソース、ド
レイン、フローティング・ゲート、及び制御ゲートを有
するフローティング・ゲート・トランジスタである。フ
ローティング・ゲートは、ドレインからの書込みにチャ
ネル・ホット・エレクトロンを使用しかつソースからの
消去にファウラーノルドハイム・トンネル現象（Ｆｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）を使
用する。アレイの行中の各セル内の各フローティング・
ゲートのソースがソース線（ｓｏｕｒｃｅ ｌｉｎｅ）
を形成するように接続される。
【０００５】ＣＭＯＳ論理回路内へのフラッシュ・メモ
リの埋込み（埋込みフラッシュ）がハード・ディスク・
コントローラのような応用向けディジタル信号プロセッ
サのようなかなり複雑な集積回路を構築するのに使用さ
れることが増えつつある。慣例では、ＣＭＯＳ集積回路
製作において、ＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタの両方の多結晶シリコン・ゲートが拡散で以て
又は追加ホトリソグラフィ・マスクなしでのリンを用い
たイオン打込みで以てｎ形ドープされた。ＣＭＯＳ集積
回路内に現在使用されているトランジスタの寸法が縮ま
るに従って次のような結果に立ち至っている。すなわ
ち、ＮＭＯＳトランジスタのゲートがｎ形ドープされる
がこれに用いれるドーパントがＰＭＯＳトランジスタの
ゲートに入らないようにホトリソグラフィ・パターン及
びマスキング・ステップを使用してブロックされる。Ｐ
ＭＯＳトランジスタのゲートは、ＰＭＯＳトランジスタ
のソース領域及びドレイン領域の形成中ｐ形ドーパント
を打ち込まれる。このプロセスの結果、ＮＭＯＳトラン
ジスタ及びＰＭＯＳトランジスタの両方内に適正しきい
電圧を生じる。
リの埋込み（埋込みフラッシュ）がハード・ディスク・
コントローラのような応用向けディジタル信号プロセッ
サのようなかなり複雑な集積回路を構築するのに使用さ
れることが増えつつある。慣例では、ＣＭＯＳ集積回路
製作において、ＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタの両方の多結晶シリコン・ゲートが拡散で以て
又は追加ホトリソグラフィ・マスクなしでのリンを用い
たイオン打込みで以てｎ形ドープされた。ＣＭＯＳ集積
回路内に現在使用されているトランジスタの寸法が縮ま
るに従って次のような結果に立ち至っている。すなわ
ち、ＮＭＯＳトランジスタのゲートがｎ形ドープされる
がこれに用いれるドーパントがＰＭＯＳトランジスタの
ゲートに入らないようにホトリソグラフィ・パターン及
びマスキング・ステップを使用してブロックされる。Ｐ
ＭＯＳトランジスタのゲートは、ＰＭＯＳトランジスタ
のソース領域及びドレイン領域の形成中ｐ形ドーパント
を打ち込まれる。このプロセスの結果、ＮＭＯＳトラン
ジスタ及びＰＭＯＳトランジスタの両方内に適正しきい
電圧を生じる。
【０００６】フラッシュ・メモリ・アレイ内で、連続ソ
ース線が回路実装密度を上げるためにしばしば使用され
る。この連続ソース線は、セルフ・アライン・ソース、
すなわち、ＳＡＳ（ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｏｕ
ｒｃｅ）プロセスを使用して形成される。ここで、隣接
フラッシュ・メモリ・セル・トランジスタのソース領域
間のアイソレーション領域がリソグラフィ及びエッチン
グ・プロセスを使用して除去される。ホトリソグラフィ
はパターン化レジスト膜を形成するために使用され、か
つ露出酸化物アイソレーションが酸化物のエッチング・
プロセスを使用して除去される。次いで、連続ソース線
が打込みマスクとして作用するホトレジストと共にｎ形
ドーパント・イオン種の打込みを使用して形成される。
ース線が回路実装密度を上げるためにしばしば使用され
る。この連続ソース線は、セルフ・アライン・ソース、
すなわち、ＳＡＳ（ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｏｕ
ｒｃｅ）プロセスを使用して形成される。ここで、隣接
フラッシュ・メモリ・セル・トランジスタのソース領域
間のアイソレーション領域がリソグラフィ及びエッチン
グ・プロセスを使用して除去される。ホトリソグラフィ
はパターン化レジスト膜を形成するために使用され、か
つ露出酸化物アイソレーションが酸化物のエッチング・
プロセスを使用して除去される。次いで、連続ソース線
が打込みマスクとして作用するホトレジストと共にｎ形
ドーパント・イオン種の打込みを使用して形成される。
【０００７】
【発明が解決しようとする課題】埋込みフラッシュ集積
回路の製作において、それらＣＭＯＳトランジスタがＳ
ＡＳプロセス中マスクされ、次いで、フラッシュ・メモ
リ・セル及び連続ソース線の形成の後、これらと別々に
処理される。これは、ＣＭＯＳトランジスタ・ゲート構
造を形成するためにドープ多結晶シリコン及びアンドー
プ多結晶シリコンを同時にエッチングする能力がないこ
とに主として原因がある。埋込み集積回路のＣＭＯＳ部
分とフラッシュ部分のこのマスキング及びこれら両部分
の別々の処理は、プロセスに莫大な費用を追加する多く
のホトリソグラフィ・マスキング・レベルを必要とする
複雑なプロセスを生じる。
回路の製作において、それらＣＭＯＳトランジスタがＳ
ＡＳプロセス中マスクされ、次いで、フラッシュ・メモ
リ・セル及び連続ソース線の形成の後、これらと別々に
処理される。これは、ＣＭＯＳトランジスタ・ゲート構
造を形成するためにドープ多結晶シリコン及びアンドー
プ多結晶シリコンを同時にエッチングする能力がないこ
とに主として原因がある。埋込み集積回路のＣＭＯＳ部
分とフラッシュ部分のこのマスキング及びこれら両部分
の別々の処理は、プロセスに莫大な費用を追加する多く
のホトリソグラフィ・マスキング・レベルを必要とする
複雑なプロセスを生じる。
【０００８】
【課題を解決するための手段】したがって、埋込みフラ
ッシュ集積回路を形成する簡単化プロセスの必要が起こ
っている。本発明は、マスキング・レベルの数を減らす
こと及び改善エッチング・プロセスを通してこれを成し
遂げる方法を提供する。本方法は、半導体基板上にホト
レジスト膜を形成するステップ、フラッシュ・メモリ・
アレイ内のソース線領域及びＣＭＯＳ回路内の多結晶シ
リコン膜領域を露出するためにホトレジスト膜にパター
ニングを施すステップであって多結晶シリコン膜領域が
ＮＭＯＳトランジスタのゲート電極を形成するために使
用されることになるステップ、及び露出されたソース線
領域及び露出された多結晶シリコン膜領域に同時にドー
パント・イオン種を打ち込むステップを包含する。
ッシュ集積回路を形成する簡単化プロセスの必要が起こ
っている。本発明は、マスキング・レベルの数を減らす
こと及び改善エッチング・プロセスを通してこれを成し
遂げる方法を提供する。本方法は、半導体基板上にホト
レジスト膜を形成するステップ、フラッシュ・メモリ・
アレイ内のソース線領域及びＣＭＯＳ回路内の多結晶シ
リコン膜領域を露出するためにホトレジスト膜にパター
ニングを施すステップであって多結晶シリコン膜領域が
ＮＭＯＳトランジスタのゲート電極を形成するために使
用されることになるステップ、及び露出されたソース線
領域及び露出された多結晶シリコン膜領域に同時にドー
パント・イオン種を打ち込むステップを包含する。
【０００９】
【発明の実施の形態】本発明及びその利点をより完全に
理解するために、添付図面と関連して行われる下記の説
明を参照する。これらの図面で等しい符号は等しい特徴
部分を表す。
理解するために、添付図面と関連して行われる下記の説
明を参照する。これらの図面で等しい符号は等しい特徴
部分を表す。
【００１０】図１Ａから１Ｇは、本発明の実施の形態に
よる埋込みフラッシュ集積回路を形成する簡単化プロセ
スを示す。
よる埋込みフラッシュ集積回路を形成する簡単化プロセ
スを示す。
【００１１】図１Ａは、埋込みフラッシュ集積回路の部
分の断面図である。メモリ・セルが領域９０に、ＰＭＯ
Ｓトランジスタが領域１００に、及びＮＭＯＳトランジ
スタが領域１１０に形成されることになる。半導体基板
がｐ形シリコン領域１０と共にｎ形シリコン領域２０を
含み、領域２０内にＰＭＯＳトランジスタが形成される
ことになる。領域１０及び２０の両方は、バルク基板ウ
ェーハの部分として又はバルク基板ウェーハ上に形成さ
れたエピタキシャル・シリコン膜としてのどちらかで単
結晶シリコンを含む。アイソレーション領域３０が基板
内に形成されて、集積回路の部分として形成される種々
の装置間を電気的にアイソレートする。これらのアイソ
レーション領域は、二酸化シリコンを含みかつシャロー
・トレンチ・アイソレーション、すなわち、ＳＴＩ（ｓ
ｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構
造又はローカル酸化構造、すなわち、ＬＯＣＯＳ（ｌｏ
ｃａｌ ｏｘｉｄａｔｉｏｎ ｓｔｒｕｃｔｕｒｅｓ）
のどちらかであることになる。図１Ａ〜１Ｇに示したア
イソレーション構造は、ＳＴＩ構造を表す。ゲート誘電
体膜４５がＮＭＯＳトンジスタ及びＰＭＯＳトランジス
タ構造の部分を形成することになる半導体基板を覆って
形成される。このゲート誘電体膜４５は、酸化シリコ
ン、酸化窒化シリコン、窒化シリコン、又はなんらかの
適当な材料を含むことができる。領域９０内のフラッシ
ュ・メモリ・セルは、ｎ形ドレイン領域７２及びｎ形ソ
ース領域７４を含む。フラッシュ・メモリ・セルはま
た、ゲート誘電体膜７１、フローティング・ゲート７
０、多結晶間誘電体層６０、及び制御ゲート、すなわ
ち、語線５０を含む。このゲート誘電体膜７１は、酸化
シリコン、酸化窒化シリコン、窒化シリコン、又はなら
んかの適当な材料を含む。フローティング・ゲート７０
及び制御ゲート５０は多結晶シリコンを使用して形成し
てよく、なお制御ゲートはｎ形である。多結晶間誘電体
層６０は、通常、酸化物−窒化物−酸化物積層の形をし
た酸化シリコン（酸化物）層と窒化シリコン（窒化物）
層の交互配置層を使用して形成してよい。プロセス中こ
の時点で、ＰＭＯＳトランジスタ及びＮＭＯＳトランジ
スタの個々のゲートはまだ形成されておらず、ブランケ
ット多結晶シリコン膜４０が領域１００及び１１０を覆
う。ホトレジスト層８０がＳＡＳプロセスに使用される
ことになる基板上に形成されている。
分の断面図である。メモリ・セルが領域９０に、ＰＭＯ
Ｓトランジスタが領域１００に、及びＮＭＯＳトランジ
スタが領域１１０に形成されることになる。半導体基板
がｐ形シリコン領域１０と共にｎ形シリコン領域２０を
含み、領域２０内にＰＭＯＳトランジスタが形成される
ことになる。領域１０及び２０の両方は、バルク基板ウ
ェーハの部分として又はバルク基板ウェーハ上に形成さ
れたエピタキシャル・シリコン膜としてのどちらかで単
結晶シリコンを含む。アイソレーション領域３０が基板
内に形成されて、集積回路の部分として形成される種々
の装置間を電気的にアイソレートする。これらのアイソ
レーション領域は、二酸化シリコンを含みかつシャロー
・トレンチ・アイソレーション、すなわち、ＳＴＩ（ｓ
ｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構
造又はローカル酸化構造、すなわち、ＬＯＣＯＳ（ｌｏ
ｃａｌ ｏｘｉｄａｔｉｏｎ ｓｔｒｕｃｔｕｒｅｓ）
のどちらかであることになる。図１Ａ〜１Ｇに示したア
イソレーション構造は、ＳＴＩ構造を表す。ゲート誘電
体膜４５がＮＭＯＳトンジスタ及びＰＭＯＳトランジス
タ構造の部分を形成することになる半導体基板を覆って
形成される。このゲート誘電体膜４５は、酸化シリコ
ン、酸化窒化シリコン、窒化シリコン、又はなんらかの
適当な材料を含むことができる。領域９０内のフラッシ
ュ・メモリ・セルは、ｎ形ドレイン領域７２及びｎ形ソ
ース領域７４を含む。フラッシュ・メモリ・セルはま
た、ゲート誘電体膜７１、フローティング・ゲート７
０、多結晶間誘電体層６０、及び制御ゲート、すなわ
ち、語線５０を含む。このゲート誘電体膜７１は、酸化
シリコン、酸化窒化シリコン、窒化シリコン、又はなら
んかの適当な材料を含む。フローティング・ゲート７０
及び制御ゲート５０は多結晶シリコンを使用して形成し
てよく、なお制御ゲートはｎ形である。多結晶間誘電体
層６０は、通常、酸化物−窒化物−酸化物積層の形をし
た酸化シリコン（酸化物）層と窒化シリコン（窒化物）
層の交互配置層を使用して形成してよい。プロセス中こ
の時点で、ＰＭＯＳトランジスタ及びＮＭＯＳトランジ
スタの個々のゲートはまだ形成されておらず、ブランケ
ット多結晶シリコン膜４０が領域１００及び１１０を覆
う。ホトレジスト層８０がＳＡＳプロセスに使用される
ことになる基板上に形成されている。
【００１２】図１Ｂは、ソース線が形成されることにな
るソース線領域８５を露出するためにホトレジスト層８
０にパターニングを施し、かつＮＭＯＳトランジスタが
形成されることになる領域１１０内の多結晶シリコンを
同時に露出した後の図１Ａの構造を示す。これは、ＮＭ
ＯＳトランジスタのゲートを形成するために使用される
ことになる多結晶シリコンがこの時点で露出されない先
行プロセスと対照的である。先行プロセスの場合、ＮＭ
ＯＳトランジスタ及びＰＭＯＳトランジスタのゲート電
極を形成するためばかりでなくＮＭＯＳトランジスタの
ゲート内へｎ形ドーパント・イオンを打ち込むために、
追加のプロセスを遂行しなければならない。これらの追
加プロセスは、埋込みフラッシュ集積回路の製作プロセ
ス全体に複雑性及び費用を追加する。図１Ｃは、図１Ｂ
に１１５で示した方向に沿う図１Ｂの構造の断面図であ
る。この図は、連続制御ゲート、すなわち、連続語線５
０、及びＳＡＳ領域を形成するために除去されることに
なるアソレーション領域３０を示す。
るソース線領域８５を露出するためにホトレジスト層８
０にパターニングを施し、かつＮＭＯＳトランジスタが
形成されることになる領域１１０内の多結晶シリコンを
同時に露出した後の図１Ａの構造を示す。これは、ＮＭ
ＯＳトランジスタのゲートを形成するために使用される
ことになる多結晶シリコンがこの時点で露出されない先
行プロセスと対照的である。先行プロセスの場合、ＮＭ
ＯＳトランジスタ及びＰＭＯＳトランジスタのゲート電
極を形成するためばかりでなくＮＭＯＳトランジスタの
ゲート内へｎ形ドーパント・イオンを打ち込むために、
追加のプロセスを遂行しなければならない。これらの追
加プロセスは、埋込みフラッシュ集積回路の製作プロセ
ス全体に複雑性及び費用を追加する。図１Ｃは、図１Ｂ
に１１５で示した方向に沿う図１Ｂの構造の断面図であ
る。この図は、連続制御ゲート、すなわち、連続語線５
０、及びＳＡＳ領域を形成するために除去されることに
なるアソレーション領域３０を示す。
【００１３】図１Ｄは、アイソレーション酸化物のエッ
チング及びｎ形ドーパント打込みの後の図１Ｂの構造を
示す。アイソレーション酸化物のエッチングは、ソース
領域７４と共に連続線を形成しかつ図１Ｄの面に出入し
て延びる領域８５内の露出された全てのアイソレーショ
ン酸化物を除去する。これを図１Ｄの面１１７に沿う断
面図である図１Ｅに示す。図１Ｅに示したように、アイ
ソレーション領域、すなわち、トレンチ３０内のアイソ
レーション材料が、基板のシリコン領域１０を露出させ
るＳＡＳエッチング・プロセス中除去されている。図１
Ｄに示したように、打ち込まれたｎ形ドーパント・イオ
ン種１２０の結果、フラッシュ・メモリ・アレイ内のソ
ース線７７とＮＭＯＳトランジスタのゲート電極を形成
するために使用されることになる多結晶シリコン膜４０
のｎ形領域１３０とを同時に形成する。このｎ形ドーパ
ント・イオン種１２０は、リン・イオン又はヒ素イオン
又は両者の組合わせを含んでよい。図１Ｅに示したよう
に、ｎ形ドーパント・イオン種１２０の打込みの結果、
連続ソース線７７を形成する。図１Ｄに示したように、
領域１００内の多結晶シリコン膜４０の部分は、ホトレ
ジスト層８０によって打込みに対してマスクされており
かつＰＭＯＳトランジスタのゲートを形成するために使
用されることになる。このプロセスの結果、ソース線の
形成とＮＭＯＳトランジスタのゲート電極を形成するた
めに使用される多結晶シリコン膜のｎ形領域１３０のド
ーピングとが別々のステップで遂行される在来のプロセ
スと比較されるとき、マスキング・ステップの数を減少
させる。アイソレーション酸化物のエッチング中、領域
１３０内の多結晶シリコン膜の厚さが使用されたエッチ
ング・プロセスのいかんに応じて約５０Åから２００Å
だけ減じられることになる。ｎ形ドーパント・イオン種
１２０の打込み及びなんらかの追加プロセスの後、ホト
レジスト層８０が除去され、及び新ホトレジスト層１４
０が形成されかつパターニングを施されてフラッシュ・
メモリ・セルをマスクする一方で多結晶シリコン膜４０
の領域を露出し、これらの露出された領域がＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタのゲート電極を形
成するためにエッチングにより除去されることになる。
チング及びｎ形ドーパント打込みの後の図１Ｂの構造を
示す。アイソレーション酸化物のエッチングは、ソース
領域７４と共に連続線を形成しかつ図１Ｄの面に出入し
て延びる領域８５内の露出された全てのアイソレーショ
ン酸化物を除去する。これを図１Ｄの面１１７に沿う断
面図である図１Ｅに示す。図１Ｅに示したように、アイ
ソレーション領域、すなわち、トレンチ３０内のアイソ
レーション材料が、基板のシリコン領域１０を露出させ
るＳＡＳエッチング・プロセス中除去されている。図１
Ｄに示したように、打ち込まれたｎ形ドーパント・イオ
ン種１２０の結果、フラッシュ・メモリ・アレイ内のソ
ース線７７とＮＭＯＳトランジスタのゲート電極を形成
するために使用されることになる多結晶シリコン膜４０
のｎ形領域１３０とを同時に形成する。このｎ形ドーパ
ント・イオン種１２０は、リン・イオン又はヒ素イオン
又は両者の組合わせを含んでよい。図１Ｅに示したよう
に、ｎ形ドーパント・イオン種１２０の打込みの結果、
連続ソース線７７を形成する。図１Ｄに示したように、
領域１００内の多結晶シリコン膜４０の部分は、ホトレ
ジスト層８０によって打込みに対してマスクされており
かつＰＭＯＳトランジスタのゲートを形成するために使
用されることになる。このプロセスの結果、ソース線の
形成とＮＭＯＳトランジスタのゲート電極を形成するた
めに使用される多結晶シリコン膜のｎ形領域１３０のド
ーピングとが別々のステップで遂行される在来のプロセ
スと比較されるとき、マスキング・ステップの数を減少
させる。アイソレーション酸化物のエッチング中、領域
１３０内の多結晶シリコン膜の厚さが使用されたエッチ
ング・プロセスのいかんに応じて約５０Åから２００Å
だけ減じられることになる。ｎ形ドーパント・イオン種
１２０の打込み及びなんらかの追加プロセスの後、ホト
レジスト層８０が除去され、及び新ホトレジスト層１４
０が形成されかつパターニングを施されてフラッシュ・
メモリ・セルをマスクする一方で多結晶シリコン膜４０
の領域を露出し、これらの露出された領域がＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタのゲート電極を形
成するためにエッチングにより除去されることになる。
【００１４】図１Ｆは多結晶シリコンのエッチング・プ
ロセス後の構造の断面図であり、ＮＭＯＳトランジスタ
のゲート電極１６０及びＰＭＯＳトランジスタのゲート
電極１５０を示す。ゲート電極１５０及び１６０を形成
するために使用されるエッチング・プロセスは、ドープ
多結晶シリコン及びアンドープ多結晶シリコンの両方内
に幅０．０７から０．５μｍの線を同時に形成すること
ができる固有性質を有するべきである。ドープ多結晶シ
リコン及びアンドープ多結晶シリコンの両方を超細線幅
にまでエッチングを施す多結晶シリコンのエッチング・
プロセス能力が本発明の利点である。本発明の実施の形
態におけるゲート電極１５０及び１６０を形成する（す
なわち、ドープ多結晶シリコン及びアンドープ多結晶シ
リコンに同時にエッチングを施す）適当なエッチング・
プロセスを説明する。この実施の形態において、ホトレ
ジスト層１４０は、６０００Å〜８０００Åの遠紫外
線、すなわち、ＤＵＶ（ｄｅｅｐ ｕｌｔｒａｖｉｏｌ
ｅｔ）ホトレジスト層を含みかつ１３００Å〜１７００
ÅのＤＵＶ反射防止被膜、すなわち、ＢＡＲＣ１４５上
に位置する。アイソレーション酸化物のエッチング・プ
ロセスに続いて、ドープ多結晶シリコン膜は約２５００
Åの厚さになりかつアンドープ多結晶シリコン膜は約２
６００Åの厚さになる。多結晶シリコン膜の下のゲート
誘電体膜４５は、約３８Åの厚さである。プロセスは、
減結合プラズマ源を備えるエッチング室内で遂行されか
つ現場でのＢＡＲＣ及び多結晶シリコンのエッチング・
プロセスを含み、下記のステップを用いる。
ロセス後の構造の断面図であり、ＮＭＯＳトランジスタ
のゲート電極１６０及びＰＭＯＳトランジスタのゲート
電極１５０を示す。ゲート電極１５０及び１６０を形成
するために使用されるエッチング・プロセスは、ドープ
多結晶シリコン及びアンドープ多結晶シリコンの両方内
に幅０．０７から０．５μｍの線を同時に形成すること
ができる固有性質を有するべきである。ドープ多結晶シ
リコン及びアンドープ多結晶シリコンの両方を超細線幅
にまでエッチングを施す多結晶シリコンのエッチング・
プロセス能力が本発明の利点である。本発明の実施の形
態におけるゲート電極１５０及び１６０を形成する（す
なわち、ドープ多結晶シリコン及びアンドープ多結晶シ
リコンに同時にエッチングを施す）適当なエッチング・
プロセスを説明する。この実施の形態において、ホトレ
ジスト層１４０は、６０００Å〜８０００Åの遠紫外
線、すなわち、ＤＵＶ（ｄｅｅｐ ｕｌｔｒａｖｉｏｌ
ｅｔ）ホトレジスト層を含みかつ１３００Å〜１７００
ÅのＤＵＶ反射防止被膜、すなわち、ＢＡＲＣ１４５上
に位置する。アイソレーション酸化物のエッチング・プ
ロセスに続いて、ドープ多結晶シリコン膜は約２５００
Åの厚さになりかつアンドープ多結晶シリコン膜は約２
６００Åの厚さになる。多結晶シリコン膜の下のゲート
誘電体膜４５は、約３８Åの厚さである。プロセスは、
減結合プラズマ源を備えるエッチング室内で遂行されか
つ現場でのＢＡＲＣ及び多結晶シリコンのエッチング・
プロセスを含み、下記のステップを用いる。
【００１５】ａ） ＢＡＲＣのエッチング ＨＢｒ ８５〜１００標準ｃｍ3／ｍｉｎ Ｏ2 １５〜２０標準ｃｍ3／ｍｉｎ 圧力 ０．５３〜１．０６Ｐａ 電源電力 ３００〜３２０Ｗ バイアス電力 １１０〜１７０Ｗ 陰極温度 ５５℃ 壁／ドーム温度 ８０／８０℃ エッチング時間 終点（３０９０Å波長）ただし３
５％オーバ・エッチング時間
５％オーバ・エッチング時間
【００１６】ｂ） 多結晶シリコンのブレークスルー・
エッチング ＣＦ4 ３０〜６０標準ｃｍ3／ｍｉｎ 圧力 ０．４０〜０．９３Ｐａ 電源電力 ４００〜８００Ｗ バイアス電力 ２５〜６０Ｗ 陰極温度 ５５℃ 壁／ドーム温度 ８０／８０℃ エッチング時間 １０ｓ
エッチング ＣＦ4 ３０〜６０標準ｃｍ3／ｍｉｎ 圧力 ０．４０〜０．９３Ｐａ 電源電力 ４００〜８００Ｗ バイアス電力 ２５〜６０Ｗ 陰極温度 ５５℃ 壁／ドーム温度 ８０／８０℃ エッチング時間 １０ｓ
【００１７】ｃ） 多結晶シリコンの主エッチング（バ
ルク・ステップ） ＨＢｒ １１０〜１４０標準ｃｍ3／ｍｉ
ｎ Ｃｌ2 ３０〜６０標準ｃｍ3／ｍｉｎ ＨｅＯ2 １２〜１９標準ｃｍ3／ｍｉｎ 圧力 ０．４０〜１．３９Ｐａ 電源電力 ５００〜６００Ｗ バイアス電力 ２５〜６０Ｗ 陰極温度 ５５℃ 壁／ドーム温度 ８０／８０℃ エッチング時間 ５０ｓ
ルク・ステップ） ＨＢｒ １１０〜１４０標準ｃｍ3／ｍｉ
ｎ Ｃｌ2 ３０〜６０標準ｃｍ3／ｍｉｎ ＨｅＯ2 １２〜１９標準ｃｍ3／ｍｉｎ 圧力 ０．４０〜１．３９Ｐａ 電源電力 ５００〜６００Ｗ バイアス電力 ２５〜６０Ｗ 陰極温度 ５５℃ 壁／ドーム温度 ８０／８０℃ エッチング時間 ５０ｓ
【００１８】ｄ） 多結晶シリコンの終点エッチング ＨＢｒ １３０〜１７０標準ｃｍ3／ｍｉ
ｎ Ｃｌ2 ６０〜８０標準ｃｍ3／ｍｉｎ ＨｅＯ2 １５〜２０標準ｃｍ3／ｍｉｎ 圧力 １．０６〜２．００Ｐａ 電源電力 ３００〜４５０Ｗ バイアス電力 ５０Ｗ 陰極温度 ５５℃ 壁／ドーム温度 ８０／８０℃ エッチング時間 終点（２８８０Å波長）
ｎ Ｃｌ2 ６０〜８０標準ｃｍ3／ｍｉｎ ＨｅＯ2 １５〜２０標準ｃｍ3／ｍｉｎ 圧力 １．０６〜２．００Ｐａ 電源電力 ３００〜４５０Ｗ バイアス電力 ５０Ｗ 陰極温度 ５５℃ 壁／ドーム温度 ８０／８０℃ エッチング時間 終点（２８８０Å波長）
【００１９】ｅ） 多結晶シリコンのオーバ・エッチン
グ ＨＢｒ １３０〜１７０標準ｃｍ3／ｍｉ
ｎ ＨｅＯ2 ９〜１３標準ｃｍ3／ｍｉｎ 圧力 １１．９７〜１５．９６Ｐａ 電源電力 ７００〜９００Ｗ バイアス電力 １００〜２５０Ｗ 陰極温度 ５５℃ 壁／ドーム温度 ８０／８０℃ エッチング時間 ６５ｓ
グ ＨＢｒ １３０〜１７０標準ｃｍ3／ｍｉ
ｎ ＨｅＯ2 ９〜１３標準ｃｍ3／ｍｉｎ 圧力 １１．９７〜１５．９６Ｐａ 電源電力 ７００〜９００Ｗ バイアス電力 １００〜２５０Ｗ 陰極温度 ５５℃ 壁／ドーム温度 ８０／８０℃ エッチング時間 ６５ｓ
【００２０】ＢＡＲＣのエッチングは、かなり小さいエ
ッチング・バイアスを有するように設計される。多結晶
シリコンのエッチングは、ＳＡＳアイソレーション・エ
ッチング・プロセスに因るｎ形多結晶シリコン領域１３
０のリセス（ｒｅｃｅｓｓ）のための余裕（〜１００
Å）を増すためにドープ多結晶シリコンとアンドープ多
結晶シリコンとの間でかなり小さな差を有するように設
計される。
ッチング・バイアスを有するように設計される。多結晶
シリコンのエッチングは、ＳＡＳアイソレーション・エ
ッチング・プロセスに因るｎ形多結晶シリコン領域１３
０のリセス（ｒｅｃｅｓｓ）のための余裕（〜１００
Å）を増すためにドープ多結晶シリコンとアンドープ多
結晶シリコンとの間でかなり小さな差を有するように設
計される。
【００２１】図１Ｇは、ホトレジスト層１４０及びＢＡ
ＲＣ１４５の除去の後の図１Ｆの構造を示す。埋込みフ
ラッシュ集積回路は、標準半導体処理を使用して完成さ
れることになる。
ＲＣ１４５の除去の後の図１Ｆの構造を示す。埋込みフ
ラッシュ集積回路は、標準半導体処理を使用して完成さ
れることになる。
【００２２】本発明を解説用実施の形態を参照して説明
したが、この説明は限定的意味に解釈されることを意図
しているのではない。解説用実施の形態の種々の変形及
び組合わせばかりでなく本発明の他の実施の形態もこの
説明を参照するならば当業者に明らかである。したがっ
て、添付の特許請求の範囲は、このようなあらゆる変形
又は実施の形態を包含することを意図する。
したが、この説明は限定的意味に解釈されることを意図
しているのではない。解説用実施の形態の種々の変形及
び組合わせばかりでなく本発明の他の実施の形態もこの
説明を参照するならば当業者に明らかである。したがっ
て、添付の特許請求の範囲は、このようなあらゆる変形
又は実施の形態を包含することを意図する。
【００２３】以上の説明に関して更に以下の項を開示す
る。
る。
【００２４】（１） 埋込みフラッシュ集積回路を製作
する方法であって、半導体基板上にホトレジスト膜を形
成するステップと、フラッシュ・メモリ・アレイ内のソ
ース線領域とＣＭＯＳ回路内の多結晶シリコン膜領域と
を露出するために前記ホトレジスト膜にパターニングを
施すステップであって、前記多結晶シリコン膜領域がＮ
ＭＯＳトランジスタのゲート電極を形成するために使用
されることになる前記パターニングを施すステップと、
露出された前記ソース線領域と露出された前記多結晶シ
リコン膜領域とに同時にドーパント・イオン種を同時に
打ち込むステップとを包含する方法。
する方法であって、半導体基板上にホトレジスト膜を形
成するステップと、フラッシュ・メモリ・アレイ内のソ
ース線領域とＣＭＯＳ回路内の多結晶シリコン膜領域と
を露出するために前記ホトレジスト膜にパターニングを
施すステップであって、前記多結晶シリコン膜領域がＮ
ＭＯＳトランジスタのゲート電極を形成するために使用
されることになる前記パターニングを施すステップと、
露出された前記ソース線領域と露出された前記多結晶シ
リコン膜領域とに同時にドーパント・イオン種を同時に
打ち込むステップとを包含する方法。
【００２５】（２） 第１項記載の方法であって、前記
ソース線領域内の複数のアイソレーション領域にエッチ
ングを施すステップを更に包含する方法。
ソース線領域内の複数のアイソレーション領域にエッチ
ングを施すステップを更に包含する方法。
【００２６】（３） 第１項記載の方法において、前記
ドーパント・イオン種がリンとヒ素とからなる群から選
択される方法。
ドーパント・イオン種がリンとヒ素とからなる群から選
択される方法。
【００２７】（４） 第１項記載の方法であって、ＮＭ
ＯＳトランジスタの少なくとも１つのゲート電極とＰＭ
ＯＳトランジスタの少なくとも１つのゲート電極とを形
成するために前記多結晶シリコン膜領域にパターニング
を施しかつエッチングを施すステップを更に包含する方
法。
ＯＳトランジスタの少なくとも１つのゲート電極とＰＭ
ＯＳトランジスタの少なくとも１つのゲート電極とを形
成するために前記多結晶シリコン膜領域にパターニング
を施しかつエッチングを施すステップを更に包含する方
法。
【００２８】（５） 第４項記載の方法において、前記
多結晶シリコン膜領域に前記パターニングを施しかつエ
ッチングを施すステップが前記多結晶シリコン膜領域上
に反射防止被膜を形成するステップと、前記反射防止被
膜上にホトレジスト膜を形成するステップと、前記多結
晶シリコン膜領域のドープ領域とアンドープ領域との両
方を露出するために前記ホトレジスト膜の部分にパター
ニングを施しかつ前記部分を除去するステップと、前記
反射防止被膜にエッチングを施すステップと、前記多結
晶シリコン膜領域の前記ドープ領域と前記アンドープ領
域とに同時にエッチングを施すステップとを含む方法。
多結晶シリコン膜領域に前記パターニングを施しかつエ
ッチングを施すステップが前記多結晶シリコン膜領域上
に反射防止被膜を形成するステップと、前記反射防止被
膜上にホトレジスト膜を形成するステップと、前記多結
晶シリコン膜領域のドープ領域とアンドープ領域との両
方を露出するために前記ホトレジスト膜の部分にパター
ニングを施しかつ前記部分を除去するステップと、前記
反射防止被膜にエッチングを施すステップと、前記多結
晶シリコン膜領域の前記ドープ領域と前記アンドープ領
域とに同時にエッチングを施すステップとを含む方法。
【００２９】（６） 埋込みフラッシュ集積回路を製作
する方法であって、半導体基板上にホトレジスト膜を形
成するステップと、フラッシュ・メモリ・アレイ内のソ
ース線領域とＣＭＯＳ回路内の多結晶シリコン膜領域と
を露出するために前記ホトレジスト膜にパターニングを
施すステップと、前記ソース線領域内の複数のアイソレ
ーション領域の下の複数のシリコン領域を露出するため
に前記複数のアイソレーション領域にエッチングを施す
ステップと、露出された前記ソース線領域と露出された
前記多結晶シリコン膜領域とにドーパント・イオン種を
同時に打ち込むステップとＮＭＯＳトランジスタの少な
くとも１つのゲート電極とＰＭＯＳトランジスタの少な
くとも１つのゲート電極とを形成するために前記多結晶
シリコン膜領域にパターニングを施しかつエッチングを
施すステップとを包含する方法。
する方法であって、半導体基板上にホトレジスト膜を形
成するステップと、フラッシュ・メモリ・アレイ内のソ
ース線領域とＣＭＯＳ回路内の多結晶シリコン膜領域と
を露出するために前記ホトレジスト膜にパターニングを
施すステップと、前記ソース線領域内の複数のアイソレ
ーション領域の下の複数のシリコン領域を露出するため
に前記複数のアイソレーション領域にエッチングを施す
ステップと、露出された前記ソース線領域と露出された
前記多結晶シリコン膜領域とにドーパント・イオン種を
同時に打ち込むステップとＮＭＯＳトランジスタの少な
くとも１つのゲート電極とＰＭＯＳトランジスタの少な
くとも１つのゲート電極とを形成するために前記多結晶
シリコン膜領域にパターニングを施しかつエッチングを
施すステップとを包含する方法。
【００３０】（７） 第６項記載の方法において、前記
ドーパント・イオン種がリンとヒ素とからなる群から選
択される方法。
ドーパント・イオン種がリンとヒ素とからなる群から選
択される方法。
【００３１】（８） 第６項記載の方法において、前記
多結晶シリコン膜領域に前記エッチングを施すステップ
が１１０〜１４０標準ｃｍ3／ｍｉｎでプラズマ・エッ
チング装置内にＨＢｒを流すことと、３０〜６０標準ｃ
ｍ3／ｍｉｎでプラズマ・エッチング装置内にＣｌ2を流
すことと、１２〜１９標準ｃｍ3／ｍｉｎでプラズマ・
エッチング装置内にＨｅＯ2を流すことと、０．４０〜
０．９３Ｐａのプラズマ・エッチング装置室圧力を維持
することと、５００〜６００Ｗのプラズマ・エッチング
装置電源電力を維持することと、２５〜６０Ｗのプラズ
マ・エッチング装置バイアス電力を維持することと、５
５℃のプラズマ・エッチング装置陰極温度を維持するこ
とと、８０℃のプラズマ・エッチング装置壁とドームと
の温度を維持することと、２８８０Å波長を使用して終
点検出器で以てエッチング時間を決定することとを含む
方法。
多結晶シリコン膜領域に前記エッチングを施すステップ
が１１０〜１４０標準ｃｍ3／ｍｉｎでプラズマ・エッ
チング装置内にＨＢｒを流すことと、３０〜６０標準ｃ
ｍ3／ｍｉｎでプラズマ・エッチング装置内にＣｌ2を流
すことと、１２〜１９標準ｃｍ3／ｍｉｎでプラズマ・
エッチング装置内にＨｅＯ2を流すことと、０．４０〜
０．９３Ｐａのプラズマ・エッチング装置室圧力を維持
することと、５００〜６００Ｗのプラズマ・エッチング
装置電源電力を維持することと、２５〜６０Ｗのプラズ
マ・エッチング装置バイアス電力を維持することと、５
５℃のプラズマ・エッチング装置陰極温度を維持するこ
とと、８０℃のプラズマ・エッチング装置壁とドームと
の温度を維持することと、２８８０Å波長を使用して終
点検出器で以てエッチング時間を決定することとを含む
方法。
【００３２】（９） ドープ多結晶シリコンとアンドー
プ多結晶シリコンとにパターニングを施しかつ同時にエ
ッチングを施す方法であって、ドープ領域とアンドープ
領域とを含む多結晶シリコン膜を用意するステップと、
前記多結晶シリコン膜上に反射防止被膜を形成するステ
ップと、前記反射防止被膜上にホトレジスト膜を形成す
るステップと、前記多結晶シリコン膜のドープ領域とア
ンドープ領域との両方を露出するために前記ホトレジス
ト膜の部分にパターニングを施しかつ前記部分を除去す
るステップと、前記反射防止被膜にエッチングを施すス
テップと、前記多結晶シリコン膜の前記ドープ領域と前
記アンドープ領域とに同時にエッチングを施すステップ
とを包含する方法。
プ多結晶シリコンとにパターニングを施しかつ同時にエ
ッチングを施す方法であって、ドープ領域とアンドープ
領域とを含む多結晶シリコン膜を用意するステップと、
前記多結晶シリコン膜上に反射防止被膜を形成するステ
ップと、前記反射防止被膜上にホトレジスト膜を形成す
るステップと、前記多結晶シリコン膜のドープ領域とア
ンドープ領域との両方を露出するために前記ホトレジス
ト膜の部分にパターニングを施しかつ前記部分を除去す
るステップと、前記反射防止被膜にエッチングを施すス
テップと、前記多結晶シリコン膜の前記ドープ領域と前
記アンドープ領域とに同時にエッチングを施すステップ
とを包含する方法。
【００３３】（１０） 第９項記載の方法において、前
記反射防止被膜に前記エッチングを施すステップが８５
〜１００標準ｃｍ3／ｍｉｎでプラズマ・エッチング装
置内にＨＢｒを流すことと、１５〜２０標準ｃｍ3／ｍ
ｉｎでプラズマ・エッチング装置内にＯ2を流すこと
と、０．５３〜１．０６Ｐａのプラズマ・エッチング装
置室圧力を維持することと、３００〜３２０Ｗのプラズ
マ・エッチング装置電源電力を維持することと、１１０
〜１７０Ｗのプラズマ・エッチング装置バイアス電力を
維持することと、５５℃のプラズマ・エッチング装置陰
極温度を維持することと、８０℃のプラズマ・エッチン
グ装置壁とドームとの温度を維持することと、３５％オ
ーバ・エッチング時間で以て３０９０Å波長を使用して
終点検出器で以てエッチング時間を決定することとを含
む方法。
記反射防止被膜に前記エッチングを施すステップが８５
〜１００標準ｃｍ3／ｍｉｎでプラズマ・エッチング装
置内にＨＢｒを流すことと、１５〜２０標準ｃｍ3／ｍ
ｉｎでプラズマ・エッチング装置内にＯ2を流すこと
と、０．５３〜１．０６Ｐａのプラズマ・エッチング装
置室圧力を維持することと、３００〜３２０Ｗのプラズ
マ・エッチング装置電源電力を維持することと、１１０
〜１７０Ｗのプラズマ・エッチング装置バイアス電力を
維持することと、５５℃のプラズマ・エッチング装置陰
極温度を維持することと、８０℃のプラズマ・エッチン
グ装置壁とドームとの温度を維持することと、３５％オ
ーバ・エッチング時間で以て３０９０Å波長を使用して
終点検出器で以てエッチング時間を決定することとを含
む方法。
【００３４】（１１） 第９項記載の方法において、前
記多結晶シリコン膜の前記ドープ領域と前記アンドープ
領域とに前記エッチングを施すステップが１１０〜１４
０標準ｃｍ3／ｍｉｎでプラズマ・エッチング装置内に
ＨＢｒを流すことと、３０〜６０標準ｃｍ3／ｍｉｎで
プラズマ・エッチング装置内にＣｌ2を流すことと、１
２〜１９標準ｃｍ3／ｍｉｎでプラズマ・エッチング装
置内にＨｅＯ2を流すことと、０．４０〜０．９３Ｐａ
のプラズマ・エッチング装置室圧力を維持することと、
５００〜６００Ｗのプラズマ・エッチング装置電源電力
を維持することと、２５〜６０Ｗのプラズマ・エッチン
グ装置バイアス電力を維持することと、５５℃のプラズ
マ・エッチング装置陰極温度を維持することと、８０℃
のプラズマ・エッチング装置壁とドームとの温度を維持
することと、２８８０Å波長を使用して終点検出器で以
てエッチング時間を決定することとを含む方法。
記多結晶シリコン膜の前記ドープ領域と前記アンドープ
領域とに前記エッチングを施すステップが１１０〜１４
０標準ｃｍ3／ｍｉｎでプラズマ・エッチング装置内に
ＨＢｒを流すことと、３０〜６０標準ｃｍ3／ｍｉｎで
プラズマ・エッチング装置内にＣｌ2を流すことと、１
２〜１９標準ｃｍ3／ｍｉｎでプラズマ・エッチング装
置内にＨｅＯ2を流すことと、０．４０〜０．９３Ｐａ
のプラズマ・エッチング装置室圧力を維持することと、
５００〜６００Ｗのプラズマ・エッチング装置電源電力
を維持することと、２５〜６０Ｗのプラズマ・エッチン
グ装置バイアス電力を維持することと、５５℃のプラズ
マ・エッチング装置陰極温度を維持することと、８０℃
のプラズマ・エッチング装置壁とドームとの温度を維持
することと、２８８０Å波長を使用して終点検出器で以
てエッチング時間を決定することとを含む方法。
【００３５】（１２） 埋込みフラッシュ・メモリ応用
においてＮＭＯＳ多結晶シリコンにドーパントを打ち込
む方法が説明される。本方法では、ＮＭＯＳトランジス
タのゲート電極を形成するために使用することになる多
結晶シリコン領域１３０とフラッシュ・メモリ・アレイ
内のソース線とにドーパントを一緒に同時に打ち込む。
においてＮＭＯＳ多結晶シリコンにドーパントを打ち込
む方法が説明される。本方法では、ＮＭＯＳトランジス
タのゲート電極を形成するために使用することになる多
結晶シリコン領域１３０とフラッシュ・メモリ・アレイ
内のソース線とにドーパントを一緒に同時に打ち込む。
【００３６】関連特許又は関連特許出願との相互参照 下記の共通譲渡特許又は共通譲渡特許出願をここに列挙
することによってそれらの内容を本明細書に組み入れて
ある。 米国特許番号又は 出願日 ＴＩ事件番号 米国特許出願番号 ６０／０６８，５４３ １９９７年１２月２３日 ＴＩ−２３１６７ ６０／１１７，７７４ １９９９年 １月２９日 ＴＩ−２８５９４ ＊ ＊ ＴＩ−
することによってそれらの内容を本明細書に組み入れて
ある。 米国特許番号又は 出願日 ＴＩ事件番号 米国特許出願番号 ６０／０６８，５４３ １９９７年１２月２３日 ＴＩ−２３１６７ ６０／１１７，７７４ １９９９年 １月２９日 ＴＩ−２８５９４ ＊ ＊ ＴＩ−
【図１Ａ】図１Ａは本発明の実施の形態におけるステッ
プを説明するフラッシュ・メモリ・セル、ＰＭＯＳトラ
ンジスタ及びＮＭＯＳトランジスタを含む埋込みフラッ
シュ集積回路の構造の断面図であって、基板上にホトレ
ジスト層を形成した図。
プを説明するフラッシュ・メモリ・セル、ＰＭＯＳトラ
ンジスタ及びＮＭＯＳトランジスタを含む埋込みフラッ
シュ集積回路の構造の断面図であって、基板上にホトレ
ジスト層を形成した図。
【図１Ｂ】図１Ｂは同じくホトレジスト層にパターニン
グを施した図。
グを施した図。
【図１Ｃ】図１Ｃは同じく図１Ｂの線１１５に沿う断面
図。
図。
【図１Ｄ】図１Ｄは同じく図１Ｂの構造へ酸化物アイソ
レーション及びｎ形ドーパント打込みした図。
レーション及びｎ形ドーパント打込みした図。
【図１Ｅ】図１Ｅは同じく図１Ｄの面１１７に沿う断面
図。
図。
【図１Ｆ】図１Ｆは同じく多結晶シリコンにエッチング
を施した図。
を施した図。
【図１Ｇ】図１Ｇは同じく新ホトレジスト層及びＢＡＲ
Ｃを除去した図。
Ｃを除去した図。
１０ 基板内のｐ形シリコン領域 ２０ 基板内のｎ形シリコン領域 ３０ アイソレーション領域 ４０ 多結晶シリコン膜 ４５ ゲート絶縁膜、トレンチ ５０ 制御ゲート、語線 ６０ 多結晶シリコン間絶縁層 ７０ フローティング・ゲート ７１ ゲート絶縁膜 ７２ ｎ形ドイレン領域 ７４ ｐ形ソース領域 ７７ ソース線 ８０ ホトレジスト層 ８５ ソース線領域 ９０ フラッシュ・メモリ・セル １２０ ｎ形ドーパント・イオン種 １３０ 多結晶シリコン膜のｎ形領域 １４０ 新ホトレジスト層 １４５ 遠紫外線反射防止被膜、すなわち、ＢＡＲＣ １５０ ＰＭＯＳトランジスタ・ゲート電極 １６０ ＮＭＯＳトランジスタ・ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (72)発明者 トマス エム、アムブロース アメリカ合衆国 テキサス、リチャードソ ン、バッキンガム ロード 530、ナンバ ー 638
Claims (1)
- 【請求項１】 埋込みフラッシュ集積回路を製作する方
法であって、 半導体基板上にホトレジスト膜を形成するステップと、 フラッシュ・メモリ・アレイ内のソース線領域とＣＭＯ
Ｓ回路内の多結晶シリコン膜領域とを露出するために前
記ホトレジスト膜にパターニングを施すステップであっ
て、前記多結晶シリコン膜領域がＮＭＯＳトランジスタ
のゲート電極を形成するために使用されることになる前
記パターニングを施すステップと、 露出された前記ソース線領域と露出された前記多結晶シ
リコン膜領域とにドーパント・イオン種を同時に打ち込
むステップとを包含する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14379699P | 1999-07-14 | 1999-07-14 | |
| US143796 | 1999-07-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001068571A true JP2001068571A (ja) | 2001-03-16 |
Family
ID=22505684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000214545A Pending JP2001068571A (ja) | 1999-07-14 | 2000-07-14 | 簡単化プロセスで以て埋込みフラッシュ集積回路を製作する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6451642B1 (ja) |
| EP (1) | EP1069614A3 (ja) |
| JP (1) | JP2001068571A (ja) |
| KR (1) | KR20010029935A (ja) |
| TW (1) | TW454345B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064375B2 (en) | 2002-10-29 | 2006-06-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a gate electrode and a diffusion layer and a manufacturing method thereof |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380031B1 (en) * | 1999-09-08 | 2002-04-30 | Texas Instruments Incorporated | Method to form an embedded flash memory circuit with reduced process steps |
| US6828187B1 (en) * | 2004-01-06 | 2004-12-07 | International Business Machines Corporation | Method for uniform reactive ion etching of dual pre-doped polysilicon regions |
| KR20090026927A (ko) * | 2007-09-11 | 2009-03-16 | 삼성전자주식회사 | 임베디드 반도체 소자 및 그 제조 방법 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4151021A (en) * | 1977-01-26 | 1979-04-24 | Texas Instruments Incorporated | Method of making a high density floating gate electrically programmable ROM |
| JPS56116670A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| US4310380A (en) * | 1980-04-07 | 1982-01-12 | Bell Telephone Laboratories, Incorporated | Plasma etching of silicon |
| US4992134A (en) * | 1989-11-14 | 1991-02-12 | Advanced Micro Devices, Inc. | Dopant-independent polysilicon plasma etch |
| KR930007527B1 (ko) * | 1990-09-22 | 1993-08-12 | 삼성전자 주식회사 | 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조 |
| EP0573169A1 (en) * | 1992-06-02 | 1993-12-08 | National Semiconductor Corporation | Segment-erasable flash EPROM |
| US5441914A (en) * | 1994-05-02 | 1995-08-15 | Motorola Inc. | Method of forming conductive interconnect structure |
| US5665203A (en) * | 1995-04-28 | 1997-09-09 | International Business Machines Corporation | Silicon etching method |
| US5847427A (en) * | 1995-12-21 | 1998-12-08 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device utilizing an oxidation suppressing substance to prevent the formation of bird's breaks |
| US5702988A (en) * | 1996-05-02 | 1997-12-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Blending integrated circuit technology |
| US5908311A (en) * | 1996-07-25 | 1999-06-01 | National Semiconductor Corporation | Method for forming a mixed-signal CMOS circuit that includes non-volatile memory cells |
| US5759893A (en) * | 1996-12-05 | 1998-06-02 | Powerchip Semiconductor Corp. | Method of fabricating a rugged-crown shaped capacitor |
| JP3077630B2 (ja) * | 1997-06-05 | 2000-08-14 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100268923B1 (ko) * | 1997-09-29 | 2000-10-16 | 김영환 | 반도체소자의이중게이트형성방법 |
| US6322714B1 (en) * | 1997-11-12 | 2001-11-27 | Applied Materials Inc. | Process for etching silicon-containing material on substrates |
| US6071779A (en) * | 1998-01-13 | 2000-06-06 | Texas Instruments Incorporated | Source line fabrication process for flash memory |
| US6265292B1 (en) * | 1999-07-12 | 2001-07-24 | Intel Corporation | Method of fabrication of a novel flash integrated circuit |
-
2000
- 2000-06-22 US US09/599,377 patent/US6451642B1/en not_active Expired - Lifetime
- 2000-07-12 EP EP00305834A patent/EP1069614A3/en not_active Withdrawn
- 2000-07-13 KR KR1020000040064A patent/KR20010029935A/ko not_active Application Discontinuation
- 2000-07-14 JP JP2000214545A patent/JP2001068571A/ja active Pending
- 2000-08-03 TW TW089114025A patent/TW454345B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064375B2 (en) | 2002-10-29 | 2006-06-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a gate electrode and a diffusion layer and a manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010029935A (ko) | 2001-04-16 |
| TW454345B (en) | 2001-09-11 |
| US6451642B1 (en) | 2002-09-17 |
| EP1069614A3 (en) | 2007-12-12 |
| EP1069614A2 (en) | 2001-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3164026B2 (ja) | 半導体装置及びその製造方法 | |
| JP3249148B2 (ja) | 非対称的仮想接地ｅｐｒｏｍセル及びその製造方法 | |
| US7919367B2 (en) | Method to increase charge retention of non-volatile memory manufactured in a single-gate logic process | |
| KR100415518B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| US6380031B1 (en) | Method to form an embedded flash memory circuit with reduced process steps | |
| US6110779A (en) | Method and structure of etching a memory cell polysilicon gate layer using resist mask and etched silicon oxynitride | |
| JP2000068391A (ja) | マスクｒｏｍの製造方法 | |
| JP2001068571A (ja) | 簡単化プロセスで以て埋込みフラッシュ集積回路を製作する方法 | |
| JP2001035936A (ja) | Ｃｍｏｓトランジスタ製造方法 | |
| JP2003158206A (ja) | フラットセルメモリ素子のシリサイド膜製造方法 | |
| US6602774B1 (en) | Selective salicidation process for electronic devices integrated in a semiconductor substrate | |
| KR0179794B1 (ko) | 반도체 소자의 웰 형성방법 | |
| JP3536469B2 (ja) | 半導体装置の製造方法 | |
| JPH09321233A (ja) | 半導体装置の製造方法 | |
| KR100470992B1 (ko) | 비활성메모리장치의저항형성방법 | |
| JPH09129760A (ja) | 半導体装置及びその製造方法 | |
| JP2002246486A (ja) | 半導体装置の製造方法 | |
| KR100734075B1 (ko) | 플래쉬 메모리 셀의 구조 및 그의 제조 방법 | |
| KR0155827B1 (ko) | 불휘발성 반도체 장치의 소자분리방법 | |
| KR100442573B1 (ko) | 엠비디드 메모리 소자의 제조 방법 | |
| KR100429178B1 (ko) | 비휘발성메모리소자의제조방법 | |
| JPH05251712A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR0161396B1 (ko) | 비휘발성 반도체 메모리 장치의 제조방법 | |
| KR20040021775A (ko) | 반도체 트랜지스터의 형성 방법 | |
| KR20010004551A (ko) | 반도체 집적 장치의 제조방법 |