JPH0810897B2 - Margin setting circuit - Google Patents
Margin setting circuitInfo
- Publication number
- JPH0810897B2 JPH0810897B2 JP60007979A JP797985A JPH0810897B2 JP H0810897 B2 JPH0810897 B2 JP H0810897B2 JP 60007979 A JP60007979 A JP 60007979A JP 797985 A JP797985 A JP 797985A JP H0810897 B2 JPH0810897 B2 JP H0810897B2
- Authority
- JP
- Japan
- Prior art keywords
- margin setting
- circuit
- load
- signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Fax Reproducing Arrangements (AREA)
- Editing Of Facsimile Originals (AREA)
- Accessory Devices And Overall Control Thereof (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は出力装置に用いられる出力用紙のマージン設
定回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output paper margin setting circuit used in an output device.
従来の技術 近年、出力装置はレーザー・プリンタに見られるよう
に高速化および高分解能化が進み、プリント領域指定の
ための各定数（例えば左側のマージン）の設定値も最小
ドット径の精度が求められる。2. Description of the Related Art In recent years, output devices have been increasing in speed and resolution as seen in laser printers, and the setting values of each constant (for example, left margin) for designating the print area also require the accuracy of the minimum dot diameter. To be
以下従来のマージン設定回路のうちの、左側のマージ
ンを設定する左マージン設定回路について説明する。第
４図は従来の左マージン設定回路のブロック図である。
ここで、（11）は各ラインの開始を示す水平同期信号を
検出してカウンタプリセット信号PRESET/を出力する水
平同期信号検出回路、（12）は左マージン設定用カウン
タ、（13）はパラレルデータをシリアルデータに変換す
るパラレル−シリアル変換用シフトレジスタである。ま
た、LSYNは各ラインの開示を示す水平同期信号、VCLKは
左マージン設定用カウンタ（12）およびパラレル−シリ
アル変換用シフトレジスタ（13）を駆動するクロック、
LOAD/はパラレル−シリアル変換用シフトレジスタ（1
3）にパラレルデータをロードするロード信号、WVDOは
プリントアウトされるシリアルデータである。ここで、
信号名の最後尾に「／」がつくものは負論理で、つかな
いものは正論理である。第５図は第４図の回路のタイミ
ングチャートであり、各信号のタイミングを示してあ
る。ここで、第５図のＡは第４図のＡ点における左マー
ジン設定用カウンタ（12）の出力波形である。Of the conventional margin setting circuits, the left margin setting circuit for setting the left margin will be described below. FIG. 4 is a block diagram of a conventional left margin setting circuit.
Here, (11) is a horizontal sync signal detection circuit that detects a horizontal sync signal indicating the start of each line and outputs a counter preset signal PRESET /, (12) is a left margin setting counter, and (13) is parallel data. Is a parallel-to-serial conversion shift register for converting the data into serial data. LSYN is a horizontal synchronization signal indicating the disclosure of each line, VCLK is a clock for driving the left margin setting counter (12) and the parallel-serial conversion shift register (13),
LOAD / is a parallel-serial conversion shift register (1
The load signal to load parallel data to 3) and WVDO are serial data to be printed out. here,
Those with "/" at the end of the signal name are negative logic, and those without "/" are positive logic. FIG. 5 is a timing chart of the circuit of FIG. 4, showing the timing of each signal. Here, A in FIG. 5 is the output waveform of the left margin setting counter (12) at point A in FIG.
このように構成された従来の左マージン設定回路につ
いて以下説明する。各ラインの開始を知らせるLSYN信号
が来ると、第５図に示すように、LSYN信号アクティブ直
後のVCLKの立ち上がり点ａでPRESET/が出力され、左マ
ージン設定用カウンタ（12）に初期値がロードされ、そ
の後のVCLKの立ち上がりで減算され、第５図の点ｂで０
カウントとなり、Ａ信号がHIGHとなり、シリアルデータ
WVDOが出力される。The conventional left margin setting circuit thus configured will be described below. When the LSYN signal indicating the start of each line arrives, as shown in Fig. 5, PRESET / is output at the rising point a of VCLK immediately after the LSYN signal is active, and the initial value is loaded to the left margin setting counter (12). Is subtracted at the subsequent rise of VCLK, and becomes 0 at point b in FIG.
Counting, A signal becomes HIGH, serial data
WVDO is output.
なお、コンピュータ技術においては、１ページ分の画
像データの情報量は大量であり、この大量の画像データ
を１ビットづつコントロール（データの書き込み、読み
だし）することは、処理時間の拡大を招くので、通常、
基本的には、複数ビット（例えば、４、８、16、32ビッ
ト）を束（バイト）にして、このバイト単位に処理を行
うようにしている。In computer technology, the amount of information of image data for one page is large, and controlling (writing and reading of data) this large amount of image data bit by bit leads to an increase in processing time. ,Normal,
Basically, a plurality of bits (for example, 4, 8, 16, 32 bits) are bundled (byte) and processing is performed in byte units.
発明が解決しようとする問題点 従来例として、レーザービームプリンタのように、印
字すべきデータを１ページ分（たとえば、A4サイズな
ど）の２値画像データが格納されたページメモリからパ
ラレルデータとして読み出し、そのデータをパラレルか
らシリアルデータに変換し、ビデオデータとして出力す
るものについて説明する。Problems to be Solved by the Invention As a conventional example, as in a laser beam printer, data to be printed is read out as parallel data from a page memory in which binary image data for one page (for example, A4 size) is stored. A description will be given of converting the data from parallel to serial data and outputting it as video data.
また、ここでは１回のページメモリからの読み出し
は、16ビットの２値のパラレルデータとする。Also, here, one read from the page memory is assumed to be 16-bit binary parallel data.
左マージン設定回路のLOAD/信号の周期はページメモ
リからのデータの読み出し単位が16ビットであり、ま
た、VCLKの周期でビデオデータを１ビットずつシフトし
出力するので、16VCLKである。一方、シフトレジスタ
（13）はLOAD/信号の周期でページメモリからの16ビッ
トデータをセットし、VCLKの立ち上がりでシフトしつづ
ける。ページメモリへ与えるメモリアドレスの初期値は
出力すべき１ページデータの開始アドレスを示し、ペー
ジメモリから１番初めに読み出されるパラレルデータの
最初のビットは出力する紙の上では左上の出力開始位置
となる。また、プリント動作の開始時は、上記説明で示
したようにアドレスはページメモリの開始アドレスを示
し、左マージン設定用カウンタが水平同期信号検出回路
（11）がPRESET/信号を出力するまではカウントを開始
しない。カウント開始後は所定の出力すべき水平方向の
パラレルデータを読み終えた後は、カウント動作を一時
停止し、次のラインの左マージン設定用カウンタが水平
同期信号検出回路（11）がPRESET/信号を出力した時点
でカウントを継続するものとする。The cycle of the LOAD / signal of the left margin setting circuit is 16 VCLK because the unit of reading data from the page memory is 16 bits, and the video data is shifted by 1 bit and output at the cycle of VCLK. On the other hand, the shift register (13) sets 16-bit data from the page memory at the cycle of LOAD / signal and continues shifting at the rising edge of VCLK. The initial value of the memory address given to the page memory indicates the start address of one page data to be output, and the first bit of the parallel data read out first from the page memory is the output start position at the upper left on the paper to be output. Become. At the start of the print operation, the address indicates the start address of the page memory as described above, and the left margin setting counter counts until the horizontal sync signal detection circuit (11) outputs the PRESET / signal. Do not start. After the start of counting, after reading the predetermined horizontal parallel data to be output, the counting operation is temporarily stopped, and the counter for setting the left margin of the next line causes the horizontal sync signal detection circuit (11) to perform the PRESET / signal. The count shall be continued when is output.
従来の左マージン設定回路では、左マージン設定カウ
ンタの設定値によっては、LOAD/信号のアクティブ後、
ノンアクティブになるタイミングとＡ信号のアクティブ
の位相があわない（図５参照）。上記位相が合うのは図
５ではｄ点か、ｅ点しかない。つまり、Ａ信号のアクテ
ィブと左マージン設定用カウンタのLOAD/信号のアクテ
ィブ後、ノンアクティブになるタイミングを合わせるに
は、ｄ点でＡ信号をアクティブにする左マージン設定カ
ウンタ値（ここではｚとする）に16の倍数（16VCLK時
間）を加えたカウンタ値しかない。In the conventional left margin setting circuit, depending on the setting value of the left margin setting counter, after the LOAD / signal is activated,
The timing of becoming non-active does not match the active phase of the A signal (see FIG. 5). In FIG. 5, only the point d or the point e is in phase. That is, in order to match the timing of becoming inactive after the activation of the A signal and the activation of the LOAD / signal of the left margin setting counter, the left margin setting counter value that activates the A signal at point d (here, z There is only a counter value that is a multiple of 16 (16VCLK time).
しかるに、図５に示す例では、ｂ点でＡ信号がアクテ
ィブになると、それ以後のデータがビデオデータとして
出力され、出力用紙に印刷されるが、ｂ点直前のLOAD/
信号でシフトレジスタに読み込んだパラレルデータのう
ち、ｄ点からｅ点までの出力すべきデータが失われるこ
とになる。なんとなれば、Ａ信号がアクティブにならな
いとビデオデータは出力されない。これを回避するに
は、左マージン設定用カウンタの値をｄ点でＡ信号をア
クティブにする左マージン設定カウンタ値に16の倍数
（16VCLK時間）を加えたカウンタ値に設定するしかな
い。ここではｄが１ラインの最初のLOAD/信号がアクテ
ィブからノンアクティブに変化する点とする。つまり、
上記説明で示したように出力すべきデータを失わないた
めには、左マージン設定カウンタ値はｚ＋16N（Ｎは
１、２、３……の自然数）となり、左マージンの分解能
（設定可能な長さの単位）は最小ドット径（ドットピッ
チと同じ）×16になり、最小ドット径単位では設定不可
能である欠点があった。However, in the example shown in FIG. 5, when the A signal becomes active at the point b, the data after that is output as video data and printed on the output paper.
Of the parallel data read by the signal to the shift register, the data to be output from point d to point e is lost. What happens is that the video data is not output unless the A signal becomes active. To avoid this, there is no choice but to set the value of the left margin setting counter to a counter value obtained by adding a multiple of 16 (16 VCLK time) to the left margin setting counter value that activates the A signal at point d. Here, d is the point where the first LOAD / signal of one line changes from active to non-active. That is,
In order not to lose the data to be output as shown in the above description, the left margin setting counter value is z + 16N (N is a natural number of 1, 2, 3 ...), and the left margin resolution (settable length The minimum dot diameter (same as the dot pitch) x 16 is the unit, and there is a drawback that the minimum dot diameter cannot be set.
本発明は上記従来の欠点を解消するもので、左マージ
ンなどのマージンの設定値を最小ドット径の分解能まで
上げることのできるマージン設定回路を提供することを
目的とする。The present invention solves the above-mentioned conventional drawbacks, and an object of the present invention is to provide a margin setting circuit capable of increasing the set value of the margin such as the left margin to the resolution of the minimum dot diameter.
問題点を解決するための手段 本発明は、この問題点を解決するために、出力画像の
一ラインを構成するドットデータを、複数ビットで構成
されるパラレルデータの複数を順次シリアルデータに変
換して出力する画像出力装置に用いられるマージン設定
回路であって、各ラインの開始を示す水平同期信号を検
出する水平同期信号検出回路と、前記水平同期信号検出
回路出力が各ラインの開始を検出してから画像データの
出力を開始すべき時刻までに計数すべき駆動クロック数
に対応する初期値をプリセットされるマージン設定用カ
ウンタと、パラレルデータをシリアルデータに変換する
シフトレジスタと、前記駆動クロックパルスを所定数計
数する毎に前記シフトレジスタにパラレルデータをロー
ドするロード信号を発生するロードパルス発生回路と、
前記ロードパルス発生回路からのロード信号を前記マー
ジン設定用カウンタによるカウント完了時に一致させる
ため、前記ロードパルス発生回路のロードパルス発生時
の前記マージン設定用カウンタのカウント値分前記駆動
クロックパルスを計数するまで前記ロードパルス発生回
路に計数を停止させるストップ信号を発生するウエイト
タイミング発生回路とを備えた構成にしたものである。Means for Solving the Problems In order to solve this problem, the present invention converts dot data forming one line of an output image into serial data in which plural parallel data composed of plural bits are sequentially converted. A margin setting circuit used in an image output device that outputs the horizontal sync signal detecting circuit that detects a horizontal sync signal indicating the start of each line, and the output of the horizontal sync signal detecting circuit detects the start of each line. Margin counter for presetting an initial value corresponding to the number of drive clocks to be counted from the start of outputting the image data, a shift register for converting parallel data to serial data, and the drive clock pulse Load pulse generation for generating a load signal for loading parallel data into the shift register every time a predetermined number of Circuit,
In order to make the load signal from the load pulse generation circuit coincide with the completion of counting by the margin setting counter, the drive clock pulse is counted by the count value of the margin setting counter when the load pulse of the load pulse generation circuit is generated. The load pulse generating circuit further comprises a wait timing generating circuit for generating a stop signal for stopping counting.
作用 マージン設定用カウンタの出力Ａ信号がアクティブ
（HIGH）になる時点の前の例えば17VCLK以内に発生する
ロード信号のアクティブモード（立ち上がり）に同期す
るストップ信号によりロードパルス発生回路の動作を一
時停止させ、それによりロード信号をアクティブ（立ち
下がり状態）に保ってシフトレジスタをロード状態にし
ておき、Ａ信号がアクティブ（HIGH）に1VCLK前に前記
ストップ信号を解除し、その後のロード信号の立ち上が
りでシフトレジスタをシフトモードに設定する。これに
より、マージン設定用カウンタに任意の値をセットして
も、Ａ信号HIGHすなわちマージン設定用カウンタが０カ
ウントになると、それに同期してパラレルデータの先頭
よりシリアルデータのWVDOを出力する。また、ロード信
号は、この時点より16VCLK後に再びアクティブになるモ
ードになるので、マージン設定を最小ドット径の分解能
で設定できる。Action The operation of the load pulse generation circuit is temporarily stopped by the stop signal that synchronizes with the active mode (rising edge) of the load signal that occurs within, for example, 17 VCLK before the time when the output A signal of the margin setting counter becomes active (HIGH). , Therefore, the load signal is kept active (falling state) and the shift register is kept in the loading state, the A signal becomes active (HIGH), the stop signal is released 1 VCLK before, and the shift occurs at the subsequent rising edge of the load signal. Set the register to shift mode. Thereby, even if an arbitrary value is set in the margin setting counter, when the A signal HIGH, that is, the margin setting counter reaches 0, the serial data WVDO is output from the beginning of the parallel data in synchronization with it. In addition, the load signal enters a mode in which it becomes active again 16 VCLK after this point, so that the margin setting can be set with the resolution of the minimum dot diameter.
実施例 以下本発明の一実施例を図面に基づいて説明する。こ
こでは、マージン設定回路として、左側のマージンを設
定する左マージン設定回路を例に挙げて説明する。第１
図は本発明の一実施例における左マージン設定回路のブ
ロック図を示す。第１図において、（21）は各ラインの
開始を知らせる水平同期信号の検出回路で、マージン設
定用カウンタとしての左マージン設定用カウンタ（22）
の初期値をプリセットするPRESET/信号を発生する。（2
5）はパラレルデータをシリアルデータに変換するパラ
レル−シリアル変換用シフトレジスタである。（24）は
シフトレジスタ（25）にパラレルデータをロードするた
めのLOAD/信号を発生するロードパルス発生回路であ
る。（23）はロードパルス発生回路（24）の回路の動作
を一時停止させるCOUNT・STOP/信号を出力するウエイト
タイミング発生回路である。LSYN信号は水平同期信号、
VCLKは（22）（23）（24）（25）の回路を駆動するクロ
ック、WVDOはプリントアウトされるシリアルデータであ
る。Embodiment An embodiment of the present invention will be described below with reference to the drawings. Here, as the margin setting circuit, a left margin setting circuit that sets a left margin will be described as an example. First
The figure shows a block diagram of a left margin setting circuit in an embodiment of the present invention. In FIG. 1, (21) is a horizontal sync signal detection circuit for notifying the start of each line, and a left margin setting counter (22) as a margin setting counter.
Generate a PRESET / signal to preset the initial value of. (2
5) is a parallel-serial conversion shift register that converts parallel data to serial data. Reference numeral (24) is a load pulse generation circuit for generating a LOAD / signal for loading parallel data in the shift register (25). Reference numeral (23) is a wait timing generation circuit which outputs a COUNT / STOP / signal for temporarily stopping the operation of the load pulse generation circuit (24). The LSYN signal is the horizontal sync signal,
VCLK is a clock that drives the circuits (22) (23) (24) (25), and WVDO is serial data to be printed out.
第２図は第１図の回路の動作時のタイミングチャート
の一例を示し、Ａ信号は第１図のＡ点の波形である。こ
のように構成された本実施例の左マージン設定回路の動
作について以下説明する。FIG. 2 shows an example of a timing chart during operation of the circuit of FIG. 1, and the A signal is the waveform at point A of FIG. The operation of the left margin setting circuit of the present embodiment thus configured will be described below.
各ラインの開始を知らせるLSYN信号が来ると、その直
後のVCLKの立ち上がりに同期して左マージン設定用カウ
ンタ（22）に初期値をプリセットするのは従来例と同様
である。その後、左マージン設定用カウンタ（22）はVC
LKの立ち上がりでカウントダウンして行き、第２図のａ
点でＡ信号をHIGHにする。一方、ウエイトタイミング発
生回路（23）は第２図のｃ区間にくるLOAD/信号の立ち
下がり（ｅ点）に同期して、ロードパルス発生回路（2
4）の動作を一時停止するCOUNT・STOP/信号をアクティ
ブし、ａ点の1VCLK前のｂ点まで保持する。その結果ロ
ードパルス発生回路（24）はｅ点のVCLKからｂ点のVCLK
まで動作を停止し、ｄ点のVCLKより再び動作を始めるの
で、LOAD/信号はｅ点よりｆ点までアクティブとなる。
また、シフトレジスタ（25）はLOAD/信号がｅ点よりｆ
点までLOWなので、その間パラレルデータをロードする
状態を保持し、ｄ点のVCLKの立ち上がりに同期してLOAD
/信号がHIGH（ｆ点）になり、かつＡ信号がHIGH（ａ
点）になることに連動してシリアルデータWVDOを転送し
始める。ここでLOAD/信号は16VCLK周期なので、第２図
のｃの区間中にかならずアクティブになるが、LOAD/信
号をその時点よりｆ点まで、上記説明によるようにCOUN
T・STOP/信号により引き延ばすと、左マージン設定回路
に任意の値を設定しても（つまり、第２図のｃの区間の
どの位置でLOAD/信号がアクティブになっても）、ａ点
でHIGHになる時点（ｄ点のVCLKの立ち上がりに同期し
て）で、シフトレジスタ（15）はロードしたパラレルデ
ータの先頭からシリアルデータを転送し、また、LOAD/
信号の位相も揃うので、左マージンは最小ドット径の精
度で設定される。When the LSYN signal indicating the start of each line arrives, the initial value is preset in the left margin setting counter (22) in synchronization with the rising edge of VCLK immediately after that, as in the conventional example. After that, the counter (22) for setting the left margin is VC
Counting down at the rising edge of LK, a in Fig. 2
Set the A signal to HIGH at the point. On the other hand, the wait timing generation circuit (23) synchronizes with the load pulse generation circuit (2
4) Activate the COUNT / STOP / signal that suspends the operation and hold it until point b, which is 1 VCLK before point a. As a result, the load pulse generation circuit (24) changes from VCLK at point e to VCLK at point b.
Since the operation is stopped up to and the operation is restarted from the VCLK at the point d, the LOAD / signal becomes active from the point e to the point f.
In addition, the shift register (25) has a f
Since it is LOW up to the point, hold the state of loading parallel data during that time and load in synchronization with the rising edge of VCLK at point d.
/ Signal becomes HIGH (point f) and A signal becomes HIGH (a
The serial data WVDO starts to be transferred in synchronism with this. Here, since the LOAD / signal is 16 VCLK cycle, it always becomes active during the period c in FIG. 2, but the LOAD / signal is changed from that point to point f as described above.
If it is extended by T / STOP / signal, even if an arbitrary value is set in the left margin setting circuit (that is, at which position in the section c in FIG. 2 the LOAD / signal becomes active), At the time of becoming HIGH (in synchronization with the rising edge of VCLK at point d), the shift register (15) transfers serial data from the beginning of the loaded parallel data, and LOAD /
Since the signal phases are also aligned, the left margin is set with the accuracy of the minimum dot diameter.
第３図は本左マージン設定回路がレーザー・プリンタ
・コントローラ中に位置付けされたところを示す。
（１）はレーザー・プリンタ、（２）はレーザー・プリ
ンタ・コントローラ、（３）はレーザー・プリンタ・イ
ンターフェース部、（４）は左マージン設定回路、
（５）はSBC部、（６）はバス調停回路である。FIG. 3 shows the left margin setting circuit located in the laser printer controller.
(1) is a laser printer, (2) is a laser printer controller, (3) is a laser printer interface section, (4) is a left margin setting circuit,
(5) is an SBC section, and (6) is a bus arbitration circuit.
発明の効果 以上本発明は、水平同期信号検出回路、マージン設定
用カウンタと、ロードパルス発生回路と、その回路を一
時停止させるウエイトタイミング発生回路と、パラレル
・データをシリアルデータに変換するシフトレジスタよ
りなるマージン設定回路であるので、ウエイトタイミン
グ発生回路により、マージン設定用カウンタに任意の値
を設定しても、このカウンタが０カウントに達した時
に、それに同期してロードパルス発生回路を同じ位相で
動作を開始させ、シフトレジスタにロードした16ビット
のパラレルデータの先頭より、これをシリアル・データ
として転送することが実現でき、マージンを最小ドット
径の精度で設定できるものである。EFFECTS OF THE INVENTION The present invention includes a horizontal synchronization signal detection circuit, a margin setting counter, a load pulse generation circuit, a wait timing generation circuit for temporarily stopping the circuit, and a shift register for converting parallel data into serial data. Even if an arbitrary value is set in the margin setting counter by the wait timing generation circuit, when the counter reaches 0 count, the load pulse generation circuit is synchronized with the same phase in the same phase. It is possible to start the operation and transfer it as serial data from the beginning of 16-bit parallel data loaded in the shift register, and the margin can be set with the accuracy of the minimum dot diameter.
第１図は本発明の一実施例を示す左マージン設定回路の
ブロック図、第２図はその各部の信号タイミング図、第
３図は本左マージン設定回路のレーザー・プリンタ・コ
ントローラ中の位置付けを示す図、第４図は従来の左マ
ージン設定回路のブロック図、第５図はその各部の信号
タイミング図である。 （21）……水平同期信号検出回路、（22）……左マージ
ン設定用カウンタ、（23）……ウエイトタイミング発生
回路、（24）……ロードパルス発生回路、（25）……パ
ラレル−シリアル変換用シフトレジスタ、（LSYN）……
水平同期信号、（VCLK）……駆動クロック、（PRESET
/）……カウンタプリセット信号、（COUNT・STOP/）…
…一時停止信号、（LOAD/）……ロード信号、（WVDO）
……プリントアウトのシリアルデータFIG. 1 is a block diagram of a left margin setting circuit showing an embodiment of the present invention, FIG. 2 is a signal timing diagram of each part thereof, and FIG. 3 is a positioning of the left margin setting circuit in a laser printer controller. FIG. 4 is a block diagram of a conventional left margin setting circuit, and FIG. 5 is a signal timing chart of each part thereof. (21) …… Horizontal sync signal detection circuit, (22) …… Left margin setting counter, (23) …… Wait timing generation circuit, (24) …… Load pulse generation circuit, (25) …… Parallel-serial Conversion shift register, (LSYN) ……
Horizontal sync signal, (VCLK) ... drive clock, (PRESET
/) …… Counter preset signal, (COUNT / STOP /)…
… Pause signal, (LOAD /) …… Load signal, (WVDO)
...... Printed serial data
Claims (1)
タを、複数ビットで構成されるパラレルデータの複数を
順次シリアルデータに変換して出力する画像出力装置に
用いられるマージン設定回路であって、各ラインの開始
を示す水平同期信号を検出する水平同期信号検出回路
と、前記水平同期信号検出回路出力が各ラインの開始を
検出してから画像データの出力を開始すべき時刻までに
計数すべき駆動クロック数に対応する初期値をプリセッ
トされるマージン設定用カウンタと、パラレルデータを
シリアルデータに変換するシフトレジスタと、前記駆動
クロックパルスを所定数計数する毎に前記シフトレジス
タにパラレルデータをロードするロード信号を発生する
ロードパルス発生回路と、前記ロードパルス発生回路か
らのロード信号を前記マージン設定用カウンタによるカ
ウント完了時に一致させるため、前記ロードパルス発生
回路のロードパルス発生時の前記マージン設定用カウン
タのカウント値分前記駆動クロックパルスを計数するま
で前記ロードパルス発生回路に計数を停止させるストッ
プ信号を発生するウエイトタイミング発生回路とを備え
たマージン設定回路。1. A margin setting circuit used in an image output device for sequentially converting a plurality of pieces of parallel data composed of a plurality of bits into serial data from dot data forming one line of an output image, and outputting the serial data. A horizontal sync signal detection circuit for detecting a horizontal sync signal indicating the start of each line, and the horizontal sync signal detection circuit should count by the time when the output of the horizontal sync signal detection circuit detects the start of each line until the output of image data should start. A margin setting counter preset with an initial value corresponding to the number of drive clocks, a shift register for converting parallel data into serial data, and parallel data is loaded into the shift register every time the drive clock pulse is counted by a predetermined number. The load pulse generator circuit that generates the load signal and the load signal from the load pulse generator circuit In order to match the count when the margin setting counter completes, the load pulse generating circuit stops counting until the driving clock pulse is counted by the count value of the margin setting counter when the load pulse is generated by the load pulse generating circuit. A margin setting circuit having a wait timing generating circuit for generating a stop signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007979A JPH0810897B2 (en) | 1985-01-18 | 1985-01-18 | Margin setting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007979A JPH0810897B2 (en) | 1985-01-18 | 1985-01-18 | Margin setting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61167275A JPS61167275A (en) | 1986-07-28 |
| JPH0810897B2 true JPH0810897B2 (en) | 1996-01-31 |
Family
ID=11680563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60007979A Expired - Lifetime JPH0810897B2 (en) | 1985-01-18 | 1985-01-18 | Margin setting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810897B2 (en) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3971044A (en) * | 1974-11-11 | 1976-07-20 | Ibm Corporation | Electronic horizontal shifting and variable print width in a buffered printer |
| JPS5339725A (en) * | 1976-09-22 | 1978-04-11 | American Magnetics Corp | Transducer head assembly |
| JPS5955670A (en) * | 1982-09-24 | 1984-03-30 | Fuji Xerox Co Ltd | Processor of picture signal |
| JPS5975480A (en) * | 1982-10-21 | 1984-04-28 | Toshiba Corp | Memory device |
| JPS59160174A (en) * | 1983-03-02 | 1984-09-10 | フアナツク株式会社 | Graphic display unit |
| JPS59226559A (en) * | 1983-06-08 | 1984-12-19 | Fuji Xerox Co Ltd | Registration adjusting device of polychromic printer |
-
1985
- 1985-01-18 JP JP60007979A patent/JPH0810897B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61167275A (en) | 1986-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2141270A (en) | Multiple byte serial data transfer protocol | |
| US4956804A (en) | Data processing system with memories access time counting and information processor wait signal generating circuitries | |
| JPH0810897B2 (en) | Margin setting circuit | |
| JPS6121011B2 (en) | ||
| JP2617909B2 (en) | Laser printer device | |
| JPH0342189B2 (en) | ||
| JPS61177564A (en) | Shared storage device | |
| JPH01232061A (en) | Printer | |
| JP2796763B2 (en) | Print head control method | |
| US5325515A (en) | Single-component memory controller utilizing asynchronous state machines | |
| KR880000997B1 (en) | Rajor printer | |
| JP2687957B2 (en) | Printer | |
| JP2956767B2 (en) | Print data control device in printer | |
| JP2001022692A (en) | Microcomputer and control system | |
| JP2874437B2 (en) | Image processing device | |
| JPS61131967A (en) | Thermal printer | |
| JPH03213361A (en) | Page printer | |
| JPS59135530A (en) | Memory reading system using dma | |
| SU746735A1 (en) | Buffer storage | |
| JPS62146069A (en) | Thermal line printer | |
| JPH09207371A (en) | Data dma transferring circuit for heat transfer line printer | |
| JPH024542A (en) | Controller for printer | |
| JP2705107B2 (en) | Image data output device | |
| JP3256464B2 (en) | Asynchronous transfer control method | |
| KR950001722A (en) | Digital signal processing method and apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |