Claims (6)
기록매체로부터 재생된 디지탈보조데이타를 외부인터페이스에 전송하는 디지탈신호처리장치에 있어서, 외부인터페이스로부터 보조데이타요구신호와 동작클럭신호가 인가되면 동작클럭신호를 소정수만큼 카운트하여 상태신호 발생부를 제어하는 신호를 발생하는 제1제어부; 외부인터페이스로부터 데이타전송클럭신호를 인가받아 데이타처리단위씩 카운트하여 번지발생부의 번지증가를 제어하고, 상태신호발생부를 제어하는 신호를 발생하는 제2제어부; 메모리리드시작번지를 사전 설정하고, 상기 제2제어부로부터 인가되는 신호에 응답하여 번지수를 증가시켜 메모리로 인가하는 번지발생부; 상기 매체로부터 읽어들인 보조데이타를 소정영역에 저장하고, 상기 번지발생부로부터 인가되는 메모리리드번지에 응답하여 해당 보조데이타를 출력하는 메모리; 상기 제1제어부 및 제2제어부로부터 인가되는 신호에 응답하여 외부인터페이스가 데이타전송클럭신호를 발생할 수 있도록 동작상태를 알리는 신호를 발생하는 상태신호발생부; 및 상기 메모리부터 인가되는 소정 비트의 데이타를 상기 데이타전송클럭신호에 동기시켜 직렬형태로 출력하는 직렬화부를 포함하는 디지탈신호처리장치.A digital signal processing apparatus for transmitting digital auxiliary data reproduced from a recording medium to an external interface, wherein when the auxiliary data request signal and the operation clock signal are applied from the external interface, the operation clock signal is counted by a predetermined number to control the state signal generator. A first control unit generating a signal; A second control unit which receives a data transmission clock signal from an external interface and counts data processing units to control the address increase of the address generation unit and generates a signal for controlling the state signal generator; A address generation unit which presets a memory lead start address and increases the address number in response to the signal applied from the second control unit and applies it to the memory; A memory for storing the auxiliary data read from the medium in a predetermined area and outputting the auxiliary data in response to a memory lead address applied from the address generator; A state signal generator for generating a signal indicating an operation state so that an external interface can generate a data transmission clock signal in response to signals applied from the first controller and the second controller; And a serializer which outputs data of a predetermined bit applied from the memory in serial form in synchronization with the data transfer clock signal.
제1항에 있어서, 상기 제1제어부는 상기 보조데이타 요구신호와 소정의 궤환신호를 논리곱연산하는 논리곱소자; 상기 논리곱소자로부터 인가되는 신호를 클리어단자로 인가받아 제1레벨구간동안 리세트상태가 되고, 제2레벨구간동안 클럭단자로 인가되는 상기 동작클럭신호의 소정엣지부분마다 카운트동작을 수행하는 카운터; 상기 카운터로부터 인가되는 카운트값이 사전 설정된 값일 경우만 제1레벨의 신호를 발생하는 부정논리곱소자; 상기 보조데이타요구신호를 리세트단자로 인가받아 제1레벨구간동안 리세트상태가 되고, 제2레벨구간동안 클럭단자로 인가받는 상기 부정논리곱소자로부터 인가되는 신호의 소정엣지부분에 동기되어 사전설정된 일정레벨의 신호를 출력시키는 제1플립플롭; 및 상기 동작클럭신호의 소정엣지부분마다 상기 제1플립플롭으로부터 인가되는 신호를 반전시켜 상기 논리곱소자로 궤환 입력하는 제2플립플롭으로 이루어진 것을 특징으로 하는 디지탈신호처리장치.2. The apparatus of claim 1, wherein the first control unit comprises: a logical AND element for performing an AND operation on the auxiliary data request signal and a predetermined feedback signal; A counter that receives a signal applied from the logical multiplication device as a clear terminal and is reset during a first level period, and performs a count operation for each predetermined edge portion of the operation clock signal applied to a clock terminal during a second level period. ; A negative logical element generating a signal of a first level only when the count value applied from the counter is a preset value; The auxiliary data request signal is applied to the reset terminal to be in a reset state during the first level section, and is synchronized in advance with a predetermined edge portion of the signal applied from the negative logical element applied to the clock terminal during the second level section. A first flip-flop for outputting a predetermined level signal; And a second flip flop which inverts the signal applied from the first flip flop at every predetermined edge portion of the operation clock signal and feeds it back to the logical multiplication device.
제1항에 있어서, 상기 제2제어부는 소정의 궤환신호를 클리어단자로 인가받아 제1레벨구간동안 리세트상태가 되고, 제2레벨구간동안 클럭단자로 입력되는 데이타전송클럭신호의 소정엣지부분마다 카운트동작을 수행하는 카운터; 상기 카운터가 리세트상태일 경우에만 제2레벨의 신호를 발생하는 제1논리곱소자; 상기 카운터로부터 인가되는 카운트값이 데이타처리단위 비트수와 동일한 경우에만 제2레벨의 신호를 발생하는 제2논리곱소자; 상기 제2논리곱소자로부터 인가되는 신호를 일정시간간격단위씩 순차적으로 지연하고, 제1지연신호를 상기 카운터로 궤환입력하는 다수의 지연기들; 및 상기 제2논리곱소자로부터 인가되는 신호를 반전하여 출력하는 인버터로 이루어진 것을 특징으로 하는 디지탈신호처리 장치.2. The predetermined edge portion of the data transmission clock signal according to claim 1, wherein the second control unit receives a predetermined feedback signal as a clear terminal and enters the reset state during the first level section, and inputs the clock signal during the second level section. A counter for performing a count operation every time; A first logical element for generating a second level signal only when the counter is in a reset state; A second logical element which generates a signal of a second level only when the count value applied from the counter is equal to the number of data processing unit bits; A plurality of delayers sequentially delaying a signal applied from the second logical element by a predetermined time interval and feeding back a first delay signal to the counter; And an inverter for inverting and outputting a signal applied from the second logical product.
제2항 또는 제3항에 있어서, 상기 상태신호발생부는 상기 부정논리곱소자와 지연기로부터 인가되는 신호에 응답하여 제1레벨의 신호를 발생하고, 상기 인버터로부터 인가되는 신호에 응답하여 제2레벨의 신호를 발생하는 R-S래치부로 이루어진 것을 특징으로 하는 디지탈신호처리장치.The method of claim 2 or 3, wherein the state signal generator generates a signal of a first level in response to signals applied from the negative logic element and the delay unit, and generates a second signal in response to a signal applied from the inverter. A digital signal processing apparatus comprising an RS latch unit for generating a signal of a level.
제3항에 있어서, 상기 직렬회부는 상기 제1논리곱소자로부터 제2레벨신호가 인가되는 동안 상기 메모리로부터 데이타처리단위의 데이타를 인가받아 저장하고, 상기 데이타전송클럭신호의 소정엣지부분에 동기되어 저장된 데이타를 직렬출력하는 것을 특징으로 하는 디지탈신호처리장치.The data transmission unit of claim 3, wherein the serial circuit receives and stores data of a data processing unit from the memory while a second level signal is applied from the first logical element, and synchronizes with a predetermined edge portion of the data transmission clock signal. And serially output the stored data.
기록매체로부터 재생된 디지탈보조데이타를 메모리의 특정영역에 저장하고, 외부인터페이스의 동작속도에 대응하여 데이타를 독출하기 위한 디지탈신호처리방법에 있어서, 메모리리드시작번지를 사전 설정하는 단계; 메모리리드번지에 해당하는 데이타를 독출하여 출력할 준비를 하는 단계; 데이타출력준비가 완료되었음을 외부인터페이스에 인식시키는 단계; 외부인터페이스로부터 인가되는 데이타전송클럭신호에 동기되어 독출된 데이타를 전송하는 단계; 상기 데이타전송클럭신호가 데이타처리단위만큼 인가될 때마다 상기 메모리리드번지를 증가시키는 단계; 및 상기 데이타전송클럭신호가 데이타처리단위만큼 인가될 때마다 외부인터페이스에 메모리를 리드하고 있음을 인식시키는 단계를 포함하는 디지탈신호처리방법.A digital signal processing method for storing digital auxiliary data reproduced from a recording medium in a specific area of a memory and reading data in response to an operation speed of an external interface, the method comprising: presetting a memory lead start address; Reading data corresponding to the memory lead address and preparing to output the read data; Recognizing to the external interface that the data output preparation is completed; Transmitting the read data in synchronization with a data transmission clock signal applied from an external interface; Increasing the memory lead address each time the data transmission clock signal is applied by a data processing unit; And recognizing that a memory is read to an external interface whenever the data transmission clock signal is applied by a data processing unit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.