JPS5975480A - Memory device - Google Patents
Memory deviceInfo
- Publication number
- JPS5975480A JPS5975480A JP57185128A JP18512882A JPS5975480A JP S5975480 A JPS5975480 A JP S5975480A JP 57185128 A JP57185128 A JP 57185128A JP 18512882 A JP18512882 A JP 18512882A JP S5975480 A JPS5975480 A JP S5975480A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- bits
- byte
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Memory System (AREA)
- Television Systems (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えば文字多重放送システムに於いて、文
字情報信号を表示メモリに書き込むのに好適なメモリ装
置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a memory device suitable for writing text information signals into a display memory, for example in a teletext broadcasting system.
文字多重放送システムは、送信側でテレビジョン放送係
号に文字情報を示す46号を重畳して送信し、受信側で
この文字情報信号ま抽出して所定の処理を施し、受像管
に供給して文字情報を画面に写し出して某しむシステム
である。文字情報信号はテレビジョン放送信号に車畳さ
flている段階では直列データの形態をとるが、テレビ
ジョン放送信号から抽出された後は並列データとして扱
われることが多い。こilは、又手情報信号に対してこ
れを受像管に供給可能な信号処理を施す信号処理回路が
マイクロコンピュータを用いて構成されることが多いか
らである。In a teletext broadcasting system, the transmitting side superimposes No. 46 indicating character information on the television broadcasting code and transmits it, and the receiving side extracts this character information signal, performs predetermined processing, and supplies it to the picture tube. This is a system that displays text information on a screen. The text information signal takes the form of serial data when it is combined with the television broadcast signal, but after being extracted from the television broadcast signal, it is often treated as parallel data. This is because the signal processing circuit that performs signal processing on the hand information signal so that it can be supplied to the picture tube is often constructed using a microcomputer.
すなワち、マイクロコンピュータはデータをビット単位
でなく、バイト単位の並列データとして扱う為、文字情
報信号も例えば8ビツトの並列データ単位で扱われるわ
けである。In other words, since microcomputers handle data not in bits but as byte-by-byte parallel data, character information signals are also handled in 8-bit parallel data units, for example.
以上説明したように、文字情報イb去はテレビジョン放
送信号から抽出された後はバイト単位で伝送はれ、各補
信号処理を受ける。この集合、文字情報信号は一旦、表
示メモリに書き込1れる。そして、画面に文字情報を写
し出す場合は、テレビジョン放送信号に同期して表示メ
モリよシ読み出され、R軸、G軸、B軸の色信号を得る
為の信号処理を受けだ後、アナログ伊丹に変換され受像
管に供絽される。As explained above, after the text information is extracted from the television broadcast signal, it is transmitted in byte units and subjected to each supplementary signal processing. This set of character information signals is once written into the display memory. When displaying text information on the screen, it is read out from the display memory in synchronization with the television broadcast signal, and after receiving signal processing to obtain color signals for the R, G, and B axes, analog It is converted into Itami and fed into a picture tube.
第1図は上述したような表示メモリの構Jハ・を説明す
る為の図である。図示の表示メモリ1ノは文字情報信号
のバイト単位でアクセスさハ、るようになっており、バ
イトアドレス(An)にけnバイト目のデータD、−D
7が嘗き込才わる。FIG. 1 is a diagram for explaining the structure of the display memory as described above. The display memory 1 shown in the figure is accessed in byte units of the character information signal, and the n-th byte data D, -D is at the byte address (An).
7 is getting older.
ところで、文字情報信号を表示メモリ11に書き込む場
合に於いて、例えば文字情報信号に従ってキャラクタR
OMから文字フォントを読み出し、これを表示メモリ1
1のビット単位の任意の位簡に曹き込みたい場合のよう
に1・々イト分のデータを2バイト分のアドレスにまた
がって書き込みだい場合がある。n/Jイト目のデータ
Do−D7のうちデータDo””’D5はバイトアドレ
ス(An)に記憶し、残りのデータD6+D7は次のバ
イトアドレスに書き込む場合を示す。このような書き込
みを実現したい場合、従来の表示メモリ11では、例え
ば各・々イトの上位2ビツトのデータD 6 + D
7をマスクし、残りの5ビツトにデータDO〜D5に
前のノぐイトの上位2ビツトD6 r D 7のデー
タを付加して書き込むといった方法をとらなけれはなら
ない。By the way, when writing the character information signal into the display memory 11, for example, the character R is written in accordance with the character information signal.
Reads the character font from OM and stores it in display memory 1
There are cases where data for 1.5 bytes needs to be written across 2 bytes of address, such as when writing data into an arbitrary bit unit of 1. A case is shown in which data Do""'D5 of the n/J-th data Do-D7 is stored in the byte address (An), and the remaining data D6+D7 is written in the next byte address. When it is desired to realize such writing, in the conventional display memory 11, for example, the upper 2 bits of data D 6 + D of each byte are
7, and write the remaining 5 bits by adding the data of the upper 2 bits D6 r D 7 of the previous bit to the data DO to D5.
このような方法では書き込み処理の為のプログラムが核
雑になるとともに、処準時間を艮くなシ、迅速な書き込
み処理を行なうことができない。In such a method, the program for the writing process becomes complicated, and it is not possible to perform the writing process quickly without worrying about the preparation time.
この発明は上記の事情に対処すべくなされたもので、簡
単な構成によυnビットの並列データをビット単位でメ
モリに1き込むことができるメモリ装置を提供すること
を目的とする。The present invention has been made in order to cope with the above-mentioned circumstances, and an object of the present invention is to provide a memory device that can write υn bits of parallel data into a memory bit by bit with a simple configuration.
この発明は、nビットの並列データのビット数分の記憶
領域を持つとともに各記憶領域が並列データの個数分の
アドレスを有するメモリ全段ける。そして、前記nビッ
トの並列データを前記n個の記憶領域のどの記憶領域か
ら書き始めるかを示すデータと、前記メモリに対する前
記並列データのアドレス指定データとをカウンタ手段に
プリセットし、この状態でカウンタ手段に前記並列デー
タのビット数分のクロックをカウントさせる。そし、て
、このカウンタ手段のカウント出力に従って前記メモリ
のアドレス指定を行なうとともに、n個の記憶領域を1
個ずつ述択する。このようにアクセスされるメモリに対
して前記並列データを直列データに変換した後ビット単
位で供給することによシ、前記並列データがメモリにビ
ットηを位で記1意されるようにしたものである。The present invention has all stages of memory having storage areas for the number of bits of n-bit parallel data, and each storage area having addresses for the number of pieces of parallel data. Then, data indicating which storage area of the n storage areas to start writing the n-bit parallel data and data specifying the address of the parallel data to the memory are preset in a counter means, and in this state, the counter means is preset. The means counts clocks for the number of bits of the parallel data. Then, the address of the memory is specified according to the count output of this counter means, and the n storage areas are divided into one
Select one by one. By converting the parallel data into serial data and supplying it bit by bit to the memory accessed in this way, the parallel data is written in the memory with bits η in the digits. It is.
以下、踵11H]を参照してこの発明の一犬hi:i?
・11を詳却jに説明する。ンrお、以下のh兄明では
、このうし明全文字情報イき号のイ11号処理回路に於
&−Jるメモリ装置に適用した場合を代表として説明す
る。Hereinafter, referring to the heel 11H], one dog of this invention hi:i?
・Explain 11 in detail. In the following section, a case will be explained as a representative case in which the processing circuit in item A11 of the full character information item I is applied to a memory device.
第3図に於いて、21はマ・イクLJコンビーータ、A
B7(r1マイクロコンピュ・−夕21のアドレスノぐ
ス、DBはマイクロコンピュータ21のデータバス、C
BHマイクロコンビコ−一夕21の各1−1h制御信号
のバス、22はデコーi゛である。文字情報信号のバイ
ト単位のデ〜りDO〜D 7. (r」データバスDB
に乗せらねる。才た、マイクロコンピュータ21からは
バイト単位のr−タDθ〜1−)70バイトアドレスを
相別するI−夕も出力され、これはアドレスバスAB1
に乗せらえしている。23は表示メモリである。この表
示メモリ23はそれぞれ文字情報信号のビット単位のデ
ータを格納可能な複数のランダムアクセスメモリ(以下
、RAMと称する)から成る。この場合、表示メモリ2
3は1バイトのビット数、つまシ8ビットに合わせてR
AM2〜RAM8tでの8個のRAMを有する。したが
って、各RAMI〜RAM8のアドレスは文字情報信号
の・ぐイト単位のデータDo−D7のバイトアドレスに
対応するようになっている。各RAM1〜R品I8には
あるバイト単位のデータDo−D7のバイトアドレス指
定データが同時に供給されるが、各RAM1〜RAM8
は同時にアクセスされることはなく、後述するチップセ
レクト信号によって1個ずつアクセスされる。したがっ
て、表示メモリ23は全体としてみればビット単位でア
クセスされることになり、アクセス状態にあるRAMの
指定アドシ・スハバ、イトアドレス指定データによって
決する0
ここで、上述したチップセレクト信号を得る為の構成や
表示メモリ23にデータを1き込む為の構成等を説明す
る。24けバイト単位で送られてくるデータD、−D7
を前記表示メモリ23のどのRAMから告き込みを開
始するかを示すデータを保持するラッチ回路である。す
なわち、書き込み開始ビットアドレス指定データを保持
する回路で、このデータは前記、データバスDBに乗せ
られている。25はカウンタで、前記ラッチ回路24に
保持さり、ているデータと、文字情報信号のバイト単位
のデータD、−D7に設定きれたバイトアドレス指定デ
ータがプリセットされる。このバイトアドレス指定デー
タは前記アドレスバスABZに乗ぜられている。カウン
タ25のカウント出力はアドレスバスA、B2に乗せら
れ、データセレクタ26に供給される。In Figure 3, 21 is Maik LJ Combita, A
B7 (r1 microcomputer - address no. 21, DB is the data bus of microcomputer 21, C
A bus 22 for each 1-1h control signal of the BH microcombi code 21 is a decoder i'. Byte-by-byte data of character information signal DO-D 7. (r” data bus DB
I can't ride it. The microcomputer 21 also outputs an I-data that distinguishes 70-byte addresses in bytes, and this is connected to the address bus AB1.
I'm putting it on. 23 is a display memory. The display memory 23 is composed of a plurality of random access memories (hereinafter referred to as RAM) each capable of storing bit-by-bit data of character information signals. In this case, display memory 2
3 is the number of bits in 1 byte, R according to 8 bits
It has 8 RAMs from AM2 to RAM8t. Therefore, the address of each RAMI to RAM8 corresponds to the byte address of the data Do-D7 in units of characters of the character information signal. Byte addressing data of certain byte unit data Do-D7 is simultaneously supplied to each RAM1 to R product I8, but each RAM1 to RAM8
are not accessed at the same time, but are accessed one by one by a chip select signal to be described later. Therefore, the display memory 23 as a whole is accessed bit by bit, and the specified address is determined by the specified address specification data of the RAM in the accessed state. The configuration and the configuration for loading data into the display memory 23 will be explained. Data D, -D7 sent in units of 24 bytes
This is a latch circuit that holds data indicating from which RAM in the display memory 23 the display is to be started. That is, it is a circuit that holds write start bit address designation data, and this data is carried on the data bus DB. A counter 25 is preset with the data held in the latch circuit 24 and the byte address designation data set in byte unit data D and -D7 of the character information signal. This byte addressing data is multiplied by the address bus ABZ. The count output of the counter 25 is placed on address buses A and B2 and supplied to the data selector 26.
このカウント出力は前記表示メモリ23のバイトアドレ
スとビットアドレスの指定データを含む。データセレク
タ26は表示メモリ23に文字1〜報信号を書き込む場
合はカウンタ25のカウント出力を選択し、表示メモリ
23から文字情報信号を読み出して文字情報を画像表示
する場合は別途供給される読み出し用のアドレス指定デ
ータADHを選択する。仁のデータADHもビットアド
レス指定データとバイトアドレス指定データを含む。デ
ータセレクタ26にていずれのデータを辷択するかは、
別途供給さ肛る切換え信号Slによってなされる。This count output includes designation data of the byte address and bit address of the display memory 23. The data selector 26 selects the count output of the counter 25 when writing characters 1 to information signals to the display memory 23, and selects the count output of the counter 25 when writing the character information signal from the display memory 23 and displaying the character information as an image. address designation data ADH is selected. The data ADH also includes bit addressing data and byte addressing data. Which data to select with the data selector 26 is determined by
This is done by a separately supplied switching signal Sl.
データセレクタ26によってrn択されたデータの下位
3ビツトはデコーダ27に供給さh2、チップセレクタ
信号が得られ、残りのビットはRAMI〜RAM、!l
に供給され、各RAMのアドレス指定がなされる。チッ
プセレクタイに号は前述のlIOく、ビットアドレス指
定データに相当し、このチップセレクタ信号によって選
択されたRAMの指定アドレスにデータの¥j−き込み
がなされる。The lower 3 bits of the data selected by the data selector 26 are supplied to the decoder 27 to obtain a chip select signal, and the remaining bits are stored in RAMI~RAM, ! l
address for each RAM. The number of the chip select tie is the aforementioned lIO, which corresponds to bit address designation data, and data is written into the designated address of the RAM selected by this chip selector signal.
28は並列データに変換された文字情報信号のビットi
f:保持するラッチ回路である。今の場合、文字情報信
号は1バイトa位で伝送されるから、ラッチ回路28に
は8ビツトというデータが保持される。このデ〜りはデ
ータバスDBに乗せられている。29はカウンタで、ラ
ッチ回路28に保持されたデータがプリセットされ、こ
のデータが示すビット数たけクロックCLK1をカウン
トする。力お、このクロックCLICIはマイクロコン
ぎユータ21の1命令実行時間よりも充分早い周期のパ
ルス列である。とのカウンタ29は上記ビット数だけノ
lウン卜すると、ケ゛−ト回路30によってカウント動
作を貼止せしめられる。31はゲート回路で、カウンタ
29がクロックCLKZ iカウントする期間、クロッ
クk iM過せしめる。このクロックCLK7はカウン
タ25にカウント用のクロックとして供給されるととも
に、単安定マルチバイブレーク32に供給される。この
単安定マルチバイブレータ32は入力クロックを所定時
間遅延し7てRAM7〜RAM8に対する書き込みパル
スを作る。28 is bit i of the character information signal converted to parallel data.
f: A latch circuit that holds. In this case, since the character information signal is transmitted in one byte at position a, the latch circuit 28 holds 8-bit data. This data is carried on the data bus DB. A counter 29 is preset with data held in the latch circuit 28, and counts the clock CLK1 by the number of bits indicated by this data. Note that this clock CLICI is a pulse train whose cycle is sufficiently faster than the execution time of one instruction of the microcomputer 21. When the counter 29 counts up by the above-mentioned number of bits, the gate circuit 30 stops the counting operation. 31 is a gate circuit that allows a clock k iM to pass during the period in which the counter 29 counts the clock CLKZ i. This clock CLK7 is supplied to the counter 25 as a counting clock, and is also supplied to the monostable multi-bi break 32. This monostable multivibrator 32 delays the input clock by a predetermined time 7 and generates write pulses for RAM7 to RAM8.
さらに、ダート回路31から出力さノするクロックはシ
フトレジスタ33に供給される。このシフトレジスタ3
3は入力クロックのタイミングで、データバスDBに乗
っている1バイト単位の並列データD、−07を直列デ
ータに変換し、前記RAM1〜RAM8に同時に供給す
る。Furthermore, the clock output from the dart circuit 31 is supplied to a shift register 33. This shift register 3
3 converts the 1-byte parallel data D, -07 on the data bus DB into serial data at the timing of the input clock, and simultaneously supplies the serial data to the RAM1 to RAM8.
上記構成に於いて、第4図のタイミングチャートを参照
しながら動作を説明する。力お、以下の説明では、1バ
イト単位のデータD、〜D7を書き込みをRAM3から
始める場合を代表として説明する。第4図(a)はマイ
クロコンピ−タ2ノの基本タイミングであるマシンサイ
クルのクロックCLK2を示し、前記バスCBに乗せら
れている。マイクロコンピュータ21は16ビツトの゛
アドレスバスを持ち、上位8ビツトは第3図のアドレス
バスABJ専用として用いられる。The operation of the above configuration will be explained with reference to the timing chart of FIG. In the following explanation, a typical case will be explained in which writing data D to D7 in units of bytes starts from RAM3. FIG. 4(a) shows a machine cycle clock CLK2, which is the basic timing of the microcomputer 2, and is carried on the bus CB. The microcomputer 21 has a 16-bit address bus, and the upper 8 bits are used exclusively for the address bus ABJ shown in FIG.
このアドレスバスAB7は上位8ビツトのデータを第4
図(b)に八8〜A15として示す。一方、下位8ビツ
トはアドレスバスとデータバスの共用となっている。こ
のアドレスバスの下位8ビツトのデータを第4図(c)
にAD、−AD7として示す。This address bus AB7 transfers the upper 8 bits of data to the fourth
It is shown as 88 to A15 in Figure (b). On the other hand, the lower 8 bits are shared by the address bus and data bus. Figure 4(c) shows the data of the lower 8 bits of this address bus.
It is shown as AD, -AD7.
下位8ビ、ットはマシンサイクルの第1クロック期間T
1はアドレスバスAB7の下位8ビツトとなシ、第2、
第3クロック期間T21T3はデータバスDBとなるよ
うに時分割されている。1バイト単位のデータDo−D
7のノぐイトアドレス指定データは16ビツトのアドレ
スバスノ上位8ビット、つまシアドレスバスAB1に乗
セラれて込る。ラッチ回路24.28に保持するデータ
は下位8ビツト、つまシテータパスDBに対して第1ク
ロック期間T1に乗せられている〇また、1バイト単位
のデータD。−D7はデータバスDBに対して第2、第
3クロック期間に乗せられている。第1クロック期間T
1にデータバスDBに乗せられるテ゛−夕は第4図(d
)に示すアドレスラッチイネーブル信号(ALE (g
号〕によって図示しないメモするるいは■ハに取り込捷
れる。第2、第3クロック期間T2+T3にデータバス
Dllに乗せらり、るデータは第4図(e)に示す読み
取り信号(以下、W R信号と称する)によって図示し
ないメモリおるいはIloに取り込まれる。なお、AL
E信号、Wfl信号はバスCCB)に乗ぜられている。The lower 8 bits are the first clock period T of the machine cycle.
1 is the lower 8 bits of address bus AB7.
The third clock period T21T3 is time-divided to form the data bus DB. Data Do-D in 1-byte units
No. 7 address designation data is transferred to the upper 8 bits of the 16-bit address bus, which is the address bus AB1. The data held in the latch circuits 24 and 28 is the lower 8 bits, which is placed on the first clock period T1 for the stator path DB.Also, data D in 1-byte units. -D7 is placed on the data bus DB in the second and third clock periods. First clock period T
The data that is loaded onto the data bus DB in 1 is shown in Figure 4 (d).
) is the address latch enable signal (ALE (g
Notes (not shown) can be taken by the number] or can be merged into ■Ha. The data carried on the data bus Dll during the second and third clock periods T2+T3 is taken into a memory (not shown) or Ilo by the read signal (hereinafter referred to as the WR signal) shown in FIG. 4(e). . In addition, AL
The E signal and Wfl signal are multiplied by the bus CCB).
この後、デコーダ22からラッチロードi9ルスP1
r P2 (第3図参照)が出力され、このタイミン
グでラッチ回路24に香き込み開始ビットアドレス指定
データが保持され、ラッチ回路28に薔き込みビット数
データが保持される。After this, from the decoder 22, the latch load i9rus P1
r P2 (see FIG. 3) is output, and at this timing, the latch circuit 24 holds the fragrance start bit address designation data, and the latch circuit 28 holds the fragrance bit number data.
そして、この後、第4図(j)に示すカウンタロードパ
ルスP3が出力され、このタイミングで、カウンタ25
の入力ピットの下位3ビツトQ2〜Qoにラッチ回路2
4に保持データがプリセットされ、残シのビットQm〜
Q3にすでにメモリあるいはI10ポートに保持されて
いるアドレスバスABJからのバイトアドレス指定デー
タがプリセットされる。さらに、カウンタロードパルス
P3のタイミングでは、ラッチ回路28の保持データが
カウンタ29にプリセットされる。これによシ、カウン
タ29が第4図(f)に示スクロックCLK 1のカウ
ントを開始し、このカウントの期間、第4図(g)に示
す如くクロックCLK1がグー、ト回路31を通シ、カ
ウンタ25、単安定マルチバイブレータ32、シフトレ
ジスタ33に供給される。カウンタ25のカウント出力
を第4図(h)に示す。今、RAM3からデータの書き
込みを開始するわけであるから、ラッチ回路24からプ
リセットされるデータは例えは010である。この後、
クロックCLKJ 211i::11カウントするごと
に、カウンタ25の出力ビットの下位3ピツ)Qz〜Q
oの値は010から1つずつカウントアツプされ、クロ
ック6個目をカウントすると再びOOOに戻る。また、
このとき、残りの上位ビットQm−Qaは1カウントア
ツプする。このことは、と9もなおさず、バイトアドレ
スが1つ増加することにつながる。したがって、デコー
ダ27はカウンタ25のカウント出力の下位3ピツ)D
2〜Doを用いてRAM、9からRAiν18−まで順
次選択した後は、RAM7 、 RAM2を順次返択す
る。そして、各RAM 1〜RAM8の指定アドレスは
カウンタ25のカウント出力の上位ビットDn〜D3に
よって設定され、RAM1゜RAM、2の指定アドレス
は、RAM3〜RA式・18の指定アドレスの次のアド
レスとなる。RAM7− RAM8の選択状態を第(4
バk)〜(r)に示す。After that, the counter load pulse P3 shown in FIG. 4(j) is output, and at this timing, the counter 25
Latch circuit 2 is connected to the lower 3 bits Q2 to Qo of the input pit of
The retained data is preset to 4, and the remaining bits Qm~
Q3 is preset with byte address designation data from address bus ABJ that is already held in memory or I10 port. Further, at the timing of the counter load pulse P3, the data held in the latch circuit 28 is preset in the counter 29. As a result, the counter 29 starts counting the clock CLK1 as shown in FIG. The signal is supplied to a counter 25, a monostable multivibrator 32, and a shift register 33. The count output of the counter 25 is shown in FIG. 4(h). Since we are now starting to write data from the RAM 3, the data preset from the latch circuit 24 is, for example, 010. After this,
Clock CLKJ 211i:: Every time 11 counts, the lower 3 bits of the output bits of the counter 25) Qz~Q
The value of o is counted up one by one from 010, and when the sixth clock is counted, it returns to OOO again. Also,
At this time, the remaining upper bits Qm-Qa count up by one. This results in the byte address being increased by one without changing the number by nine. Therefore, the decoder 27 outputs the lower three bits of the count output of the counter 25)
After sequentially selecting RAM 9 to RAiν18- using 2 to Do, RAM7 and RAM2 are sequentially selected. The specified address of each RAM 1 to RAM 8 is set by the upper bits Dn to D3 of the count output of the counter 25, and the specified address of RAM 1° RAM, 2 is the next address of the specified address of RAM 3 to RA type 18. Become. The selection state of RAM7-RAM8 is set to
Shown in b) to (r).
また、シフトレジスタ33はデート回路31からのクロ
ックをシフトクロックとして、並列データである1バイ
ト単位のデータD、〜D7を第4図(a)に示す如く、
データD、から1−矢金てのRAM 1〜RAM ’8
に供給する。また、□単安定マルチバイブレータ32は
クロックCLK 1を約半クロツク分遅延し、第4図(
1)に示すような書き込みパルスを出力する。全てのR
AM 1〜RAM8に供給されたデータDoは書き込み
パルスのタイミングで、デコーダ27によって選択され
たRAM 3に書き込まれる。以下、同様に、データD
i〜D7はRAM 4〜RAM 8 、 RAM 1
、 RAM 2と順次書き込まれる。Further, the shift register 33 uses the clock from the date circuit 31 as a shift clock, and transfers data D, to D7 in 1-byte units, which are parallel data, as shown in FIG. 4(a).
Data D, to 1 - RAM 1 to RAM '8
supply to. In addition, the monostable multivibrator 32 delays the clock CLK1 by about half a clock, and
A write pulse as shown in 1) is output. all R
The data Do supplied to AM1 to RAM8 is written to the RAM 3 selected by the decoder 27 at the timing of the write pulse. Similarly, data D
i to D7 are RAM 4 to RAM 8, RAM 1
, RAM 2 and so on.
カウンタ29がクロックCLK 1を8個カウントする
と、このカウンタ29はダート回路30の出力によって
リセットされ、これにより、クロックCLK fがダー
ト回路31を通過できなくなシ、力、ウンタ25のカウ
ント動作及びシフトレジスタ33のシフト動作が貼止さ
れる。When the counter 29 counts eight clocks CLK 1, the counter 29 is reset by the output of the dart circuit 30, thereby preventing the clock CLK f from passing through the dart circuit 31. The shift operation of the shift register 33 is pasted.
1バイト分のデータD、−D7の書き込みが終了すると
、カウンタ29はリセットされるがカウンタ25はリセ
ットされない。これは、1バイト分のデータDo−D7
の省き込みが終了した状態に於いては、カウンタ25の
カウント出力の下位3ビツトDa〜Doの内容は001
となっている。したがって、次のバイト単位のデータI
)o−Dtを書き込むために、ラッチ回路28のデータ
がカウンタ29にプリセットされ、ダート回路3Iから
クロックCI、K 1が出力されるときには、カウンタ
25のカウント出力の下位3ビツトの内容は1個目のク
ロックで010となシ、データD、がRAM 3に轡き
込まれるようになるからである。つまυ、カウンタ25
に対するラッチ回路24やアドレスバスABIのデータ
のプリセットは一力期状観についてのみ行なえばよく、
表示メモリ23に対して1回でも1バイト分のデータI
)o−I)yの書き込みが終了した後は行なう必俄かな
い。When the writing of 1 byte of data D and -D7 is completed, the counter 29 is reset, but the counter 25 is not reset. This is 1 byte of data Do-D7
When the omission of has been completed, the contents of the lower 3 bits Da to Do of the count output of the counter 25 are 001.
It becomes. Therefore, the next byte of data I
) In order to write o-Dt, the data of the latch circuit 28 is preset to the counter 29, and when the clock CI, K1 is output from the dart circuit 3I, the contents of the lower 3 bits of the count output of the counter 25 are 1. This is because data 010 and data D are written into the RAM 3 at the second clock. Tsuma υ, counter 25
It is only necessary to preset the data of the latch circuit 24 and address bus ABI for the temporary situation.
1 byte worth of data I to the display memory 23 at least once
)o-I) It is not necessary to perform this after writing of y is completed.
なお、クロックCLK 1の周波数レートを適宜設定す
ることによシ、マイクロコンピータ2ノは連続した書き
込み命令を行なうことも可能である。Note that by appropriately setting the frequency rate of the clock CLK 1, the microcomputer 2 can also issue continuous write commands.
以上詳述したようにこの実施例は、バイト単位で送られ
てくるデータのバイトアドレス分だけのアドレスを有す
るRAM 8個から成る表示メモリ23を設ける。マイ
クロコンピュータ2ノから書き込み開始ビットアドレス
指定データと、書き込みビット数データを出力し、それ
ぞれラッチ回路24.28に保持する。ラッチ回路24
のデータとアドレスバスABIからのバイトアドレス指
定データとをカウンタ25にプリセットし、この状態で
、カウンタ25に書き込みビット数分だけのクロックC
LK lをカウントさせる。これにより、カウンタ25
からはバイトアドレス指定データとビットアドレス指定
データを含むカウント出力が得られる。そして、バイト
アドレス指定データによってRAM 1〜RAM8のア
ト、レスを指定し、ビットアドレス指定データによって
RAM 1〜RAM 8を1つずつ選択する。これと同
時に、バイト単位のデータDo〜D7をシフトレジスタ
33によってビット単位の直列データに変換する。そし
てこの直列データを1ビツトずつ選択中のRAMに順次
書き込む。As described in detail above, this embodiment is provided with a display memory 23 consisting of eight RAMs each having addresses equal to the byte addresses of data sent in byte units. Write start bit address designation data and write bit number data are output from the microcomputer 2 and held in latch circuits 24 and 28, respectively. Latch circuit 24
data and the byte address designation data from the address bus ABI are preset in the counter 25, and in this state, the counter 25 is programmed with clocks C corresponding to the number of write bits.
Make LK l count. As a result, the counter 25
provides a count output containing byte addressing data and bit addressing data. Then, the byte addressing data specifies the at and address of RAM 1 to RAM 8, and the bit addressing data selects RAM 1 to RAM 8 one by one. At the same time, the shift register 33 converts the data Do to D7 in bytes into serial data in bits. Then, this serial data is sequentially written into the selected RAM bit by bit.
このような構成によれば、マイクロコンピュータ2ノの
通常の命令によυ送られてくるバイト単位のデータD、
%D7をビット単位で表示メモリに書き込むのに、ハー
ドウェア的にも、ソフトウェア的忙も簡単に実現するこ
とができる。According to such a configuration, data D in bytes sent by normal instructions of the microcomputer 2,
Writing %D7 into the display memory in bits can be easily implemented in terms of both hardware and software.
また、上記構成によれば、例えばRAM 3から書き込
みを開始している状態に於いて、途中からRAM 5か
ら誓き込みを開始したいような場合は、ラッテlql路
24の書き込み開始ビットアドレスデータを書き換える
とともにカウンタ25をリセットし、ラッチ回路240
店き換え後のデータと、アドレスノぐスABJのバイト
アドレス指定データとを新たにカウンタ25にプリセッ
トするようにすれば、途中からRAM 5からの■き込
み開始を実現することができる。Further, according to the above configuration, for example, when writing is started from RAM 3, if you want to start writing from RAM 5 halfway, write start bit address data of the lql path 24 can be used. At the same time as rewriting, the counter 25 is reset, and the latch circuit 240
By newly presetting the data after the store change and the byte address designation data of the address number ABJ in the counter 25, it is possible to start reading from the RAM 5 halfway.
このようにこの発明によれは、藺草な桔JJyによりn
ビットの並列データをビット単位でメモリに書き込むこ
とができるメモリ装置を提供することができる。In this way, according to this invention, n
A memory device that can write bit-by-bit parallel data to a memory can be provided.
第1図は文字多重放送の受信機に於いて、データをバイ
ト単位で表示メモリに書き込んだ状態を説明する為の図
、第2図は同じく1バイト分のデータを2バイト分のア
ドレスに曹き込んだ状態を説明する為の図、第3図はこ
の発明に係るメモリ装置の一実施例を示す回路図、第4
図(a)〜(、)は第3図の装置のyb作を説明する為
のタイミングチャートである。
2ノ・・・マイクロコンピュータ、22.27・・・デ
コーダ、23・・・表示メモリ、24.28・・・ラッ
チ回路、25.29・・・カウンタ、26・・・データ
セレクタ、30.31・・・ダート回路、32・・・単
安定マルチパイプレーク、33・・・シフトレジスタ、
RAM 1〜RAM 8・・・ランダムアクセスメモリ
。
第1図
1
第2図
1Figure 1 is a diagram to explain the state in which data is written in byte units to the display memory in a teletext receiver, and Figure 2 is a diagram to explain how 1 byte of data is written to a 2 byte address. FIG. 3 is a circuit diagram showing an embodiment of the memory device according to the present invention, and FIG. 4 is a diagram for explaining the loaded state.
Figures (a) to (,) are timing charts for explaining the yb operation of the apparatus in Figure 3. 2 No...Microcomputer, 22.27...Decoder, 23...Display memory, 24.28...Latch circuit, 25.29...Counter, 26...Data selector, 30.31 ... dirt circuit, 32 ... monostable multipipe rake, 33 ... shift register,
RAM 1 to RAM 8...Random access memory. Figure 1 Figure 2 1
Claims (1)
ともに各記憶領域が前記並列データの個数分のアドレス
を有し、前記記憶領域単位でアクセス可能なメモリと、
前記並列データのビット数を示すデータを出力する第1
のデータ出力手段と、前記並列データを前記n個の記1
、・X領域のどの記憶領域から書き始めるかを示すデー
タを出力する第2のデータ出力手段と、前記メモリに対
する前記並列データのアドレス相別データと前記第2の
記憶手段のデータとがプリセットされこの状態で前記第
1の記憶手段に保持されているビット数だけのクロック
をカウントするカウンタ手段と、このカウンタ手段のカ
ウント出、力に従って前記メモリのアドレス指定を行な
うとともにn個の記憶領域を1個ずつ選択するアクセス
手段と、前記nビットの並列データを直列データに変換
し各ビット単位のデータを前言ピメモリのn個の記憶領
域のうち前記アクセス手段によってアクセスされた記憶
領域の指定アドレスに書き込む手段とを具備したメモリ
装置。a memory having a storage area for the number of bits of n-bit parallel data, each storage area having addresses for the number of pieces of the parallel data, and accessible in units of the storage area;
A first output device that outputs data indicating the number of bits of the parallel data.
and a data output means for transmitting the parallel data to the n data.
, - a second data output means for outputting data indicating from which storage area in the X area writing starts, address differentiation data of the parallel data to the memory and data of the second storage means are preset; In this state, a counter means for counting clocks as many as the number of bits held in the first storage means, and an address of the memory is specified according to the count output and output of this counter means, and n storage areas are divided into one. an access means that selects each bit one by one, and converts the n-bit parallel data into serial data and writes each bit-by-bit data to a designated address of the storage area accessed by the access means among the n storage areas of the memory. A memory device comprising means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57185128A JPS5975480A (en) | 1982-10-21 | 1982-10-21 | Memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57185128A JPS5975480A (en) | 1982-10-21 | 1982-10-21 | Memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5975480A true JPS5975480A (en) | 1984-04-28 |
Family
ID=16165356
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57185128A Pending JPS5975480A (en) | 1982-10-21 | 1982-10-21 | Memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5975480A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61167275A (en) * | 1985-01-18 | 1986-07-28 | Matsushita Electric Ind Co Ltd | Left margin setting circuit |
-
1982
- 1982-10-21 JP JP57185128A patent/JPS5975480A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61167275A (en) * | 1985-01-18 | 1986-07-28 | Matsushita Electric Ind Co Ltd | Left margin setting circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4636783A (en) | Device for giving a pattern a rotation of an integral multiple of 90° with the pattern read from a memory on a block by block basis | |
EP0185294B1 (en) | Display apparatus | |
EP0097778A2 (en) | Digital storage | |
JPH01140863A (en) | Method and apparatus for superposing displayable information | |
JPS59208586A (en) | Video image display unit | |
US4570222A (en) | Information processor having information correcting function | |
US4876663A (en) | Display interface system using buffered VDRAMs and plural shift registers for data rate control between data source and display | |
JPH035990A (en) | Method of bringing dual-port-memory and semiconductor memory to state of series access | |
US4779232A (en) | Partial write control apparatus | |
US5095422A (en) | Information transferring method and apparatus for transferring information from one memory area to another memory area | |
EP0910014A2 (en) | Program loading method and apparatus | |
JPS5975480A (en) | Memory device | |
US5412777A (en) | Display device having a built-in memory | |
US4403310A (en) | Fixed data reading system | |
JP2843163B2 (en) | Multiport DRAM | |
EP0282596B1 (en) | Image processor | |
GB2202720A (en) | Raster scan display system with random access memory character generator | |
JP2735058B2 (en) | Video display memory | |
JPS648337B2 (en) | ||
JP2922519B2 (en) | Video synthesizer | |
JPS6081660A (en) | Data transfer system | |
JP2867482B2 (en) | Image processing device | |
EP0242139A2 (en) | Display controller | |
JPS644187B2 (en) | ||
JP2710314B2 (en) | Road information display control unit |