JP2874437B2 - Image processing device - Google Patents
Image processing deviceInfo
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- JP2874437B2 JP2874437B2 JP4078952A JP7895292A JP2874437B2 JP 2874437 B2 JP2874437 B2 JP 2874437B2 JP 4078952 A JP4078952 A JP 4078952A JP 7895292 A JP7895292 A JP 7895292A JP 2874437 B2 JP2874437 B2 JP 2874437B2
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- JP
- Japan
- Prior art keywords
- line
- image data
- counter
- read
- control circuit
- Prior art date
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- Expired - Lifetime
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- Image Input (AREA)
- Image Processing (AREA)
- Storing Facsimile Image Data (AREA)
- Editing Of Facsimile Originals (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は、画像処理装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus.
【0002】[0002]
【従来の技術】画像処理装置は、一般のファクシミリを
はじめ、新聞社や印刷会社等の刊行物を発行する会社で
も多く使用されている。その中で新聞社では、通信回線
を介して受信した1ページ分の画像データをそのまま1
枚で出力していた。つまり、画像処理装置内の画像メモ
リに1ページ分の画像データが格納されると、1ライン
単位で画像データを画像メモリから読み出していた。2. Description of the Related Art Image processing apparatuses are widely used not only by general facsimile machines but also by companies that issue publications such as newspaper companies and printing companies. Among them, newspaper companies use image data for one page received via a communication line as it is.
It was output in sheets. That is, when one page of image data is stored in the image memory of the image processing apparatus, the image data is read from the image memory in units of one line.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、上記従
来例においては、画像処理装置内の画像メモリに1ペー
ジ分の画像データが格納されるとすぐに1ライン単位で
画像データを画像メモリより読み出しているために、新
聞紙のように見開き2ページ分の画像データを1枚で出
力することができないという不都合があった。However, in the above conventional example, as soon as one page of image data is stored in the image memory of the image processing apparatus, the image data is read out from the image memory in units of one line. Therefore, there is a disadvantage that image data for two facing pages cannot be output by one sheet like newspaper.
【0004】[0004]
【発明の目的】本発明の目的は、かかる従来例の有する
不都合を改善し、とくに複数ページにわたる画像データ
を1枚の形で出力することができる画像処理装置を提供
することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an image processing apparatus which can solve the disadvantages of the prior art and can output image data of a plurality of pages as one sheet.
【0005】[0005]
【課題を解決するための手段】そこで、本発明では、通
信回線を介して複数ページ分の画像データを格納する画
像メモリと、画像メモリに書き込みアドレスや読み出し
アドレスを出力するとともに1ライン分の画像データを
読み出すと読出し終了信号を出力するメモリ制御回路
と、メモリ制御回路に1ライン分の画像データを読み出
すタイミングを指示するラインイネーブル信号を出力す
るラインイネーブル発生回路と、メモリ制御回路からの
読出し終了信号により次に読み出すラインの先頭アドレ
スをメモリ制御回路に出力するCPUとを具備する。し
かも、ラインイネーブル発生回路が、一定カウント終了
後にラインイネーブル信号を「オフ」にする記録開始カ
ウンタと、前記CPUからの1ライン画像データ数を格
納するとともに前記記録開始カウンタのカウント終了後
にカウント動作を開始するラインカウンタと、前記記録
開始カウンタのカウント終了後に前記ラインカウンタに
動作開始指令を出力するとともに前記ラインカウンタの
カウント終了後にラインイネーブル信号を「オン」にす
るタイミング出力制御回路とを有するという構成を採っ
ている。これによって前述した目的を達成しようとする
ものである。Therefore, according to the present invention, there is provided an image memory for storing a plurality of pages of image data via a communication line, a write address and a read address output to the image memory, and an image for one line. A memory control circuit that outputs a read end signal when data is read, a line enable generation circuit that outputs a line enable signal that instructs the memory control circuit to read one line of image data, and a read end from the memory control circuit A CPU that outputs the start address of the next line to be read out to the memory control circuit by a signal . I
The line enable generation circuit ends the fixed count
The recording start time to turn off the line enable signal later
Counter and the number of one-line image data from the CPU.
And after the end of the recording start counter
A line counter for starting counting operation, and
After the start counter finishes counting, the line counter
Outputs the operation start command and
Turn the line enable signal “ON” after counting is completed.
It adopts a configuration called and an that timing output control circuit. This aims to achieve the above-mentioned object.
【0006】[0006]
【作用】(1).画像メモリへの書き込み動作:[Action] (1). Write operation to image memory:
【0007】CPUからカウンタクリア信号がメモリ制
御回路に入力されクリアされる。CPUから画像データ
区間信号と書き込み用画像データクロックがメモリ制御
回路に入力される。通信回線から画像メモリに画像デー
タが入力されると、同時に画像データ区間信号が「オ
ン」になり、メモリ制御回路は書き込み用画像データク
ロックに同期して書き込みアドレスを画像メモリに出力
する。画像メモリではメモリ制御回路からの書き込みア
ドレス番地から順に書き込み用画像データクロックに同
期して画像データを格納する。[0007] A counter clear signal is input from the CPU to the memory control circuit and is cleared. An image data section signal and a write image data clock are input from the CPU to the memory control circuit. When image data is input to the image memory from the communication line, the image data section signal is simultaneously turned on, and the memory control circuit outputs the write address to the image memory in synchronization with the image data clock for writing. In the image memory, the image data is stored in synchronization with the write image data clock in order from the write address from the memory control circuit.
【0008】(2).画像メモリからの読み出し動作:(2). Read operation from image memory:
【0009】CPUからラインイネーブル発生回路にリ
セット信号が出力される。この時、ラインイネーブル発
生回路から出力されるラインイネーブル信号は「オン」
である。CPUから1ページ目の第1ラインの先頭アド
レスと読み出し用画像データクロックがメモリ制御回路
に入力される。CPUから1ラインの画像データ数がラ
インイネーブル発生回路に入力される。CPUから記録
開始位置のデータと1ラインの画像位置を指定する位相
信号がラインイネーブル発生回路に入力される。ライン
イネーブル発生回路はある一定回数カウントするとライ
ンイネーブル信号を「オフ」にする。A reset signal is output from the CPU to the line enable generation circuit. At this time, the line enable signal output from the line enable generation circuit is "ON".
It is. The CPU inputs the head address of the first line of the first page and the read image data clock to the memory control circuit. The number of image data of one line is input from the CPU to the line enable generation circuit. The data of the recording start position and the phase signal designating the image position of one line are input from the CPU to the line enable generation circuit. The line enable generation circuit turns off the line enable signal after counting a certain number of times.
【0010】ラインイネーブル信号が「オフ」になると
メモリ制御回路は読み出し用画像データクロックに同期
して読み出しアドレスを画像メモリに出力する。1ペー
ジ目の第1ラインの画像データはメモリ制御回路からの
読み出しアドレス位置から順に読み出し用画像データク
ロックに同期して画像メモリから読み出される。ライン
イネーブル発生回路はラインイネーブル信号を「オフ」
にした後、1ライン画像データ数をカウントするとライ
ンイネーブル信号を「オン」にしてメモリ制御回路へ出
力し画像メモリへ読み出しアドレスの出力を停止させ
る。すると画像メモリからの画像データの出力も停止す
る。同時にラインイネーブル信号は読出し終了信号とし
てCPUに出力される。CPUはこの読出し終了信号を
受け取ると割り込み処理により、2ページ目の第1ライ
ンの先頭アドレスをメモリ制御回路に格納する。以下上
記の処理が繰り返される。When the line enable signal is turned off, the memory control circuit outputs a read address to the image memory in synchronization with the read image data clock. The image data of the first line of the first page is read from the image memory sequentially from the read address position from the memory control circuit in synchronization with the read image data clock. Line enable generation circuit turns off line enable signal
After that, when the number of one-line image data is counted, the line enable signal is turned "ON" and output to the memory control circuit to stop outputting the read address to the image memory. Then, the output of the image data from the image memory also stops. At the same time, the line enable signal is output to the CPU as a read end signal. Upon receiving the read end signal, the CPU stores the start address of the first line of the second page in the memory control circuit by interrupt processing. Hereinafter, the above processing is repeated.
【0011】[0011]
【発明の実施例】以下、本発明の一実施例を図1ないし
図6に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS.
【0012】図1の実施例は、通信回線を介して複数ペ
ージ分の画像データを格納する画像メモリ11と、画像
メモリ11に書き込みアドレスや読み出しアドレスを出
力するとともに1ライン分の画像データを読み出すと読
出し終了信号を出力するメモリ制御回路13と、メモリ
制御回路13に1ライン分の画像データを読み出すタイ
ミングを指示するラインイネーブル信号を出力するライ
ンイネーブル発生回路12と、メモリ制御回路13から
の読出し終了信号により次に読み出すラインの先頭アド
レスをメモリ制御回路13に出力するCPU14とから
構成される。In the embodiment shown in FIG. 1, an image memory 11 for storing image data for a plurality of pages via a communication line, a write address and a read address are output to the image memory 11, and one line of image data is read. A memory control circuit 13 for outputting a read end signal, a line enable generation circuit 12 for outputting a line enable signal for instructing a timing to read one line of image data to the memory control circuit 13, and a read from the memory control circuit 13. And a CPU 14 for outputting the head address of the next line to be read out to the memory control circuit 13 in response to the end signal.
【0013】ここで、ラインイネーブル発生回路12
は、図2に示されるようにCPU14からの記録開始位
置データを格納するとともに1ラインの画像位置を指定
する位相信号により動作を開始しカウント終了後にライ
ンイネーブル信号を「オフ」にする記録開始カウンタ2
2と、CPU14からの1ライン画像データ数を格納す
るとともに記録開始カウンタ22のカウント終了後に動
作を開始するラインカウンタ21と、記録開始カウンタ
22のカウント終了後にラインカウンタ21に動作開始
指令を出力するとともにラインカウンタ21のカウント
終了後にラインイネーブル信号を「オン」にするタイミ
ング出力制御回路23とから構成される。Here, the line enable generation circuit 12
As shown in FIG. 2, a recording start counter stores the recording start position data from the CPU 14, starts the operation by a phase signal designating the image position of one line, and turns off the line enable signal after the count is completed. 2
2, a line counter 21 that stores the number of one-line image data from the CPU 14 and starts operation after the count of the recording start counter 22 ends, and outputs an operation start command to the line counter 21 after the count of the recording start counter 22 ends. And a timing output control circuit 23 for turning on the line enable signal after the count of the line counter 21 is completed.
【0014】さらにメモリ制御回路13は、カウンタク
リア信号によりクリアされるとともに画像データ区間信
号が「オン」のときのみ動作し書き込み用画像データク
ロックに同期して書き込みアドレスを出力する書込アド
レスカウンタ31と、CPU14からのライン先頭アド
レスを格納するとともにラインイネーブル信号が「オ
フ」のときのみ動作し読み出し用画像データクロックに
同期して読み出しアドレスを出力する読出アドレスカウ
ンタ32とから構成される。Further, the memory control circuit 13 is cleared by a counter clear signal, operates only when the image data section signal is "ON", and outputs a write address in synchronization with a write image data clock. And a read address counter 32 which stores the line head address from the CPU 14 and operates only when the line enable signal is "OFF" and outputs the read address in synchronization with the read image data clock.
【0015】次に、本実施例の動作について説明する。
ここでは一例として2ページ分の画像データを1枚分と
して出力する場合について説明する。Next, the operation of this embodiment will be described.
Here, a case where two pages of image data are output as one sheet will be described as an example.
【0016】(1).画像メモリ11への書き込み動
作:(1). Write operation to image memory 11:
【0017】.端子302を介してCPU14からカ
ウンタクリア信号が書込アドレスカウンタ31に入力さ
れ、書込アドレスカウンタ31がクリアされる。[0017] A counter clear signal is input from the CPU 14 to the write address counter 31 via the terminal 302, and the write address counter 31 is cleared.
【0018】.端子301を介してCPU14から画
像データ区間信号が書込アドレスカウンタ31に入力さ
れる。また端子303を介してCPU14から書き込み
用画像データクロックが書込アドレスカウンタ31に入
力される。[0018] An image data section signal is input from the CPU 14 to the write address counter 31 via the terminal 301. Further, a write image data clock is input from the CPU 14 to the write address counter 31 via the terminal 303.
【0019】.通信回線から端子101を介して画像
メモリ11に画像データが入力されると、同時に画像デ
ータ区間信号が「オン」になり、書込アドレスカウンタ
31はカウント動作を開始するとともに書き込み用画像
データクロックに同期して書き込みアドレスを端子30
7から画像メモリ11に出力する。[0019] When image data is input to the image memory 11 from the communication line via the terminal 101, the image data section signal is turned on at the same time, and the write address counter 31 starts counting operation and outputs the write image data clock. Synchronize write address with terminal 30
7 to the image memory 11.
【0020】.画像メモリ11では書込アドレスカウ
ンタ31から端子307を介して送られてきた書き込み
アドレス番地から順に書き込み用画像データクロックに
同期して画像データを格納する。すなわち画像データは
図4に示されるように画像メモリ11の0番地から順に
格納され、1ページ目の次に2ページ目が格納される。[0020] The image memory 11 stores the image data in order from the write address sent from the write address counter 31 via the terminal 307 in synchronization with the image data clock for writing. That is, the image data is stored in order from the address 0 of the image memory 11 as shown in FIG. 4, and the second page is stored after the first page.
【0021】(2).画像メモリ11からの読み出し動
作:(2). Read operation from image memory 11:
【0022】.先ず、端子204を介してCPU14
からリセット信号が記録開始カウンタ22とラインカウ
ンタ21とタイミング出力制御回路23に出力される。
この時、タイミング出力制御回路23から出力されるラ
インイネーブル信号は「オン」である。[0022] First, the CPU 14 via the terminal 204
, A reset signal is output to the recording start counter 22, the line counter 21, and the timing output control circuit 23.
At this time, the line enable signal output from the timing output control circuit 23 is “ON”.
【0023】端子304を介してCPU14から1ペー
ジ目の第1ラインの先頭アドレスが読出アドレスカウン
タ32に入力される。そして、読出アドレスカウンタ3
2に格納される。The head address of the first line of the first page is input to the read address counter 32 from the CPU 14 via the terminal 304. Then, the read address counter 3
2 is stored.
【0024】また端子306を介してCPU14から読
み出し用画像データクロックが読出アドレスカウンタ3
2に入力される。The read image data clock from the CPU 14 via the terminal 306 is supplied to the read address counter 3.
2 is input.
【0025】.端子201を介してCPU14から1
ラインの画像データ数がラインカウンタ21に入力され
る。そして、ラインカウンタ21に格納される。[0025] 1 from the CPU 14 via the terminal 201
The number of lines of image data is input to the line counter 21. Then, it is stored in the line counter 21.
【0026】.端子202を介してCPU14から記
録開始位置のデータが記録開始カウンタ22に入力され
る。そして、記録開始カウンタ22に格納される。[0026] Data at the recording start position is input from the CPU 14 to the recording start counter 22 via the terminal 202. Then, it is stored in the recording start counter 22.
【0027】.端子203を介して1ラインの画像位
置を指定する位相信号が記録開始カウンタ22に入力さ
れると記録開始カウンタ22はカウント動作を行う。[0027] When a phase signal designating an image position of one line is input to the recording start counter 22 via the terminal 203, the recording start counter 22 performs a counting operation.
【0028】記録開始カウンタ22はカウント動作が終
了すると、ラインイネーブル信号を「オフ」にするとと
もにタイミング出力制御回路23にカウント終了を通知
する。そして、タイミング出力制御回路23は、続いて
ラインカウンタ21を動作させる。When the count operation is completed, the recording start counter 22 turns off the line enable signal and notifies the timing output control circuit 23 of the end of the count. Then, the timing output control circuit 23 operates the line counter 21 subsequently.
【0029】.ラインイネーブル信号が「オフ」にな
ると読出アドレスカウンタ32はカウント動作を開始す
るとともに読み出し用画像データクロックに同期して読
み出しアドレスを端子308から画像メモリ11に出力
する。[0029] When the line enable signal is turned off, the read address counter 32 starts a count operation and outputs a read address from the terminal 308 to the image memory 11 in synchronization with the read image data clock.
【0030】.1ページ目の第1ラインの画像データ
は読出アドレスカウンタ32から端子308を介して送
られてきた読み出しアドレス位置から順に読み出し用画
像データクロックに同期して画像メモリ11から読み出
され、端子102から出力される。[0030] The image data of the first line of the first page is sequentially read from the image memory 11 in synchronization with the read image data clock from the read address position transmitted from the read address counter 32 via the terminal 308, and from the terminal 102. Is output.
【0031】.ラインカウンタ21はカウント動作が
終了すると、タイミング出力制御回路23にカウント終
了を通知する。[0031] When the counting operation ends, the line counter 21 notifies the timing output control circuit 23 of the end of counting.
【0032】.タイミング出力制御回路23は、ライ
ンカウンタ21からカウント終了通知を受けると図6に
示されるようにラインイネーブル信号を「オン」にして
端子205を介してメモリ制御回路13の読出アドレス
カウンタ32へ出力し、読出アドレスカウンタ32から
画像メモリ11へ読み出しアドレスの出力を停止させ
る。すると画像メモリ11からの画像データの出力も停
止する。[0032] When the timing output control circuit 23 receives the count end notification from the line counter 21, it turns on the line enable signal as shown in FIG. 6 and outputs the signal to the read address counter 32 of the memory control circuit 13 via the terminal 205. Then, the output of the read address from the read address counter 32 to the image memory 11 is stopped. Then, the output of the image data from the image memory 11 also stops.
【0033】同時にラインイネーブル信号は端子309
を介して読出し終了信号としてCPU14に出力され
る。At the same time, the line enable signal is supplied to the terminal 309.
Is output to the CPU 14 as a read end signal.
【0034】.CPU14は、この読出し終了信号を
受け取ると割り込み処理により、図5に示されるように
2ページ目の第1ラインの先頭アドレスをメモリ制御回
路13の読出アドレスカウンタ32に格納する。[0034] Upon receiving the read end signal, the CPU 14 stores the start address of the first line of the second page in the read address counter 32 of the memory control circuit 13 by interrupt processing as shown in FIG.
【0035】以下上記からの処理が繰り返される。Thereafter, the above processing is repeated.
【0036】以上のように1ページ目の第1ラインの画
像データが出力されると、次に2ページ目の第1ライン
の画像データが出力され、続いて1ページ目の第2ライ
ンの画像データ、2ページ目の第2ラインの画像デー
タ、・・・・・・という順序で出力される。When the image data of the first line of the first page is output as described above, the image data of the first line of the second page is output, and then the image data of the second line of the first page is output. The data is output in the order of the image data of the second line of the second page,....
【0037】[0037]
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、1ライン毎に画像データの出力を
制御することができ、これがため、複数ページにわたる
画像データを1枚の形で出力することができるという従
来にない優れた画像処理装置を提供することができる。Since the present invention is constructed and functions as described above, according to the present invention, the output of image data can be controlled line by line, and therefore, image data over a plurality of pages can be converted into one image. It is possible to provide an unprecedented excellent image processing apparatus capable of outputting an image.
【図1】本発明の一実施例を示す構成図である。FIG. 1 is a configuration diagram showing one embodiment of the present invention.
【図2】図1におけるラインイネーブル発生回路の詳細
構成図である。FIG. 2 is a detailed configuration diagram of a line enable generation circuit in FIG. 1;
【図3】図1におけるメモリ制御回路の詳細構成図であ
る。FIG. 3 is a detailed configuration diagram of a memory control circuit in FIG. 1;
【図4】図1における画像メモリの格納エリアを説明す
るための説明図である。FIG. 4 is an explanatory diagram for explaining a storage area of an image memory in FIG. 1;
【図5】図1におけるCPUの動作を説明するためのタ
イミングチャートである。FIG. 5 is a timing chart for explaining the operation of the CPU in FIG. 1;
【図6】図1におけるラインイネーブル発生回路の動作
を説明するためのタイミングチャートである。FIG. 6 is a timing chart for explaining an operation of the line enable generation circuit in FIG. 1;
11 画像メモリ 12 ラインイネーブル発生回路 13 メモリ制御回路 14 CPU 21 ラインカウンタ 22 記録開始カウンタ 23 タイミング出力制御回路 31 書込アドレスカウンタ 32 読出アドレスカウンタ DESCRIPTION OF SYMBOLS 11 Image memory 12 Line enable generation circuit 13 Memory control circuit 14 CPU 21 Line counter 22 Recording start counter 23 Timing output control circuit 31 Write address counter 32 Read address counter
Claims (1)
ータを格納する画像メモリと、この画像メモリに書き込
みアドレスや読み出しアドレスを出力するとともに1ラ
イン分の画像データを読み出すと読出し終了信号を出力
するメモリ制御回路と、このメモリ制御回路に1ライン
分の画像データを読み出すタイミングを指示するライン
イネーブル信号を出力するラインイネーブル発生回路と
を備え、前記メモリ制御回路からの読出し終了信号によ
り次に読み出すラインの先頭アドレスを前記メモリ制御
回路に出力するCPUを装備し、 前記 ラインイネーブル発生回路が、一定カウント終了後
にラインイネーブル信号を「オフ」にする記録開始カウ
ンタと、前記CPUからの1ライン画像データ数を格納
するとともに前記記録開始カウンタのカウント終了後に
カウント動作を開始するラインカウンタと、前記記録開
始カウンタのカウント終了後に前記ラインカウンタに動
作開始指令を出力するとともに前記ラインカウンタのカ
ウント終了後にラインイネーブル信号を「オン」にする
タイミング出力制御回路とから構成されていることを特
徴とする画像処理装置。1. An image data for a plurality of pages via a communication line.
Image memory for storing data and writing to this image memory.
Output read address and read address.
Outputs read end signal when image data for IN is read
Memory control circuit, and one line
Line that indicates the timing to read the image data
A line enable generation circuit for outputting an enable signal;
A read end signal from the memory control circuit.
Memory control the start address of the next line to be read next
Equipped with a CPU to be output to the circuit, the line enable generating circuits, said recording start stores a recording start counter to "off" the line enable signal after a predetermined count completion, the number 1 line image data from the CPU A line counter for starting a counting operation after the counting of the counter is completed, and a timing for outputting an operation start command to the line counter after the counting of the recording start counter is completed and for turning on a line enable signal after the counting of the line counter is completed images processor characterized by being composed of an output control circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4078952A JP2874437B2 (en) | 1992-02-29 | 1992-02-29 | Image processing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4078952A JP2874437B2 (en) | 1992-02-29 | 1992-02-29 | Image processing device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05244394A JPH05244394A (en) | 1993-09-21 |
JP2874437B2 true JP2874437B2 (en) | 1999-03-24 |
Family
ID=13676229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4078952A Expired - Lifetime JP2874437B2 (en) | 1992-02-29 | 1992-02-29 | Image processing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2874437B2 (en) |
-
1992
- 1992-02-29 JP JP4078952A patent/JP2874437B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05244394A (en) | 1993-09-21 |
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