JPS61167275A - Left margin setting circuit - Google Patents
Left margin setting circuitInfo
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- JPS61167275A JPS61167275A JP60007979A JP797985A JPS61167275A JP S61167275 A JPS61167275 A JP S61167275A JP 60007979 A JP60007979 A JP 60007979A JP 797985 A JP797985 A JP 797985A JP S61167275 A JPS61167275 A JP S61167275A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は出力装置に用いられる出力用紙の左マージン設
定回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a left margin setting circuit for output paper used in an output device.
従来の技術
近年、出力装置はレーザー・プリンタに見られるように
高速化および高分解能化が進み、プリント領域指定のた
めの各定数(例えば左マージン)の設定値も最小ドツト
径の精度が求められる。Conventional technology In recent years, output devices have become faster and have higher resolution, as seen in laser printers, and the settings for each constant (for example, the left margin) for specifying the print area are required to be accurate to the minimum dot diameter. .
以下従来の左マージン設定回路について説明する。第4
図は従来の左マージン設定回路のブロック図である。こ
こで、(11)は各ラインの開始を示す水平同期信号を
検出して力内ンタプリセット信号P RE S E T
/を出力する水平同期信号検出回路、(12)は左マ
ージン設定用カウンタ、(13)はパラレルデータをシ
リアルデータに変換するパラレル−シリアル変換用シフ
1−レジスタである。また、LSYNは各ラインの開示
を示す水平同期信号、VCLKは水平同期信号検出回路
(12)およびパラレル−シリアル変換用シフトレジス
タ(13)を駆動するクロック、LOAD/はパラレル
−シリアル変換用シフトレジスタ(13)にパラレルデ
ータをロードするロード信号、WVD○はプリントアウ
トされるシリアルデータである。ここで、信号名の最後
尾に「/」がつくものは負論理で、つかないものは正論
理である。第5図は第4図の回路のタイミングチャート
であり、各信号のタイミングを示しである。ここで、第
5図のAは第4図のA点における左マージン設定用カウ
ンタ(12)の出力波形である。A conventional left margin setting circuit will be described below. Fourth
The figure is a block diagram of a conventional left margin setting circuit. Here, (11) detects the horizontal synchronization signal indicating the start of each line and outputs the internal preset signal PRESET.
(12) is a left margin setting counter, and (13) is a shift 1 register for parallel-to-serial conversion that converts parallel data into serial data. Further, LSYN is a horizontal synchronization signal indicating the opening of each line, VCLK is a clock that drives the horizontal synchronization signal detection circuit (12) and a shift register for parallel-to-serial conversion (13), and LOAD/ is a shift register for parallel-to-serial conversion. A load signal (13) for loading parallel data and WVD◯ are serial data to be printed out. Here, signals with a slash at the end of the signal name are negative logic, and signals without a slash are positive logic. FIG. 5 is a timing chart of the circuit of FIG. 4, showing the timing of each signal. Here, A in FIG. 5 is the output waveform of the left margin setting counter (12) at point A in FIG.
このように構成された従来の左マージン設定回路につい
て以下説明する。各ラインの開始を知らせるL S Y
N信号が来ると、第5図に示すように、T、 S Y
N信号アクティブ直後のVCLKの立ち上がり点aで
PRESET/が出力され、左マージン設定用カウンタ
(12)に初期値がロードされ、その後のVCLKの立
ち上がりで減算され、第5図の点しで0カウントとなり
、A信号がHIGHとなり、シリアルデータWVD○が
出力される。A conventional left margin setting circuit configured in this manner will be described below. L S Y that signals the start of each line
When the N signal comes, as shown in Figure 5, T, S Y
PRESET/ is output at the rising point a of VCLK immediately after the N signal becomes active, and the initial value is loaded into the left margin setting counter (12), which is subtracted at the subsequent rising edge of VCLK, and the count reaches 0 at the dot in Figure 5. Then, the A signal becomes HIGH, and the serial data WVD○ is output.
発明が解決しようとする問題点
しかしながら上記のような従来の左マージン設定回路は
、LOAD/信号の周期が16V CL Kであるので
、左マージン設定用カウンタ(12)の設定値により、
LOAD/信号とA信号との位相が第5図のCで示すよ
うに16V CL Kの中で動き、A信号がd点または
e点でHIGHになる以外は、シフトレジスタ(13)
にロードした16ビツトのパラレル・データの途中から
シリアル・データとして出力し始める。これをさけるに
は、左マージン設定カウンタ値を第5図のd点またはe
点でA信号が立ち上がるように設定しなければならない
。しかし、そうすると最小出力単位(最小ドツト径)×
16のバウンダリでしか設定できず、左マージンの分解
能も最小ドツト径X16となってしまい、最小ドツト径
の分解能にはならないという欠点があった。Problems to be Solved by the Invention However, in the conventional left margin setting circuit as described above, since the cycle of the LOAD/signal is 16V CL K, the setting value of the left margin setting counter (12)
Shift register (13) except that the phases of the LOAD/ signal and the A signal move within 16V CL K as shown at C in Figure 5, and the A signal becomes HIGH at point d or point e.
Output as serial data starts from the middle of the 16-bit parallel data loaded into the memory. To avoid this, set the left margin setting counter value to point d or e in Figure 5.
The setting must be made so that the A signal rises at the point. However, if you do that, the minimum output unit (minimum dot diameter) ×
This method has the disadvantage that only 16 boundaries can be set, and the resolution of the left margin is also the minimum dot diameter x 16, which is not the resolution of the minimum dot diameter.
本発明は上記の従来の欠点を解消するもので、左マージ
ンの設定を最小ドツト径の分解能にまで上げることので
きる左マージン設定回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention solves the above-mentioned conventional drawbacks, and aims to provide a left margin setting circuit that can increase the left margin setting to the resolution of the minimum dot diameter.
問題点を解決するための手段
本発明は、この問題点を解決するために、各ラインの開
始を示す水平同期信号を検出する水平同期信号検出回路
と、前記検出回路出力により初期値をプリセットされ、
その後カウントダウンする左マージン設定用カウンタと
、パラレルデータをシリアルデータに変換するシフトレ
ジスタと、前記シフトレジスタにパラレルデータをロー
ドするロード信号を発生するロードパルス発生口・路と
、前記ロードパルス発生回路の動作を一時的に停止させ
るストップ信号を発生するウェイトタイミング発生回路
とを備えた構成にしたものである。Means for Solving the Problem In order to solve this problem, the present invention includes a horizontal synchronization signal detection circuit that detects a horizontal synchronization signal indicating the start of each line, and an initial value that is preset by the output of the detection circuit. ,
A left margin setting counter that then counts down, a shift register that converts parallel data to serial data, a load pulse generation port/path that generates a load signal to load parallel data into the shift register, and a load pulse generation circuit. This configuration includes a wait timing generation circuit that generates a stop signal to temporarily stop the operation.
作用
左マージン設定用カウンタの出力A信号がアクティブ(
I(IGH)になる時点の前の例えば17VCLK以内
に発生するロード信号のアクティブモード(立ち上がり
)に同期するストップ信号によりロードパルス発生回路
の動作を一時停止させ、それによりロード信号をアクテ
ィブ(立ち下がり状態)に保ってシフトレジスタをロー
ド状態にしておき、A信号がアクティブ(HIGH)に
1vCLK前に前記ストップ信号を解除し、その後のロ
ード信号の立ち上がりでシフトレジスタをシフトモード
に設定する。これにより、左マージン設定用カウンタに
任意の値をセットしても、A信号HIGHすなわち左マ
ージン設定用カウンタがOカウントになると、それに同
期してパラレルデータの先頭よりシリアルデータのWV
DOを出力する。また、ロード信号は、この時点より1
6V CLK後に再びアクティブになるモードになるの
で、左マージン設定を最小ドツト径の分解能で設定でき
る。The output A signal of the counter for setting the left margin is active (
The operation of the load pulse generation circuit is temporarily stopped by a stop signal that is synchronized with the active mode (rising edge) of the load signal that occurs within, for example, 17 VCLK before it becomes I (IGH), thereby making the load signal active (falling edge). state), the shift register is kept in the load state, the stop signal is released 1 vCLK before the A signal becomes active (HIGH), and the shift register is set to shift mode at the subsequent rise of the load signal. As a result, even if an arbitrary value is set in the left margin setting counter, when the A signal is HIGH, that is, the left margin setting counter reaches O count, the WV of the serial data is synchronized from the beginning of the parallel data.
Output DO. Also, the load signal is 1 from this point on.
Since the mode becomes active again after 6V CLK, the left margin setting can be set with the resolution of the minimum dot diameter.
実施例
以下本発明の一実施例を図面に基づいて説明する。第1
図は本発明の一実施例における左マージン設定回路のブ
ロック図を示す。第1図において、(21)は各ライン
の開始を知らせる水平同期信号の検出回路で、左マージ
ン設定用カウンタ(22)の初期値をプリセットするP
RESET/信号を発生する。(25)はパラレルデー
タをシリアルデータに変換するパラレル−シリアル変換
用シフトレジスタである。(24)はシフトレジスタ(
25)にパラレルデータをロードするためのLOAD/
信号を発生するロードパルス発生回路である。(23)
はロードパルス発生回路(24)の回路の動作を一時停
止させるC0UNT −5TOP/信号を出力するウェ
イトタイミング発生回路である。LSYN信号は水平同
期信号、VCLKは(22) (23) (24) (
25)の回路を駆動するクロック、WVDOはプリント
アウトされるシリアルデータである。EXAMPLE An example of the present invention will be described below based on the drawings. 1st
The figure shows a block diagram of a left margin setting circuit in one embodiment of the present invention. In Figure 1, (21) is a detection circuit for the horizontal synchronizing signal that signals the start of each line, and P is used to preset the initial value of the left margin setting counter (22).
Generates RESET/signal. (25) is a shift register for parallel-to-serial conversion that converts parallel data into serial data. (24) is a shift register (
25) LOAD/ for loading parallel data to
This is a load pulse generation circuit that generates a signal. (23)
is a wait timing generation circuit that outputs a C0UNT-5TOP/ signal that temporarily stops the operation of the load pulse generation circuit (24). The LSYN signal is the horizontal synchronization signal, and the VCLK is (22) (23) (24) (
The clock that drives the circuit 25), WVDO, is serial data that is printed out.
第2図は第1図の回路の動作時のタイミングチャートの
一例を示し、A信号は第1図のA点の波形である。この
ように構成された本実施例の左マージン設定回路の動作
について以下説明する。FIG. 2 shows an example of a timing chart during operation of the circuit shown in FIG. 1, and the A signal has a waveform at point A in FIG. The operation of the left margin setting circuit of this embodiment configured in this manner will be described below.
各ラインの開始を知らせるLSYN信号が来ると、その
直後のVCLKの立ち上がりに同期して左マージン設定
用カウンタ(22)に初期値をプリセットするのは従来
例と同様である。その後、左マージン設定用カウンタ(
22)はVCLKの立ち上がりでカウントダウンして行
き、第2図のa点でA信号をHIGHにする。一方、ウ
ェイトタイミング発生回路(23)は第2図のC区間に
くるLOAD/信号の立ち下がり(e点)に同期して、
ロードパルス発生回路(24)の動作を一時停止するC
0UNT−8TOP/信号をアクティブし、a点の1V
CLK前のb点まで保持する。その結果ロードパルス発
生回路(24)はe点のVCLKからb点のVCLKま
で動作を停止し、d点のVCLKより再び動作を始める
ので、LOAD/信号はe点よりf点までアクティブと
なる。また、シフトレジスタ(25)はL OA D
/信号がe点よりf点までLOWなので、その間パラレ
ルぞ一夕をロードする状態を保持し、d点のVCLKの
立ち」二かりに同期してLOAD/信号がHIGli(
1点)になり、かつA信号がHIGH(a点)になるこ
とに連動してシリアルデータWVDOを転送し始める。As in the conventional example, when the LSYN signal indicating the start of each line arrives, the left margin setting counter (22) is preset to an initial value in synchronization with the rising edge of VCLK immediately thereafter. After that, the counter for setting the left margin (
22) counts down at the rising edge of VCLK, and sets the A signal to HIGH at point a in FIG. On the other hand, the wait timing generation circuit (23) synchronizes with the falling edge of the LOAD/signal (point e) in section C in FIG.
C to temporarily stop the operation of the load pulse generation circuit (24)
Activate 0UNT-8TOP/signal, 1V at point a
Hold until point b before CLK. As a result, the load pulse generating circuit (24) stops operating from VCLK at point e to VCLK at point b, and starts operating again from VCLK at point d, so that the LOAD/ signal becomes active from point e to point f. In addition, the shift register (25) is
Since the / signal is LOW from point e to point f, during that time the parallel load state is maintained, and the LOAD/ signal goes high in synchronization with the rise of VCLK at point d.
1 point) and the A signal becomes HIGH (point a), the serial data WVDO starts to be transferred.
ここでLoAD/信号は16VCLK周期なノテ、第2
図のCの区間中にかならずアクティブになるが、LOA
D/信号をその時点よりf点まで、上記説明によるよう
にC0UNT−5TOP/信号により引き延ばすと、左
マージン設定回路に任意の値を設定しても(つまり、第
2図のCの区間のどの位置でLOAD/信号がアクティ
ブになっても)、a点でHIGHになる時点(d点のV
CLKの立ち上がりに同期して)で、シフトレジスタ(
15)はロードしたパラレルデータの先頭からシリアル
データを転送し、また、LOAD/信号の位相も揃うの
で、左マージンは最小ドツト径の精度で設定される。Here, the LoAD/signal has a 16VCLK cycle, and the second
It is always active during section C in the diagram, but LOA
If the D/ signal is extended from that point to point f by the C0UNT-5TOP/ signal as explained above, no matter what value is set in the left margin setting circuit (that is, any value in the section C in Figure 2) Even if the LOAD/signal becomes active at point a), the time when it becomes HIGH at point a (the V
synchronized with the rising edge of CLK), the shift register (
15) transfers serial data from the beginning of the loaded parallel data, and the phases of the LOAD/signals are also aligned, so the left margin is set with the accuracy of the minimum dot diameter.
第3図は本左マージン設定回路がレーザー・プリンタ・
コントローラ中に位置付けされたところを示す。(1)
はレーザー・プリンタ、(2)はレーザー・プリンタ・
コントローラ、(3)はレーザー・プリンタ・インター
フェース部、(4)は左マージン設定回路、(5)は8
80部、(6)はバス調停回路である。Figure 3 shows how this left margin setting circuit works for laser printers and printers.
Shown positioned in the controller. (1)
is a laser printer; (2) is a laser printer;
controller, (3) is the laser printer interface section, (4) is the left margin setting circuit, (5) is 8
Part 80 (6) is a bus arbitration circuit.
発明の効果
以上本発明は、水平同期信号検出回路と、左マージン設
定用カウンタと、ロードパルス発生回路と、その回路を
一時停止させるウェイトタイミング発生回路と、パラレ
ル・データをシリアルデータに変換するシフトレジスタ
よりなる左マージン設定回路であるので、ウェイトタイ
ミング発生回路により、左マージン設定用カウンタに任
意の値を設定しても、このカウンタがOカウントに達し
た時に、それに同期してロードパルス発生回路を同じ位
相で動作を開始させ、シフl−レジスタにロードした1
6ビツトのパラレルデータの先頭より、これをシリアル
・データとして転送することが実現でき、左マージンを
最小ドツト径の精度で設定できるものである。Effects of the Invention The present invention comprises a horizontal synchronization signal detection circuit, a left margin setting counter, a load pulse generation circuit, a wait timing generation circuit for temporarily stopping the circuit, and a shift circuit for converting parallel data into serial data. Since the left margin setting circuit consists of a register, even if an arbitrary value is set in the left margin setting counter by the wait timing generation circuit, when this counter reaches O count, the load pulse generation circuit is activated in synchronization with it. started operating in the same phase and loaded into the shift l register.
It is possible to transfer 6-bit parallel data as serial data from the beginning, and the left margin can be set with the precision of the minimum dot diameter.
第1図は本発明の一実施例を示す左マージン設定回路の
ブロック図、第2図はその各部の信号タイミング図、第
3同は本左マージン設定回路のレーザー・プリンタ・コ
ントローラ中の位置付けを示す図、第4図は従来の左マ
ージン設定回路のブロック図、第5図はその各部の信号
タイミング図である。
(21)・・・水平同期信号検出回路、(22)・・・
左マージン設定用カウンタ、(23)・・・ウェイトタ
イミング発生回路、(24)・・・ロードパルス発生回
路、(25)・・・パラレル−シリアル変換用シフトレ
ジスタ、 (LSYN)・・・水平向$01信号、(V
CLK)・・・駆動クロック、(P RE S l’:
T 7”)・・カウンタプリセット信号、(COUN
T −5TOP/)・・・一時停止信号、(LOAD/
)・・・ロード信号、(WVDO)・・・プリントアウ
トのシリアルデータFig. 1 is a block diagram of a left margin setting circuit showing an embodiment of the present invention, Fig. 2 is a signal timing diagram of each part thereof, and Fig. 3 shows the positioning of this left margin setting circuit in a laser printer controller. 4 is a block diagram of a conventional left margin setting circuit, and FIG. 5 is a signal timing diagram of each part thereof. (21)...Horizontal synchronization signal detection circuit, (22)...
Left margin setting counter, (23)...Wait timing generation circuit, (24)...Load pulse generation circuit, (25)...Shift register for parallel-serial conversion, (LSYN)...Horizontal direction $01 signal, (V
CLK)...Drive clock, (PRE S l':
T 7”) Counter preset signal, (COUN
T-5TOP/)...temporary stop signal, (LOAD/
)...Load signal, (WVDO)...Printout serial data
Claims (1)
同期信号検出回路と、前記検出回路出力により初期値を
プリセットされ、その後カウントダウンする左マージン
設定用カウンタと、パラレルデータをシリアルデータに
変換するシフトレジスタと、前記シフトレジスタにパラ
レルデータをロードするロード信号を発生するロードパ
ルス発生回路と、前記ロードパルス発生回路の動作を一
時的に停止させるストップ信号を発生するウェイトタイ
ミング発生回路とを備えた左マージン設定回路。1. A horizontal synchronization signal detection circuit that detects a horizontal synchronization signal indicating the start of each line, a left margin setting counter whose initial value is preset by the output of the detection circuit and then counts down, and which converts parallel data into serial data. A shift register, a load pulse generation circuit that generates a load signal for loading parallel data into the shift register, and a wait timing generation circuit that generates a stop signal that temporarily stops the operation of the load pulse generation circuit. Left margin setting circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60007979A JPH0810897B2 (en) | 1985-01-18 | 1985-01-18 | Margin setting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60007979A JPH0810897B2 (en) | 1985-01-18 | 1985-01-18 | Margin setting circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61167275A true JPS61167275A (en) | 1986-07-28 |
JPH0810897B2 JPH0810897B2 (en) | 1996-01-31 |
Family
ID=11680563
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60007979A Expired - Lifetime JPH0810897B2 (en) | 1985-01-18 | 1985-01-18 | Margin setting circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0810897B2 (en) |
Citations (6)
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1985
- 1985-01-18 JP JP60007979A patent/JPH0810897B2/en not_active Expired - Lifetime
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Also Published As
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JPH0810897B2 (en) | 1996-01-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |