JPH0783267B2 - ２進信号をこれに比例する直流信号に変換する装置 - Google Patents
２進信号をこれに比例する直流信号に変換する装置Info
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- JPH0783267B2 JPH0783267B2 JP2266592A JP26659290A JPH0783267B2 JP H0783267 B2 JPH0783267 B2 JP H0783267B2 JP 2266592 A JP2266592 A JP 2266592A JP 26659290 A JP26659290 A JP 26659290A JP H0783267 B2 JPH0783267 B2 JP H0783267B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はｍ＋ｋビットの２進信号により表される電気入
力信号をこれに比例する直流信号に変換する装置に関す
る。
力信号をこれに比例する直流信号に変換する装置に関す
る。
従来の技術 この形式の装置においては、電気的入力信号に比例する
電気的直流信号への電気的入力信号の変換精度は、デジ
タルパルス幅変調の分解能に相応する精度に制限されて
いる。
電気的直流信号への電気的入力信号の変換精度は、デジ
タルパルス幅変調の分解能に相応する精度に制限されて
いる。
例えば市販の8bitパルス幅変調器を使用すると、入力量
の値領域全体は28＝256個の量子化値にしか変換され
ず、これに相応して直流信号は、これに比例する256の
値のうちのそれぞれ１つの値しかとることができない。
零とは異なる量子化誤差に相応する入力量の中間値は、
直流信号におけるこの中間値に最も近くかつこの中間値
より低い値により表される。これにより得られる変換精
度は多数の用途に不十分である。
の値領域全体は28＝256個の量子化値にしか変換され
ず、これに相応して直流信号は、これに比例する256の
値のうちのそれぞれ１つの値しかとることができない。
零とは異なる量子化誤差に相応する入力量の中間値は、
直流信号におけるこの中間値に最も近くかつこの中間値
より低い値により表される。これにより得られる変換精
度は多数の用途に不十分である。
発明が解決しようとする課題 本発明の課題は、制限された分解能のデジタルパルス幅
変調による変換原理を維持して、しかも高い精度の冒頭
に記載の形式の装置を提供することにある。
変調による変換原理を維持して、しかも高い精度の冒頭
に記載の形式の装置を提供することにある。
課題を解決するための手段 上記課題は本発明により、ｍビットの第１のパルス幅変
調器と、加算器と、ｍビットの第２のパルス幅変調器
と、切換装置と、平均化回路とが設けられており、前記
第１のパルス幅変調器は、ｍビットの上位桁値を受信
し、第１のパルス列を出力し、該第１のパルス列のパル
スは、ｍビットの上位桁値により表される２進数に比例
するパルス幅を有し、前記加算器は、ｍビットの上位桁
値により表される２進数と、ｋビットの下位桁値により
表される２進数を所定の係数と乗算することにより得ら
れた２進数との和を形成し、当該和を表すｍビットの２
進信号を出力し、前記第２のパルス幅変調器は、加算器
から出力されｍビットの２進信号を受信し、第２のパル
ス列を出力し、該第２のパルス列のパルスは、加算器に
より形成された和に比例するパルス幅を有し、前記切換
装置は、前記２つのパルス列を受信し、当該２つのパル
ス列を交互に出力側に切り換えて第３のパルス列を出力
し、前記切り換えは、第３のパルス列における第２のパ
ルス列の全パルス数に対する割合が前記所定の係数の逆
数と等しくなるように行い、前記平均化回路は、前記第
３のパルス列を切換装置の出力側から受信し、当該第３
のパルス列の直流電流平均値または直流電圧平均値を出
力するように構成して解決される。
調器と、加算器と、ｍビットの第２のパルス幅変調器
と、切換装置と、平均化回路とが設けられており、前記
第１のパルス幅変調器は、ｍビットの上位桁値を受信
し、第１のパルス列を出力し、該第１のパルス列のパル
スは、ｍビットの上位桁値により表される２進数に比例
するパルス幅を有し、前記加算器は、ｍビットの上位桁
値により表される２進数と、ｋビットの下位桁値により
表される２進数を所定の係数と乗算することにより得ら
れた２進数との和を形成し、当該和を表すｍビットの２
進信号を出力し、前記第２のパルス幅変調器は、加算器
から出力されｍビットの２進信号を受信し、第２のパル
ス列を出力し、該第２のパルス列のパルスは、加算器に
より形成された和に比例するパルス幅を有し、前記切換
装置は、前記２つのパルス列を受信し、当該２つのパル
ス列を交互に出力側に切り換えて第３のパルス列を出力
し、前記切り換えは、第３のパルス列における第２のパ
ルス列の全パルス数に対する割合が前記所定の係数の逆
数と等しくなるように行い、前記平均化回路は、前記第
３のパルス列を切換装置の出力側から受信し、当該第３
のパルス列の直流電流平均値または直流電圧平均値を出
力するように構成して解決される。
発明の効果 本発明により得られる精度の上昇は、第１のパルス幅変
調において考慮されなかった量子化誤差を、前もって決
められている係数との乗算により、制限された分解能に
よりパルス幅変調のために検出することができる値に
し、次いでこの高められた値の平均値をパルス選択によ
り、係数に相応する数のパルス周期に分配し、このよう
にして各パルス周期に、実際の量子化誤差に相応する成
分を割当てることにより得られる。精度上昇は、乗算さ
れた量子化誤差を表す分解能に相応する。例えば量子化
誤差が3bitの分解能により表される場合には23＝８だけ
精度が高まり、２つの8bitパルス幅変調器により得られ
る変換は、11bitパルス幅変調器により得られる変換と
等価である。
調において考慮されなかった量子化誤差を、前もって決
められている係数との乗算により、制限された分解能に
よりパルス幅変調のために検出することができる値に
し、次いでこの高められた値の平均値をパルス選択によ
り、係数に相応する数のパルス周期に分配し、このよう
にして各パルス周期に、実際の量子化誤差に相応する成
分を割当てることにより得られる。精度上昇は、乗算さ
れた量子化誤差を表す分解能に相応する。例えば量子化
誤差が3bitの分解能により表される場合には23＝８だけ
精度が高まり、２つの8bitパルス幅変調器により得られ
る変換は、11bitパルス幅変調器により得られる変換と
等価である。
実施例 第１図は、入力量Ｅに比例する直流信号により形成され
ているアナログ出力信号Ａに入力量Ｅを変換する、本発
明で使用される原理を略示している。本明細書では“直
流信号”とは直流電流又は直流電圧のことである。入力
量Ｅは変調信号としてパルス幅変調器10に供給され、パ
ルス幅変調器10は出力側からパルス列Ｉを送出し、パル
ス列Ｉのパルスは一定の周期で順次に続き、入力量Ｅの
値に比例する持続時間即ち幅を有する。従ってパルスの
衝撃係数即ちパルス幅対周期持続時間の比も入力量Ｅの
値に比例する。パルス列Ｉの繰返し周波数は例えば、ク
ロック信号発生器12から供給されるクロック信号により
決まる。パルス幅変調されたパルス列Ｉは平均化回路14
に供給され、平均化回路14は出力側から、パルス幅変調
されたパルスの直流電流平均値または直流電圧平均値に
相応する信号を送出する。以下、直流電流平均値と直流
電圧平均値を直流信号平均値と総称する。平均化回路14
は例えば低域フィルタにより構成することもできる。平
均化回路14から得られる直流信号平均値は、パルス幅変
調されたパルス列Ｉの衝撃係数に比例し、この衝撃係数
は入力量Ｅの値に比例するので直流信号も入力量の値に
比例する。従って直流信号平均値は所望の出力信号Ａで
ある。
ているアナログ出力信号Ａに入力量Ｅを変換する、本発
明で使用される原理を略示している。本明細書では“直
流信号”とは直流電流又は直流電圧のことである。入力
量Ｅは変調信号としてパルス幅変調器10に供給され、パ
ルス幅変調器10は出力側からパルス列Ｉを送出し、パル
ス列Ｉのパルスは一定の周期で順次に続き、入力量Ｅの
値に比例する持続時間即ち幅を有する。従ってパルスの
衝撃係数即ちパルス幅対周期持続時間の比も入力量Ｅの
値に比例する。パルス列Ｉの繰返し周波数は例えば、ク
ロック信号発生器12から供給されるクロック信号により
決まる。パルス幅変調されたパルス列Ｉは平均化回路14
に供給され、平均化回路14は出力側から、パルス幅変調
されたパルスの直流電流平均値または直流電圧平均値に
相応する信号を送出する。以下、直流電流平均値と直流
電圧平均値を直流信号平均値と総称する。平均化回路14
は例えば低域フィルタにより構成することもできる。平
均化回路14から得られる直流信号平均値は、パルス幅変
調されたパルス列Ｉの衝撃係数に比例し、この衝撃係数
は入力量Ｅの値に比例するので直流信号も入力量の値に
比例する。従って直流信号平均値は所望の出力信号Ａで
ある。
入力量Ｅが、これに比例する直流信号Ａに変換される際
の変換の精度はパルス幅変調器10の分解能に依存する。
このために例えば8bitの比較的低い分解能を有する市販
のデジタルパルス幅変調器を使用すると、パルス幅変調
されたパルス列Ｉのパルス幅はパルス周期全域にわたり
28＝256段でしか変化することができず、従って直流信
号平均値は256の異なる値しかとることができない。
の変換の精度はパルス幅変調器10の分解能に依存する。
このために例えば8bitの比較的低い分解能を有する市販
のデジタルパルス幅変調器を使用すると、パルス幅変調
されたパルス列Ｉのパルス幅はパルス周期全域にわたり
28＝256段でしか変化することができず、従って直流信
号平均値は256の異なる値しかとることができない。
入力信号Ｅの中間値は、出力信号Ａにおけるそれぞれ次
に低い段により表される。これにより得られる変換精度
は多数の用途において不十分である。
に低い段により表される。これにより得られる変換精度
は多数の用途において不十分である。
第２図は、制限される分解能により行われるパルス幅変
調の原理を保持しながら大幅に高い分解能で変換を行う
変換回路である。
調の原理を保持しながら大幅に高い分解能で変換を行う
変換回路である。
第２図では、入力量Ｅがアナログ量と仮定されている。
アナログ量Ｅは、11bitの比較的高い分解能を有するア
ナログ／デジタル変換器20に供給される。アナログ／デ
ジタル変換器20はアナログ量Ｅの値領域全体を211＝204
8の値に変換することができ、これらの値はそれぞれア
ナログ量Ｅにおける１つの量子化段に相応する。アナロ
グ／デジタル変換器20は11の出力側に、アナログ量の量
子化された値を２進数として表す11桁の２進符号群を送
出する。図中、アナログ／デジタル変換器20の最下位の
出力側は、２進数の最下位の桁に割当てられ、最上位の
出力側は最上位の桁に割当てられている。
アナログ量Ｅは、11bitの比較的高い分解能を有するア
ナログ／デジタル変換器20に供給される。アナログ／デ
ジタル変換器20はアナログ量Ｅの値領域全体を211＝204
8の値に変換することができ、これらの値はそれぞれア
ナログ量Ｅにおける１つの量子化段に相応する。アナロ
グ／デジタル変換器20は11の出力側に、アナログ量の量
子化された値を２進数として表す11桁の２進符号群を送
出する。図中、アナログ／デジタル変換器20の最下位の
出力側は、２進数の最下位の桁に割当てられ、最上位の
出力側は最上位の桁に割当てられている。
上位８桁の８つの出力側は８段レジスタ22の入力側と接
続されており、従ってレジスタ22には、アナログ／デジ
タル変換器20から供給される２進符号群の上位８つの桁
の２進符号から成る２進符号群が入力される。レジスタ
22に供給される２進符号群は８桁の２進値を形成し、そ
の数値は、アナログ／デジタル変換器20から供給される
11桁の２進数を23＝８により除算して剰余を無視して得
られる数値である。例えば、アナログ／デジタル変換器
20から供給される11桁の２進数が10進数値717を有する
とすると、レジスタ22にある８桁の２進数の２進数値
は、除算 717:8＝89.625 の商の整数部分、即ち剰余0.625を無視して得られる10
進数数値89に相応する。これは、相応する２進数に関す
る次の関係 A/D変換器20:01011001101 ＝717 レジスタ22:01011001 ＝89 から直接に得られる。考慮されなかった剰余は、レジス
タ22に接続されていない、アナログ／デジタル変換器20
における下位３桁に対応する出力側から取出される２進
符号から得られる。
続されており、従ってレジスタ22には、アナログ／デジ
タル変換器20から供給される２進符号群の上位８つの桁
の２進符号から成る２進符号群が入力される。レジスタ
22に供給される２進符号群は８桁の２進値を形成し、そ
の数値は、アナログ／デジタル変換器20から供給される
11桁の２進数を23＝８により除算して剰余を無視して得
られる数値である。例えば、アナログ／デジタル変換器
20から供給される11桁の２進数が10進数値717を有する
とすると、レジスタ22にある８桁の２進数の２進数値
は、除算 717:8＝89.625 の商の整数部分、即ち剰余0.625を無視して得られる10
進数数値89に相応する。これは、相応する２進数に関す
る次の関係 A/D変換器20:01011001101 ＝717 レジスタ22:01011001 ＝89 から直接に得られる。考慮されなかった剰余は、レジス
タ22に接続されていない、アナログ／デジタル変換器20
における下位３桁に対応する出力側から取出される２進
符号から得られる。
従ってレジスタ22にはアナログ量の値領域全体を88＝25
6のデジタル値でしか表すことができず、これらのデジ
タル値はそれぞれ、8bitの制限されている分解能を有す
る１つの量子化値に相応し、その都度にレジスタ22にあ
るデジタル値は、量子化誤差を無視するとこれらの256
量子化値のうちの１つに相応する。
6のデジタル値でしか表すことができず、これらのデジ
タル値はそれぞれ、8bitの制限されている分解能を有す
る１つの量子化値に相応し、その都度にレジスタ22にあ
るデジタル値は、量子化誤差を無視するとこれらの256
量子化値のうちの１つに相応する。
レジスタ22の出力側はデジタルパルス幅変調器24の変調
信号入力側と接続されており、デジタルパルス幅変調器
24はレジスタ22と同様に8bitの分解能を有する。パルス
幅変調器24は第１図のパルス幅変調器10に相応し、出力
側から、パルス変調されたパルス列I1を送出し、パルス
列I1のパルス周期は、クロック信号発生器26から供給さ
れるクロック信号により決まり、パルス列I1のパルス
は、レジスタ22のデジタル値に比例する幅を有する。パ
ルス幅変調器24の出力側はゲート回路28の信号入力側と
接続されており、ゲート回路28の制御入力側は、クロッ
ク信号発生器26により同期される制御回路30の出力側と
接続されており、従ってゲート回路28は、制御回路30か
ら供給される制御信号Ｓにより開かれる又は閉じられ
る。ゲート回路28の出力側はOR回路32を介して平均化回
路34と接続されており、平均化回路34は第１図の平均化
回路14に相応し、例えば低域フィルタにより構成するこ
とができる。従って、ゲート回路28が制御回路30により
開かれると、パルス幅変調されたパルス列I1が平均化回
路34に伝送される。このようにして、第２図の回路にお
けるこれまでに説明した回路部分は、第１図の前述の回
路と同様の方法で動作する。
信号入力側と接続されており、デジタルパルス幅変調器
24はレジスタ22と同様に8bitの分解能を有する。パルス
幅変調器24は第１図のパルス幅変調器10に相応し、出力
側から、パルス変調されたパルス列I1を送出し、パルス
列I1のパルス周期は、クロック信号発生器26から供給さ
れるクロック信号により決まり、パルス列I1のパルス
は、レジスタ22のデジタル値に比例する幅を有する。パ
ルス幅変調器24の出力側はゲート回路28の信号入力側と
接続されており、ゲート回路28の制御入力側は、クロッ
ク信号発生器26により同期される制御回路30の出力側と
接続されており、従ってゲート回路28は、制御回路30か
ら供給される制御信号Ｓにより開かれる又は閉じられ
る。ゲート回路28の出力側はOR回路32を介して平均化回
路34と接続されており、平均化回路34は第１図の平均化
回路14に相応し、例えば低域フィルタにより構成するこ
とができる。従って、ゲート回路28が制御回路30により
開かれると、パルス幅変調されたパルス列I1が平均化回
路34に伝送される。このようにして、第２図の回路にお
けるこれまでに説明した回路部分は、第１図の前述の回
路と同様の方法で動作する。
第２図の回路における残りの回路部分は、アナログ入力
量Ｅが、出力側から送出される直流信号Ａに変換される
際の変換精度を高めるのに用いられる。このたに第２の
８段レジスタ36が設けられており、レジスタ36における
下位３桁に対応する入力側は、アナログ／デジタル変換
器20の出力側と接続され、これに対してレジスタ36にお
ける残りの入力側は接続されていない。従ってレジスタ
36には８桁の２進数が存在し、この２進数の最初の５桁
は値“0"を有し、最後の３桁は、アナログ／デジタル変
換器20から出力される11桁の２進数の最後の３桁の２進
数が位置する。
量Ｅが、出力側から送出される直流信号Ａに変換される
際の変換精度を高めるのに用いられる。このたに第２の
８段レジスタ36が設けられており、レジスタ36における
下位３桁に対応する入力側は、アナログ／デジタル変換
器20の出力側と接続され、これに対してレジスタ36にお
ける残りの入力側は接続されていない。従ってレジスタ
36には８桁の２進数が存在し、この２進数の最初の５桁
は値“0"を有し、最後の３桁は、アナログ／デジタル変
換器20から出力される11桁の２進数の最後の３桁の２進
数が位置する。
レジスタ36の出力側は、加算器38における対応する１群
の入力側と接続され、加算器38の第２の１群の入力側は
レジスタ22の出力側と接続されている。加算器38は、レ
ジスタ22と36に存在する２つの８桁の２進数の和を形成
し、この和に相応する８桁の２進数をその出力側から送
出する。
の入力側と接続され、加算器38の第２の１群の入力側は
レジスタ22の出力側と接続されている。加算器38は、レ
ジスタ22と36に存在する２つの８桁の２進数の和を形成
し、この和に相応する８桁の２進数をその出力側から送
出する。
加算器38の出力側はデジタルパルス幅変調器40の変調信
号入力側と接続され、パルス幅変調器40は、パルス幅変
調器24と同一の形式である、即ち8bitの同一に制限され
た分解能を有する。パルス幅変調器40は同様に、クロッ
ク信号発生器26から供給されるクロック信号を受取り、
出力側から、パルス変調されたパルス列I2を送出し、パ
ルス列I2のパルスは、クロック信号発生器26により決ま
る、パルス列I1のパルスと同一の一定の周期を有し、パ
ルス列I2の幅は、加算器38から送出される２進数の値に
比例する。パルス幅変調器40の出力側はゲート回路42の
信号入力側と接続され、ゲート回路42はその制御入力側
を介して、制御回路30から供給される制御信号Ｓをイン
バータ44を介して受取り、従ってゲート回路42はゲート
回路28とは逆に開かれかつ逆に閉じられる。ゲート回路
28の出力側はOR回路32を介して平均化回路34と接続され
ている。
号入力側と接続され、パルス幅変調器40は、パルス幅変
調器24と同一の形式である、即ち8bitの同一に制限され
た分解能を有する。パルス幅変調器40は同様に、クロッ
ク信号発生器26から供給されるクロック信号を受取り、
出力側から、パルス変調されたパルス列I2を送出し、パ
ルス列I2のパルスは、クロック信号発生器26により決ま
る、パルス列I1のパルスと同一の一定の周期を有し、パ
ルス列I2の幅は、加算器38から送出される２進数の値に
比例する。パルス幅変調器40の出力側はゲート回路42の
信号入力側と接続され、ゲート回路42はその制御入力側
を介して、制御回路30から供給される制御信号Ｓをイン
バータ44を介して受取り、従ってゲート回路42はゲート
回路28とは逆に開かれかつ逆に閉じられる。ゲート回路
28の出力側はOR回路32を介して平均化回路34と接続され
ている。
加算器38における加算の際に、レジスタ36に存在する２
進数の最後の３桁の２進符号が加算される。従って、前
述の数値例においては加算は次のように行われる。
進数の最後の３桁の２進符号が加算される。従って、前
述の数値例においては加算は次のように行われる。
レジスタ22:01011001＝89 レジスタ36:00000101＝ ５ 加算器 38:01011110＝94 従って、レジスタ36に存在する２進数の最後の３桁は加
算のために３桁だけ、より高い桁値の方向にシフトさ
れ、これは係数23＝８との乗算に相応する。これらの３
桁は、パルス幅変調器24におけるパルス幅変調において
考慮されなかった除算剰余値に相応する。上記の数値例
においては、除算剰余値は10進値0.625を有する。この
剰余値は加算の際に10進値0.625・８＝５となる。
算のために３桁だけ、より高い桁値の方向にシフトさ
れ、これは係数23＝８との乗算に相応する。これらの３
桁は、パルス幅変調器24におけるパルス幅変調において
考慮されなかった除算剰余値に相応する。上記の数値例
においては、除算剰余値は10進値0.625を有する。この
剰余値は加算の際に10進値0.625・８＝５となる。
アナログ入力量Ｅの値を基準として、レジスタ22にある
２進数は、前に説明したように8bitに制限された分解能
を有する入力量Ｅの量子化値に相応する。但し量子化誤
差は考慮されない。量子化誤差は、入力量Ｅの値が偶然
に量子化値に正確に相応する場合にのみ零である。量子
化誤差が零ではない場合には、パルス幅変調されたパル
ス列I1のパルス幅は、量子化誤差に比例する値だけ、入
力量Ｅの正確な値に相応するパルス幅より小さい。
２進数は、前に説明したように8bitに制限された分解能
を有する入力量Ｅの量子化値に相応する。但し量子化誤
差は考慮されない。量子化誤差は、入力量Ｅの値が偶然
に量子化値に正確に相応する場合にのみ零である。量子
化誤差が零ではない場合には、パルス幅変調されたパル
ス列I1のパルス幅は、量子化誤差に比例する値だけ、入
力量Ｅの正確な値に相応するパルス幅より小さい。
これに対して、加算器38から送出される２進数は、パル
ス幅変調器24で考慮された量子化値と、係数８と乗算さ
れた量子化誤差との和に相応する。但しこの和も8bitの
分解能で表されている。従って、量子化誤差が零でない
場合には、パルス変調されたパルス列I2のパルス幅は、
入力量Ｅの正確な値に相応するパルス幅より、量子化誤
差の７倍だけ大きい。
ス幅変調器24で考慮された量子化値と、係数８と乗算さ
れた量子化誤差との和に相応する。但しこの和も8bitの
分解能で表されている。従って、量子化誤差が零でない
場合には、パルス変調されたパルス列I2のパルス幅は、
入力量Ｅの正確な値に相応するパルス幅より、量子化誤
差の７倍だけ大きい。
動作をより良く理解するために第３図のそれぞれの線図
にパルス列I1及びI2が示されている。第３図に示されて
いるその他の線図は、制御回路30から供給される制御信
号Ｓの時間変化と、OR回路32の出力側から得られる統合
パルス列IGとをそれぞれ示す。
にパルス列I1及びI2が示されている。第３図に示されて
いるその他の線図は、制御回路30から供給される制御信
号Ｓの時間変化と、OR回路32の出力側から得られる統合
パルス列IGとをそれぞれ示す。
制御信号Ｓが高い信号レベルを有する場合にはゲート回
路28は開かれており、ゲート回路42は閉じられている。
制御信号Ｓが低い信号レベルを有する場合にはゲート回
路42は開かれており、ゲート回路28は閉じられている。
路28は開かれており、ゲート回路42は閉じられている。
制御信号Ｓが低い信号レベルを有する場合にはゲート回
路42は開かれており、ゲート回路28は閉じられている。
制御回路30は、制御信号Ｓがその都度に、パルス列I1及
びI2における７つの順次に続くパルス周期に対して高い
信号レベルを有し、次いで１つのパルス周期に対して低
い信号レベルを有するように構成されている。従って、
平均化回路34に伝送された統合パルス列IGは、その都度
の８つの順次に続くパルスにおいてパルス列I1の７つの
パルスと、パルス列I2の１つのパルスを有する。
びI2における７つの順次に続くパルス周期に対して高い
信号レベルを有し、次いで１つのパルス周期に対して低
い信号レベルを有するように構成されている。従って、
平均化回路34に伝送された統合パルス列IGは、その都度
の８つの順次に続くパルスにおいてパルス列I1の７つの
パルスと、パルス列I2の１つのパルスを有する。
パルス列I2のパルスのパルス幅D2は、パルス列I1のパル
ス幅D1と、８倍の量子化誤差に相応する幅D8Rとの和に
等しい、即ち、 D2＝D1＋D8R であるので、統合パルスIGの８つの順次に続くパルスは
統合幅 ７・D1＋D2＝８・D1＋D8R を有する。これは平均パルス幅DM: DM＝（８・D1＋D8R）/8＝D1＋D8R/8 に相応する。平均化回路34により形成される直流信号平
均値はこの平均パルス幅DMに比例する。
ス幅D1と、８倍の量子化誤差に相応する幅D8Rとの和に
等しい、即ち、 D2＝D1＋D8R であるので、統合パルスIGの８つの順次に続くパルスは
統合幅 ７・D1＋D2＝８・D1＋D8R を有する。これは平均パルス幅DM: DM＝（８・D1＋D8R）/8＝D1＋D8R/8 に相応する。平均化回路34により形成される直流信号平
均値はこの平均パルス幅DMに比例する。
項D8R/8は、パルス幅における、単一の量子化誤差に比
例する成分に相応する。従って平均パルス幅は、量子化
値に比例する成分と、量子化誤差に比例する成分とから
成る。従って平均パルス幅は、量子化誤差の考慮に相応
するより高い精度を有する入力量Ｅの値に比例する。選
択された例においては3bitの分解能を有する量子化誤差
が考慮されるので、精度が係数23＝８だけ高まる。この
高められた精度は、平均化回路34により形成される直流
平均値の中に残る。
例する成分に相応する。従って平均パルス幅は、量子化
値に比例する成分と、量子化誤差に比例する成分とから
成る。従って平均パルス幅は、量子化誤差の考慮に相応
するより高い精度を有する入力量Ｅの値に比例する。選
択された例においては3bitの分解能を有する量子化誤差
が考慮されるので、精度が係数23＝８だけ高まる。この
高められた精度は、平均化回路34により形成される直流
平均値の中に残る。
従って、精度を高める前述の手段は通常の場合には、第
１のパルス列の変調に使用される量子値と、係数ｎを乗
算した量子化誤差との和が使用され、平均化に使用され
たパルス列は、それぞれｎ個の順次に続くパルスが、第
２のパルス列における１つのパルスと、第１のパルス列
における（ｎ−１）個のパルスとを有することから成
る。このようにして、第２のパルス列のパルスの中に付
加的に含まれる量子化誤差のｎ重の平均値はｎ個のパル
ス周期に分配される。
１のパルス列の変調に使用される量子値と、係数ｎを乗
算した量子化誤差との和が使用され、平均化に使用され
たパルス列は、それぞれｎ個の順次に続くパルスが、第
２のパルス列における１つのパルスと、第１のパルス列
における（ｎ−１）個のパルスとを有することから成
る。このようにして、第２のパルス列のパルスの中に付
加的に含まれる量子化誤差のｎ重の平均値はｎ個のパル
ス周期に分配される。
総合して、平均のために使用された統合パルス列におい
て、パルスの全数に対する第２のパルス列の数の比は、
量分子化誤差の乗算係数の逆数に比例しなければならな
い。
て、パルスの全数に対する第２のパルス列の数の比は、
量分子化誤差の乗算係数の逆数に比例しなければならな
い。
前述の手段により、8bit回路の使用に制限される僅かな
付加的な回路コストでもって、8bit分解能に相応する精
度を越えて、入力量に比例する直流信号へのこの入力量
の変換精度を著しく高めることができる。前述の解決方
法は、２つの8bit幅変調器を有する集積回路が市販され
ているので特に有利である。従って、第２の設けられて
いるパルス変調器を精度上昇に利用することができる。
付加的な回路コストでもって、8bit分解能に相応する精
度を越えて、入力量に比例する直流信号へのこの入力量
の変換精度を著しく高めることができる。前述の解決方
法は、２つの8bit幅変調器を有する集積回路が市販され
ているので特に有利である。従って、第２の設けられて
いるパルス変調器を精度上昇に利用することができる。
前述の説明において例として仮定されたように入力量が
アナログ信号である場合に本発明が制限されるのではな
いのは勿論である。任意の電気信号により、例えばデジ
タル信号、周波数等により入力量を表すことができる。
例えば入力量は、並列の２進符号群により表すことがで
きる場合には第２図のアナログ／デジタル変換器20は、
符号群が記憶されているレジスタにより置換することが
できるか、又は符号群が伝送される並列の伝送線をレジ
スタ22及び36の入力側と直接に接続することができる。
いずれの場合にせよ必要である回路変更は当業者には自
明である。
アナログ信号である場合に本発明が制限されるのではな
いのは勿論である。任意の電気信号により、例えばデジ
タル信号、周波数等により入力量を表すことができる。
例えば入力量は、並列の２進符号群により表すことがで
きる場合には第２図のアナログ／デジタル変換器20は、
符号群が記憶されているレジスタにより置換することが
できるか、又は符号群が伝送される並列の伝送線をレジ
スタ22及び36の入力側と直接に接続することができる。
いずれの場合にせよ必要である回路変更は当業者には自
明である。
第１図はデジタルパルス幅変調により入力信号に比例す
る直流信号へこの入力信号を変換する本発明に使用され
る変換方法の原理を示すブロック回路図、第２図は本発
明の装置の１つの実施例のブロック回路図、第３図は第
２図の装置において発生する信号の線図である。 10……パルス幅変調器、12……クロック信号発生器、14
……平均化回路、Ｅ……入力量、Ｉ……パルス列、Ａ…
…アナログ出力信号、20……アナログ／デジタル変換
器、22……レジスタ、24……パルス幅変調器、26……ク
ロック信号発生器、28……ゲート回路、32……OR回路、
34……平均化回路、36……レジスタ、38……加算器、40
……パルス幅変調器、42……ゲート回路、44……インバ
ータ、I1,I2……パルス列、IG……統合パルス、Ｓ……
制御信号。
る直流信号へこの入力信号を変換する本発明に使用され
る変換方法の原理を示すブロック回路図、第２図は本発
明の装置の１つの実施例のブロック回路図、第３図は第
２図の装置において発生する信号の線図である。 10……パルス幅変調器、12……クロック信号発生器、14
……平均化回路、Ｅ……入力量、Ｉ……パルス列、Ａ…
…アナログ出力信号、20……アナログ／デジタル変換
器、22……レジスタ、24……パルス幅変調器、26……ク
ロック信号発生器、28……ゲート回路、32……OR回路、
34……平均化回路、36……レジスタ、38……加算器、40
……パルス幅変調器、42……ゲート回路、44……インバ
ータ、I1,I2……パルス列、IG……統合パルス、Ｓ……
制御信号。
Claims (1)
- 【請求項１】ｍ＋ｋビットの２進信号により表される電
気入力信号をこれに比例する直流信号に変換する装置に
おいて、 ｍビットの第１のパルス幅変調器（24）と、加算器（3
8）と、ｍビットの第２のパルス幅変調器（40）と、切
換装置（28、30、32、42、44）と、平均化回路（34）と
が設けられており、 前記第１のパルス幅変調器（24）は、ｍビットの上位桁
値を受信し、第１のパルス列（I1）を出力し、 該第１のパルス列のパルスは、ｍビットの上位桁値によ
り表される２進数に比例するパルス幅を有し、 前記加算器（38）は、ｍビットの上位桁値により表され
る２進数と、ｋビットの下位桁値により表される２進数
を所定の係数（ｎ）と乗算することにより得られた２進
数との和を形成し、当該和を表すｍビットの２進信号を
出力し、 前記第２のパルス幅変調器（40）は、加算器（38）から
出力されｍビットの２進信号を受信し、第２のパルス列
（I2）を出力し、 該第２のパルス列のパルスは、加算器（38）により形成
された和に比例するパルス幅を有し、 前記切換装置（28、30、32、42、44）は、前記２つのパ
ルス列（I1、I2）を受信し、当該２つのパルス列を交互
に出力側に切り換えて第３のパルス列（IG）を出力し、 前記切り換えは、第３のパルス列における第２のパルス
列（I2）の全パルス数に対する割合が前記所定の係数
（ｎ）の逆数（1/n）と等しくなるように行い、 前記平均化回路（34）は、前記第３のパルス列（IG）を
切換装置（28、30、32、42、44）の出力側から受信し、
当該第３のパルス列の直流電流平均値または直流電圧平
均値を出力する ことを特徴とする、２進信号をこれに比例する直流信号
に変換する装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3933491.0 | 1989-10-06 | ||
| DE3933491A DE3933491A1 (de) | 1989-10-06 | 1989-10-06 | Anordnung zur umwandlung einer elektrischen eingangsgroesse in ein dazu proportionales elektrisches gleichsignal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03207124A JPH03207124A (ja) | 1991-09-10 |
| JPH0783267B2 true JPH0783267B2 (ja) | 1995-09-06 |
Family
ID=6391003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2266592A Expired - Lifetime JPH0783267B2 (ja) | 1989-10-06 | 1990-10-05 | ２進信号をこれに比例する直流信号に変換する装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5103462A (ja) |
| EP (1) | EP0421395B2 (ja) |
| JP (1) | JPH0783267B2 (ja) |
| DE (2) | DE3933491A1 (ja) |
| FI (1) | FI99179C (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2777291B2 (ja) * | 1991-04-30 | 1998-07-16 | 株式会社東芝 | アナログ・ディジタル混在集積回路 |
| FR2682768A1 (fr) * | 1991-10-21 | 1993-04-23 | Otic Fischer & Porter | Methodes de conversion de rapports d'impedances applicables aux appareils de mesure, notamment aux transmetteurs de pression industriels, et leurs dispositifs de mise en óoeuvre. |
| US5471505A (en) * | 1993-10-01 | 1995-11-28 | Elsag International N.V. | Method and apparatus for increasing the resolution of a digital to analog converted pulse width modulated signal |
| DE69719317D1 (de) | 1997-07-17 | 2003-04-03 | St Microelectronics Srl | System zur Auflösungserhöhung bei der Umwandlung von digitalen Daten in PWM-Signale zur Steuerung einer Vollbrückenausgangsstufe |
| JP3601315B2 (ja) * | 1997-11-05 | 2004-12-15 | セイコーエプソン株式会社 | ステップモータの制御装置、制御方法および計時装置 |
| US5959501A (en) * | 1998-01-14 | 1999-09-28 | Harris Corporation | Class D amplifier with scaled clock and related methods |
| JP2900153B1 (ja) * | 1998-02-10 | 1999-06-02 | セイコーインスツルメンツ株式会社 | アナログ電子時計 |
| AT409731B (de) * | 1998-10-16 | 2002-10-25 | Fronius Schweissmasch Prod | Regelvorrichtung für ein schweissgerät |
| EP1978640A3 (en) * | 2000-03-23 | 2008-10-22 | Ericsson AB | Optical attenuator |
| JP4260478B2 (ja) * | 2000-10-25 | 2009-04-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 回路装置 |
| US6714770B2 (en) * | 2001-11-16 | 2004-03-30 | Aleksander Maksimov | Method and apparatus for prevention of the concurrence of modes condition during operation of electronic device |
| CN1310427C (zh) * | 2004-02-25 | 2007-04-11 | 凌阳科技股份有限公司 | 脉波宽度调变电路与方法 |
| US8902089B2 (en) * | 2012-05-02 | 2014-12-02 | Qualcomm Incorporated | Systems and methods for performing digital modulation |
| FR2999836B1 (fr) * | 2012-12-18 | 2018-11-09 | Safran Electronics & Defense | Procede de conversion numerique analogique a modulation de largeur d'implulsion optimise |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4112368A (en) * | 1970-07-13 | 1978-09-05 | Westinghouse Electric Corp. | Constant amplitude carrier communications system |
| JPS5149531B2 (ja) * | 1971-11-13 | 1976-12-27 | ||
| US3823396A (en) * | 1972-04-17 | 1974-07-09 | Electronics Processors Inc | Digital to analog converter incorporating multiple time division switching circuits |
| GB1553697A (en) * | 1975-07-17 | 1979-10-03 | Licentia Gmbh | Digital to analogue converter arrangements |
| JPS5228205A (en) * | 1975-08-28 | 1977-03-03 | Sony Corp | Station selector unit |
| DE2721993C3 (de) * | 1977-05-14 | 1980-09-18 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Schaltungsanordnung zum Übertragen von digitalen Gleichstromsignalen mittels Trägerschwingungen vorgegebener Frequenz |
| US4334237A (en) * | 1980-02-07 | 1982-06-08 | Rca Corporation | Adaptive amplitude averaging for weighting quantizing noise |
| JPS57155833A (en) * | 1981-03-23 | 1982-09-27 | Toshiba Corp | Digital-to-analog converting circuit |
| JPS5847325A (ja) * | 1981-09-17 | 1983-03-19 | Sanyo Electric Co Ltd | パルス幅変調回路 |
| JPS5911026A (ja) * | 1982-07-12 | 1984-01-20 | Yokogawa Hokushin Electric Corp | デイジタル・アナログ変換器 |
| DE3306334A1 (de) * | 1983-02-23 | 1984-08-23 | Siemens AG, 1000 Berlin und 8000 München | Quantisierer fuer dpcm-codierer |
| GB2144005B (en) * | 1983-07-28 | 1986-10-22 | Rca Corp | Digital-to-analog converter useful in a television receiver |
| JPS6235709A (ja) * | 1985-08-09 | 1987-02-16 | Hitachi Ltd | デジタル回路 |
| US4685114A (en) * | 1986-02-27 | 1987-08-04 | The Charles Stark Draper Laboratory, Inc. | Waveform modulation system |
| JPS62231569A (ja) * | 1986-03-31 | 1987-10-12 | Fuji Photo Film Co Ltd | 予測誤差の量子化方法 |
-
1989
- 1989-10-06 DE DE3933491A patent/DE3933491A1/de active Granted
-
1990
- 1990-09-26 FI FI904733A patent/FI99179C/fi not_active IP Right Cessation
- 1990-10-02 US US07/591,696 patent/US5103462A/en not_active Expired - Fee Related
- 1990-10-04 DE DE59009979T patent/DE59009979D1/de not_active Expired - Fee Related
- 1990-10-04 EP EP90118995A patent/EP0421395B2/de not_active Expired - Lifetime
- 1990-10-05 JP JP2266592A patent/JPH0783267B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3933491A1 (de) | 1991-04-18 |
| FI99179C (fi) | 1997-10-10 |
| US5103462A (en) | 1992-04-07 |
| EP0421395B1 (de) | 1995-12-20 |
| EP0421395B2 (de) | 1998-11-11 |
| FI99179B (fi) | 1997-06-30 |
| DE59009979D1 (de) | 1996-02-01 |
| JPH03207124A (ja) | 1991-09-10 |
| EP0421395A3 (en) | 1993-04-21 |
| EP0421395A2 (de) | 1991-04-10 |
| DE3933491C2 (ja) | 1991-10-17 |
| FI904733A0 (fi) | 1990-09-26 |
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