JPS6235709A - デジタル回路 - Google Patents
デジタル回路Info
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- JPS6235709A JPS6235709A JP17413485A JP17413485A JPS6235709A JP S6235709 A JPS6235709 A JP S6235709A JP 17413485 A JP17413485 A JP 17413485A JP 17413485 A JP17413485 A JP 17413485A JP S6235709 A JPS6235709 A JP S6235709A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- flop
- shift register
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、デジタル回路技術さらにはPWM(パルス
幅変調)動作を行う半導体集積回路化されたデジタル回
路に適用して特に有効な技術に関するもので、例えばP
WM回路を使用する各種のD/A変換器に利用して有効
な技術に関するものである。
幅変調)動作を行う半導体集積回路化されたデジタル回
路に適用して特に有効な技術に関するもので、例えばP
WM回路を使用する各種のD/A変換器に利用して有効
な技術に関するものである。
デジタルデータを変調入力として動作するPWM回路は
、例えば、CQ出版社発行[実用電子回路ハンドブック
J昭和53年8月10日発行、107〜109頁に記載
されているように、サーボ制御用のD/A変換器あるい
はラジオやテレビなどにおけるチューナー用のD/A変
換器などに多用されている。このPWM回路は半導体集
積回路化されていて、ユーザーはその半導体集積回路化
されたPWM回路を部品として用いることによシ、種々
の装置あるいは機器を構成している。この場合、そのP
WM回路は、単独で使用されることはほとんどなく、通
常は、例えばデジタル通信用インターフェイスなどの他
のデジタル機能回路とともに、一部品として使用される
。
、例えば、CQ出版社発行[実用電子回路ハンドブック
J昭和53年8月10日発行、107〜109頁に記載
されているように、サーボ制御用のD/A変換器あるい
はラジオやテレビなどにおけるチューナー用のD/A変
換器などに多用されている。このPWM回路は半導体集
積回路化されていて、ユーザーはその半導体集積回路化
されたPWM回路を部品として用いることによシ、種々
の装置あるいは機器を構成している。この場合、そのP
WM回路は、単独で使用されることはほとんどなく、通
常は、例えばデジタル通信用インターフェイスなどの他
のデジタル機能回路とともに、一部品として使用される
。
しかしながら、従来のデジタル回路としてのPWM回路
は、その機能が固定されていて、PWM以外の使い方が
できず、その用途が1種類だけに限定されていた。この
ため、例えば半導体集積回路においても最も重要表利点
である量産効果が得にくいなどの問題点のあることが本
発明者によって明らかとされた。
は、その機能が固定されていて、PWM以外の使い方が
できず、その用途が1種類だけに限定されていた。この
ため、例えば半導体集積回路においても最も重要表利点
である量産効果が得にくいなどの問題点のあることが本
発明者によって明らかとされた。
この発明の目的は、PWM回路に若干の構成を付加する
だけでもって、PWM以外の用途にも利用できるように
し、これにより例えば半導体集積回路化した場合の利点
を増大させることができるようにしたデジタル回路技術
を提供することにある。
だけでもって、PWM以外の用途にも利用できるように
し、これにより例えば半導体集積回路化した場合の利点
を増大させることができるようにしたデジタル回路技術
を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。
に説明すれば、下記のとおりである。
すなわち、高精度のPWM回路をシフトレジスタを用い
て構成できるようにし、これによって、そのシフトレジ
スタを利用して直列デジタル信号とパラレルデジタル信
号とを変換する通信インターフェイス機能を実現させら
れるように構成したもので、元のPWM回路に若干の構
成を付加するだけでもって、PWM以外の用途への利用
を可能にして、例えば半導体集積回路化した場合の利点
を増大させることができるようにする、という目的を達
成するものである。
て構成できるようにし、これによって、そのシフトレジ
スタを利用して直列デジタル信号とパラレルデジタル信
号とを変換する通信インターフェイス機能を実現させら
れるように構成したもので、元のPWM回路に若干の構
成を付加するだけでもって、PWM以外の用途への利用
を可能にして、例えば半導体集積回路化した場合の利点
を増大させることができるようにする、という目的を達
成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
第1図および第2図はこの発明が適用されたデジタル回
路の一実施例を示す。
路の一実施例を示す。
同図に示すデジタル回路10はMSI(中期模半導体集
積回路)として構成され、8ビツト長のシフトレジスタ
、1.6ビツト長のデータ・レジスタ、2.3ビット−
8ピツト変換デコーダ、3.3ビツトの2進カウンタ、
4.デジタル一致検出回路、5、セット・リセット型フ
リップフロップFF1、遅延手段としてのディレー・フ
リップフロップFF2、および動作機能を選択するため
の信号切換手段81などによって構成されている。
積回路)として構成され、8ビツト長のシフトレジスタ
、1.6ビツト長のデータ・レジスタ、2.3ビット−
8ピツト変換デコーダ、3.3ビツトの2進カウンタ、
4.デジタル一致検出回路、5、セット・リセット型フ
リップフロップFF1、遅延手段としてのディレー・フ
リップフロップFF2、および動作機能を選択するため
の信号切換手段81などによって構成されている。
ここで、上記デジタル回路10は、上記信号切換手段S
1の設定状態によって、第1.第2の2種類の状態の何
れか一方をとるように構成されている。
1の設定状態によって、第1.第2の2種類の状態の何
れか一方をとるように構成されている。
先ず、第1図に示す切換状態では、上記デジタル回路1
0が、6ビツトの並列デジタルコードで表される入力デ
ータDBを変調入力としてパルス幅変調を行うように設
定されている。この場合の各部の詳細な構成および動作
は、次のとおりである。
0が、6ビツトの並列デジタルコードで表される入力デ
ータDBを変調入力としてパルス幅変調を行うように設
定されている。この場合の各部の詳細な構成および動作
は、次のとおりである。
すなわち、データ・レジスタ2は、並列6ビツトのデジ
タル変調入力データDBを一時的に保持する。
タル変調入力データDBを一時的に保持する。
カウンタ4は、外部から入力される一定周期の基本クロ
ックφSを繰り返し計数する。このカウンタ4は% 0
00から111までの2進3ビツトの値を計数し、その
計数が完了(111)するごとに初期値(000)から
計数しなおすととを繰シ返す。そして、その計数が一巡
するごとにオーバフロー信号OVFを出力する。このオ
ーバフロー信号OVFは、第1図の切換状態では、後述
するセット・リセット型フリップフロップFF1のセッ
ト人力Sに与えられる。
ックφSを繰り返し計数する。このカウンタ4は% 0
00から111までの2進3ビツトの値を計数し、その
計数が完了(111)するごとに初期値(000)から
計数しなおすととを繰シ返す。そして、その計数が一巡
するごとにオーバフロー信号OVFを出力する。このオ
ーバフロー信号OVFは、第1図の切換状態では、後述
するセット・リセット型フリップフロップFF1のセッ
ト人力Sに与えられる。
デジタル−数回路5は、上記カウンタ4の計数値と変調
入力データDBの上位桁データ値(MSB)とを比較し
て、両値が一致したときに一致検出出力Xを発する。こ
の場合の上位桁データ値(MOB)は、上位3ビツトに
よって表されるoooがら111までの値をとる。
入力データDBの上位桁データ値(MSB)とを比較し
て、両値が一致したときに一致検出出力Xを発する。こ
の場合の上位桁データ値(MOB)は、上位3ビツトに
よって表されるoooがら111までの値をとる。
デコーダ3は全体で8本の出力ラインを有し、変調入力
データDBの下位桁データ値(LSB)に対応する数の
ラインに1”の論理値を並列出力する。この場合の下位
桁データ値(LSB)は、下位3ピツトによって表され
るOOOから111までの値をとる。
データDBの下位桁データ値(LSB)に対応する数の
ラインに1”の論理値を並列出力する。この場合の下位
桁データ値(LSB)は、下位3ピツトによって表され
るOOOから111までの値をとる。
シフトレジスタlは上記デコーダ3の出力が並列にセッ
トされかつ上記オーバフロー信号0VFKよって巡回的
に直列シフト動作する。Sinはその直列シフト入力を
1,9outはその直列シフト出力をそれぞれ示す。こ
の場合、第1図に示す切換状態では、外付けのジャンパ
ー線6などによって、シフトレジスタ1の直列シフト出
力5outが直列シフト人力Sin[戻されて循環され
るよ5になっている。
トされかつ上記オーバフロー信号0VFKよって巡回的
に直列シフト動作する。Sinはその直列シフト入力を
1,9outはその直列シフト出力をそれぞれ示す。こ
の場合、第1図に示す切換状態では、外付けのジャンパ
ー線6などによって、シフトレジスタ1の直列シフト出
力5outが直列シフト人力Sin[戻されて循環され
るよ5になっている。
セット・リセット型フリップフロップFFIH1上記カ
ウンタ4の計数値が一巡するごとにセットされ、かつ上
記一致検出検出Xが発せられるごとにリセットされる。
ウンタ4の計数値が一巡するごとにセットされ、かつ上
記一致検出検出Xが発せられるごとにリセットされる。
遅延手段としてのディレー・スリップフロップFF2は
、ANDゲートG1およびORゲートG2とともに使用
され、上記7トレジスタ1から9“1”の値が直列に出
力されたときに、上記セット・リセット型フリップフロ
ップFFIのセット出力Qの立ち下がυ時間を1クロッ
ク分だけ遅延させる。このようにして選択的に遅延され
るフリップフロップFFIのセット出力Qが、変調出力
パルスpoutとして導出されるようになっている。
、ANDゲートG1およびORゲートG2とともに使用
され、上記7トレジスタ1から9“1”の値が直列に出
力されたときに、上記セット・リセット型フリップフロ
ップFFIのセット出力Qの立ち下がυ時間を1クロッ
ク分だけ遅延させる。このようにして選択的に遅延され
るフリップフロップFFIのセット出力Qが、変調出力
パルスpoutとして導出されるようになっている。
以上のようにして、第3図に示すようなパルス幅変調さ
れたパルス出力が得られるようになっている。
れたパルス出力が得られるようになっている。
第3図において、変調出力パルスpoutは、l変調周
期T内にて8つに分割されて出力されている。このよう
にパルスを分割して出力することによシ、その後の平滑
処理などが小さな時定数でもって円滑に行われるように
なり、これKよって例えばサーボ制御系における制御電
圧を高精度かつ安定に発生することができるようになる
、といった利点が得られる。
期T内にて8つに分割されて出力されている。このよう
にパルスを分割して出力することによシ、その後の平滑
処理などが小さな時定数でもって円滑に行われるように
なり、これKよって例えばサーボ制御系における制御電
圧を高精度かつ安定に発生することができるようになる
、といった利点が得られる。
ここで、その分割されたパルスP1のパルス幅twは、
上記変調入力データDBの上位桁値(MSB)によって
、8つのパルスP1に対し7て一律に定められる。その
範囲は、000から111(2進数)の範囲であって、
これにより変調入力データDBの上位桁データ値(MS
B)に基づいたデユーティ比が定められる。さらに、そ
の分割されたパル221群の中には、1クロック周期Δ
W分の微小パルスP2が連続して接続されたものと、そ
うでないものとがある。この微小パルスP2は、上記シ
フトレジスタ1の直列出力5outが”“1”の論理値
をとったときに、上記ディレー・フリップフロップFF
2によって上記セット・リセット型フIJ ノブフロッ
プFF1のセット出力Qの立ち下がり時間が1クロック
分だけ遅延させられることによシ生じる。この微小パル
スP2が接続される数(回数)よって、変調出力パルス
Poutの全体的な実効デユーティ比が微調整される。
上記変調入力データDBの上位桁値(MSB)によって
、8つのパルスP1に対し7て一律に定められる。その
範囲は、000から111(2進数)の範囲であって、
これにより変調入力データDBの上位桁データ値(MS
B)に基づいたデユーティ比が定められる。さらに、そ
の分割されたパル221群の中には、1クロック周期Δ
W分の微小パルスP2が連続して接続されたものと、そ
うでないものとがある。この微小パルスP2は、上記シ
フトレジスタ1の直列出力5outが”“1”の論理値
をとったときに、上記ディレー・フリップフロップFF
2によって上記セット・リセット型フIJ ノブフロッ
プFF1のセット出力Qの立ち下がり時間が1クロック
分だけ遅延させられることによシ生じる。この微小パル
スP2が接続される数(回数)よって、変調出力パルス
Poutの全体的な実効デユーティ比が微調整される。
そして、その数は、上記変調入力データDBの下位桁デ
ータ値(LSB)によって、000から111(2進数
)の範囲で定められる。
ータ値(LSB)によって、000から111(2進数
)の範囲で定められる。
なお、パルスP1は粗調パルス、パルスP2は微調パル
スと呼ばれる。
スと呼ばれる。
以上のようにして、第1図に示した切換状態のデジタル
回路10はパルス幅変調回路として動作する。
回路10はパルス幅変調回路として動作する。
次に1第2図に示す切換状態では、上記シフトレジスタ
1を利用することによって、直列のデジタルデータ(シ
リアル・データ)を並列のデジタルデータ(パラレル・
データ)に変換する、いわゆるシリアル・パラレル変換
回路としての機能が実現されるようになっている。
1を利用することによって、直列のデジタルデータ(シ
リアル・データ)を並列のデジタルデータ(パラレル・
データ)に変換する、いわゆるシリアル・パラレル変換
回路としての機能が実現されるようになっている。
この場合、シフトレジスタ1は、その直列人力Sinか
ら直列デジタルデータが入力される。また、カウンタ4
は、1ピツトごとに入力されるシリアル同期クロックφ
Sを計数する。これにより、カウンタ4は所定数(8個
)のクロックφSを計数するごとにカウントアツプ信号
OVFを発する。
ら直列デジタルデータが入力される。また、カウンタ4
は、1ピツトごとに入力されるシリアル同期クロックφ
Sを計数する。これにより、カウンタ4は所定数(8個
)のクロックφSを計数するごとにカウントアツプ信号
OVFを発する。
このとき、第2図に示す切換状態では、そのカウントア
ツプ信号OVFが並列データ転送同期信号として外部端
子に導出される。この外部に導出される信号OVFに同
期して上記シフトレジスタ1の内容DAを並列に読み出
すことにより、シリアル・パラレル変換が行われる。
ツプ信号OVFが並列データ転送同期信号として外部端
子に導出される。この外部に導出される信号OVFに同
期して上記シフトレジスタ1の内容DAを並列に読み出
すことにより、シリアル・パラレル変換が行われる。
以上のようにして、若干の切換操作を行うだけでもって
、PWM回路の機能とともに、直列デジタル信号とパラ
レルデジタル信号とを変換する通信イレターフェース機
能も実現することができるようになっている。
、PWM回路の機能とともに、直列デジタル信号とパラ
レルデジタル信号とを変換する通信イレターフェース機
能も実現することができるようになっている。
(1)高精度のPWM回路をシフトレジスタを用いて構
成し、このシフトレジスタを利用して直列デジタル信号
とパラレルデジタル信号とを変換する通信インターフェ
イス機能を切シ換えて実現させるように構成したことに
よって、元のPWM回路に若干の構成を付加するだけで
もって、PWM以外の用途への利用を可能にして、例え
ば半導体集積回路化した場合の利点を増大させることが
できるようにする、という効果が得られる。
成し、このシフトレジスタを利用して直列デジタル信号
とパラレルデジタル信号とを変換する通信インターフェ
イス機能を切シ換えて実現させるように構成したことに
よって、元のPWM回路に若干の構成を付加するだけで
もって、PWM以外の用途への利用を可能にして、例え
ば半導体集積回路化した場合の利点を増大させることが
できるようにする、という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記ジャンパ
ー線6は例えば論理ゲートなどを用いた切換手段に置き
換えることができる。また、上記切換手段S1.S2は
ヒユーズROMなどで構成してもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記ジャンパ
ー線6は例えば論理ゲートなどを用いた切換手段に置き
換えることができる。また、上記切換手段S1.S2は
ヒユーズROMなどで構成してもよい。
以上、本発明者によってかされた発明をその背景となり
た利用分野であるM8Iとして単独に形成されるデジタ
ル回路の技術に適用した場合についそ説明したが、それ
に限定されるものではなく、例えばマイクロ・コンピュ
ータを使用するサーボ用あるいはチューナー用のD/A
変換器内に組込まれる用途などにも適用できる。
た利用分野であるM8Iとして単独に形成されるデジタ
ル回路の技術に適用した場合についそ説明したが、それ
に限定されるものではなく、例えばマイクロ・コンピュ
ータを使用するサーボ用あるいはチューナー用のD/A
変換器内に組込まれる用途などにも適用できる。
第1図はこの発明が適用されたデジタル回路をPWM変
調回路として使用するときの状態を示す図。 第2図は第1図に示したデジタル回路を通信インターフ
ェイスとして使用するときの状態を示す図。 第3図は第1図に示したデジタル回路をPWM変調回路
として使用したときの動作例を示すタイミングチャート
である。 10・・・デジタル回路、1・・・シフトレジスタ、2
・・・データ・レジスタ、3・・・デコーダ、4・・・
カウンタ、5・・・デジタル−数構出回路、6・・・ジ
ャンノく一線、FFI・・・セット・リセット型フリッ
プフロップ、FF2・・・ディレー・スリップフロップ
、pout口、 9
調回路として使用するときの状態を示す図。 第2図は第1図に示したデジタル回路を通信インターフ
ェイスとして使用するときの状態を示す図。 第3図は第1図に示したデジタル回路をPWM変調回路
として使用したときの動作例を示すタイミングチャート
である。 10・・・デジタル回路、1・・・シフトレジスタ、2
・・・データ・レジスタ、3・・・デコーダ、4・・・
カウンタ、5・・・デジタル−数構出回路、6・・・ジ
ャンノく一線、FFI・・・セット・リセット型フリッ
プフロップ、FF2・・・ディレー・スリップフロップ
、pout口、 9
Claims (1)
- 【特許請求の範囲】 1、並列デジタルコードで表される入力データを変調入
力としてパルス幅変調を行う半導体集積回路化されたデ
ジタル回路であって、一定周期の基本クロックを繰り返
し計数するカウンタと、上記カウンタの計数値と入力デ
ータの上位桁データ値とを比較して両値が一致したとき
に一致検出出力を発するデジタル一致検出回路と、入力
データの下位桁データ値に対応する数のラインに“1”
の論理値を並列出力するデコーダと、上記基本クロック
によって巡回的に直列シフト動作し、かつ上記デコーダ
の出力が並列にセットされるシフトレジスタと、上記カ
ウンタの計数値が一巡するごとにリセットされ、かつ上
記一致検出出力が発せられるごとにリセットされるフリ
ップフロップと、上記シフトレジスタから“1”の値が
出力されたときに上記フリップフロップのセット出力の
立ち下がり時間を1クロック分だけ遅延させる遅延手段
とを備え、これにより上記フリップフロップの出力から
パルス幅変調されたパルス出力を得るようにするととも
に、上記シフトレジタによって直列データと並列データ
の変換回路を構成する切換手段を備えたことを特徴とす
るデジタル回路。 2、上記遅延回路がディレー・フリップフロップによっ
て構成されていることを特徴とする特許請求の範囲第1
項記載のデジタル回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17413485A JPS6235709A (ja) | 1985-08-09 | 1985-08-09 | デジタル回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17413485A JPS6235709A (ja) | 1985-08-09 | 1985-08-09 | デジタル回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6235709A true JPS6235709A (ja) | 1987-02-16 |
Family
ID=15973252
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17413485A Pending JPS6235709A (ja) | 1985-08-09 | 1985-08-09 | デジタル回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6235709A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0223723A (ja) * | 1988-07-13 | 1990-01-25 | Matsushita Electric Ind Co Ltd | ディジタル・アナログ変換装置 |
JPH03207124A (ja) * | 1989-10-06 | 1991-09-10 | Endress & Hauser Gmbh & Co | 2進信号をこれに比例する直流信号に変換する装置 |
JP2007266763A (ja) * | 2006-03-27 | 2007-10-11 | Fujitsu Ltd | Pwm出力回路 |
-
1985
- 1985-08-09 JP JP17413485A patent/JPS6235709A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0223723A (ja) * | 1988-07-13 | 1990-01-25 | Matsushita Electric Ind Co Ltd | ディジタル・アナログ変換装置 |
JPH03207124A (ja) * | 1989-10-06 | 1991-09-10 | Endress & Hauser Gmbh & Co | 2進信号をこれに比例する直流信号に変換する装置 |
JP2007266763A (ja) * | 2006-03-27 | 2007-10-11 | Fujitsu Ltd | Pwm出力回路 |
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