JPS6235709A - デジタル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、デジタル回路技術さらにはＰＷＭ（パルス
幅変調）動作を行う半導体集積回路化されたデジタル回
路に適用して特に有効な技術に関するもので、例えばＰ
ＷＭ回路を使用する各種のＤ／Ａ変換器に利用して有効
な技術に関するものである。

〔背景技術〕

デジタルデータを変調入力として動作するＰＷＭ回路は
、例えば、ＣＱ出版社発行［実用電子回路ハンドブック
Ｊ昭和５３年８月１０日発行、１０７〜１０９頁に記載
されているように、サーボ制御用のＤ／Ａ変換器あるい
はラジオやテレビなどにおけるチューナー用のＤ／Ａ変
換器などに多用されている。このＰＷＭ回路は半導体集
積回路化されていて、ユーザーはその半導体集積回路化
されたＰＷＭ回路を部品として用いることによシ、種々
の装置あるいは機器を構成している。この場合、そのＰ
ＷＭ回路は、単独で使用されることはほとんどなく、通
常は、例えばデジタル通信用インターフェイスなどの他
のデジタル機能回路とともに、一部品として使用される
。

しかしながら、従来のデジタル回路としてのＰＷＭ回路
は、その機能が固定されていて、ＰＷＭ以外の使い方が
できず、その用途が１種類だけに限定されていた。この
ため、例えば半導体集積回路においても最も重要表利点
である量産効果が得にくいなどの問題点のあることが本
発明者によって明らかとされた。

〔発明の目的〕

この発明の目的は、ＰＷＭ回路に若干の構成を付加する
だけでもって、ＰＷＭ以外の用途にも利用できるように
し、これにより例えば半導体集積回路化した場合の利点
を増大させることができるようにしたデジタル回路技術
を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。

すなわち、高精度のＰＷＭ回路をシフトレジスタを用い
て構成できるようにし、これによって、そのシフトレジ
スタを利用して直列デジタル信号とパラレルデジタル信
号とを変換する通信インターフェイス機能を実現させら
れるように構成したもので、元のＰＷＭ回路に若干の構
成を付加するだけでもって、ＰＷＭ以外の用途への利用
を可能にして、例えば半導体集積回路化した場合の利点
を増大させることができるようにする、という目的を達
成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同一符号は同一あるいは相当部分を
示す。

第１図および第２図はこの発明が適用されたデジタル回
路の一実施例を示す。

同図に示すデジタル回路１０はＭＳＩ（中期模半導体集
積回路）として構成され、８ビツト長のシフトレジスタ
、１．６ビツト長のデータ・レジスタ、２．３ビット−
８ピツト変換デコーダ、３．３ビツトの２進カウンタ、
４．デジタル一致検出回路、５、セット・リセット型フ
リップフロップＦＦ１、遅延手段としてのディレー・フ
リップフロップＦＦ２、および動作機能を選択するため
の信号切換手段８１などによって構成されている。

ここで、上記デジタル回路１０は、上記信号切換手段Ｓ
１の設定状態によって、第１．第２の２種類の状態の何
れか一方をとるように構成されている。

先ず、第１図に示す切換状態では、上記デジタル回路１
０が、６ビツトの並列デジタルコードで表される入力デ
ータＤＢを変調入力としてパルス幅変調を行うように設
定されている。この場合の各部の詳細な構成および動作
は、次のとおりである。

すなわち、データ・レジスタ２は、並列６ビツトのデジ
タル変調入力データＤＢを一時的に保持する。

カウンタ４は、外部から入力される一定周期の基本クロ
ックφＳを繰り返し計数する。このカウンタ４は％　０
００から１１１までの２進３ビツトの値を計数し、その
計数が完了（１１１）するごとに初期値（０００）から
計数しなおすととを繰シ返す。そして、その計数が一巡
するごとにオーバフロー信号ＯＶＦを出力する。このオ
ーバフロー信号ＯＶＦは、第１図の切換状態では、後述
するセット・リセット型フリップフロップＦＦ１のセッ
ト人力Ｓに与えられる。

デジタル−数回路５は、上記カウンタ４の計数値と変調
入力データＤＢの上位桁データ値（ＭＳＢ）とを比較し
て、両値が一致したときに一致検出出力Ｘを発する。こ
の場合の上位桁データ値（ＭＯＢ）は、上位３ビツトに
よって表されるｏｏｏがら１１１までの値をとる。

デコーダ３は全体で８本の出力ラインを有し、変調入力
データＤＢの下位桁データ値（ＬＳＢ）に対応する数の
ラインに１”の論理値を並列出力する。この場合の下位
桁データ値（ＬＳＢ）は、下位３ピツトによって表され
るＯＯＯから１１１までの値をとる。

シフトレジスタｌは上記デコーダ３の出力が並列にセッ
トされかつ上記オーバフロー信号０ＶＦＫよって巡回的
に直列シフト動作する。Ｓｉｎはその直列シフト入力を
１，９ｏｕｔはその直列シフト出力をそれぞれ示す。こ
の場合、第１図に示す切換状態では、外付けのジャンパ
ー線６などによって、シフトレジスタ１の直列シフト出
力５ｏｕｔが直列シフト人力Ｓｉｎ［戻されて循環され
るよ５になっている。

セット・リセット型フリップフロップＦＦＩＨ１上記カ
ウンタ４の計数値が一巡するごとにセットされ、かつ上
記一致検出検出Ｘが発せられるごとにリセットされる。

遅延手段としてのディレー・スリップフロップＦＦ２は
、ＡＮＤゲートＧ１およびＯＲゲートＧ２とともに使用
され、上記７トレジスタ１から９“１”の値が直列に出
力されたときに、上記セット・リセット型フリップフロ
ップＦＦＩのセット出力Ｑの立ち下がυ時間を１クロッ
ク分だけ遅延させる。このようにして選択的に遅延され
るフリップフロップＦＦＩのセット出力Ｑが、変調出力
パルスｐｏｕｔとして導出されるようになっている。

以上のようにして、第３図に示すようなパルス幅変調さ
れたパルス出力が得られるようになっている。

第３図において、変調出力パルスｐｏｕｔは、ｌ変調周
期Ｔ内にて８つに分割されて出力されている。このよう
にパルスを分割して出力することによシ、その後の平滑
処理などが小さな時定数でもって円滑に行われるように
なり、これＫよって例えばサーボ制御系における制御電
圧を高精度かつ安定に発生することができるようになる
、といった利点が得られる。

ここで、その分割されたパルスＰ１のパルス幅ｔｗは、
上記変調入力データＤＢの上位桁値（ＭＳＢ）によって
、８つのパルスＰ１に対し７て一律に定められる。その
範囲は、０００から１１１（２進数）の範囲であって、
これにより変調入力データＤＢの上位桁データ値（ＭＳ
Ｂ）に基づいたデユーティ比が定められる。さらに、そ
の分割されたパル２２１群の中には、１クロック周期Δ
Ｗ分の微小パルスＰ２が連続して接続されたものと、そ
うでないものとがある。この微小パルスＰ２は、上記シ
フトレジスタ１の直列出力５ｏｕｔが”“１”の論理値
をとったときに、上記ディレー・フリップフロップＦＦ
２によって上記セット・リセット型フＩＪ　ノブフロッ
プＦＦ１のセット出力Ｑの立ち下がり時間が１クロック
分だけ遅延させられることによシ生じる。この微小パル
スＰ２が接続される数（回数）よって、変調出力パルス
Ｐｏｕｔの全体的な実効デユーティ比が微調整される。

そして、その数は、上記変調入力データＤＢの下位桁デ
ータ値（ＬＳＢ）によって、０００から１１１（２進数
）の範囲で定められる。

なお、パルスＰ１は粗調パルス、パルスＰ２は微調パル
スと呼ばれる。

以上のようにして、第１図に示した切換状態のデジタル
回路１０はパルス幅変調回路として動作する。

次に１第２図に示す切換状態では、上記シフトレジスタ
１を利用することによって、直列のデジタルデータ（シ
リアル・データ）を並列のデジタルデータ（パラレル・
データ）に変換する、いわゆるシリアル・パラレル変換
回路としての機能が実現されるようになっている。

この場合、シフトレジスタ１は、その直列人力Ｓｉｎか
ら直列デジタルデータが入力される。また、カウンタ４
は、１ピツトごとに入力されるシリアル同期クロックφ
Ｓを計数する。これにより、カウンタ４は所定数（８個
）のクロックφＳを計数するごとにカウントアツプ信号
ＯＶＦを発する。

このとき、第２図に示す切換状態では、そのカウントア
ツプ信号ＯＶＦが並列データ転送同期信号として外部端
子に導出される。この外部に導出される信号ＯＶＦに同
期して上記シフトレジスタ１の内容ＤＡを並列に読み出
すことにより、シリアル・パラレル変換が行われる。

以上のようにして、若干の切換操作を行うだけでもって
、ＰＷＭ回路の機能とともに、直列デジタル信号とパラ
レルデジタル信号とを変換する通信イレターフェース機
能も実現することができるようになっている。

〔効果〕

（１）高精度のＰＷＭ回路をシフトレジスタを用いて構
成し、このシフトレジスタを利用して直列デジタル信号
とパラレルデジタル信号とを変換する通信インターフェ
イス機能を切シ換えて実現させるように構成したことに
よって、元のＰＷＭ回路に若干の構成を付加するだけで
もって、ＰＷＭ以外の用途への利用を可能にして、例え
ば半導体集積回路化した場合の利点を増大させることが
できるようにする、という効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記ジャンパ
ー線６は例えば論理ゲートなどを用いた切換手段に置き
換えることができる。また、上記切換手段Ｓ１．Ｓ２は
ヒユーズＲＯＭなどで構成してもよい。

〔利用分野〕

以上、本発明者によってかされた発明をその背景となり
た利用分野であるＭ８Ｉとして単独に形成されるデジタ
ル回路の技術に適用した場合についそ説明したが、それ
に限定されるものではなく、例えばマイクロ・コンピュ
ータを使用するサーボ用あるいはチューナー用のＤ／Ａ
変換器内に組込まれる用途などにも適用できる。

【図面の簡単な説明】

第１図はこの発明が適用されたデジタル回路をＰＷＭ変
調回路として使用するときの状態を示す図。 第２図は第１図に示したデジタル回路を通信インターフ
ェイスとして使用するときの状態を示す図。 第３図は第１図に示したデジタル回路をＰＷＭ変調回路
として使用したときの動作例を示すタイミングチャート
である。 １０・・・デジタル回路、１・・・シフトレジスタ、２
・・・データ・レジスタ、３・・・デコーダ、４・・・
カウンタ、５・・・デジタル−数構出回路、６・・・ジ
ャンノく一線、ＦＦＩ・・・セット・リセット型フリッ
プフロップ、ＦＦ２・・・ディレー・スリップフロップ
、ｐｏｕｔ口、　　９

Claims (1)

1. 【特許請求の範囲】 １、並列デジタルコードで表される入力データを変調入
   力としてパルス幅変調を行う半導体集積回路化されたデ
   ジタル回路であって、一定周期の基本クロックを繰り返
   し計数するカウンタと、上記カウンタの計数値と入力デ
   ータの上位桁データ値とを比較して両値が一致したとき
   に一致検出出力を発するデジタル一致検出回路と、入力
   データの下位桁データ値に対応する数のラインに“１”
   の論理値を並列出力するデコーダと、上記基本クロック
   によって巡回的に直列シフト動作し、かつ上記デコーダ
   の出力が並列にセットされるシフトレジスタと、上記カ
   ウンタの計数値が一巡するごとにリセットされ、かつ上
   記一致検出出力が発せられるごとにリセットされるフリ
   ップフロップと、上記シフトレジスタから“１”の値が
   出力されたときに上記フリップフロップのセット出力の
   立ち下がり時間を１クロック分だけ遅延させる遅延手段
   とを備え、これにより上記フリップフロップの出力から
   パルス幅変調されたパルス出力を得るようにするととも
   に、上記シフトレジタによって直列データと並列データ
   の変換回路を構成する切換手段を備えたことを特徴とす
   るデジタル回路。 ２、上記遅延回路がディレー・フリップフロップによっ
   て構成されていることを特徴とする特許請求の範囲第１
   項記載のデジタル回路。