JP2777291B2 - アナログ・ディジタル混在集積回路 - Google Patents
アナログ・ディジタル混在集積回路Info
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- JP2777291B2 JP2777291B2 JP3098823A JP9882391A JP2777291B2 JP 2777291 B2 JP2777291 B2 JP 2777291B2 JP 3098823 A JP3098823 A JP 3098823A JP 9882391 A JP9882391 A JP 9882391A JP 2777291 B2 JP2777291 B2 JP 2777291B2
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- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- Engineering & Computer Science (AREA)
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- Analogue/Digital Conversion (AREA)
- Semiconductor Integrated Circuits (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はアナログ信号を処理する
回路とディジタル信号を処理する回路とが混在したアナ
ログ・ディジタル混在集積回路に関する。
回路とディジタル信号を処理する回路とが混在したアナ
ログ・ディジタル混在集積回路に関する。
【0002】
【従来の技術】図5は従来のアナログ・ディジタル混在
集積回路の一例を示したブロック図である。アナログ信
号を処理してディジタル信号に変換するアナログ部1
と、このディジタル信号の処理を行うディジタル部3と
が信号線2により結ばれており、アナログ部1に対して
動作クロック信号4Aを、ディジタル部3に動作クロッ
ク信号4Dをそれぞれ供給するクロック信号生成部4が
設けられている。また、アナログ部1にはアナログ入力
信号線5が接続されている。
集積回路の一例を示したブロック図である。アナログ信
号を処理してディジタル信号に変換するアナログ部1
と、このディジタル信号の処理を行うディジタル部3と
が信号線2により結ばれており、アナログ部1に対して
動作クロック信号4Aを、ディジタル部3に動作クロッ
ク信号4Dをそれぞれ供給するクロック信号生成部4が
設けられている。また、アナログ部1にはアナログ入力
信号線5が接続されている。
【0003】このような回路構成において、クロック信
号生成部4はアナログ部動作クロック信号4Aとディジ
タル部動作クロック信号4Dとを常に供給しており、ア
ナログ部1が処理動作中であってもディジタル部動作ク
ロック信号4Dはディジタル部3に常に供給されてディ
ジタル部3の処理動作が行なわれるような構成となって
いる。
号生成部4はアナログ部動作クロック信号4Aとディジ
タル部動作クロック信号4Dとを常に供給しており、ア
ナログ部1が処理動作中であってもディジタル部動作ク
ロック信号4Dはディジタル部3に常に供給されてディ
ジタル部3の処理動作が行なわれるような構成となって
いる。
【0004】
【発明が解決しようとする課題】このような従来のアナ
ログ・ディジタル混在集積回路においては、アナログ部
処理動作中にもディジタル部への動作クロック信号が供
給されてディジタル部の動作が行なわれている。このた
め、ディジタル部で発生するディジタル雑音がアナログ
部の処理に影響を与え、アナログ部の処理精度を低下さ
せるという問題点があった。
ログ・ディジタル混在集積回路においては、アナログ部
処理動作中にもディジタル部への動作クロック信号が供
給されてディジタル部の動作が行なわれている。このた
め、ディジタル部で発生するディジタル雑音がアナログ
部の処理に影響を与え、アナログ部の処理精度を低下さ
せるという問題点があった。
【0005】この場合、精度が低下したアナログ部でデ
ィジタル信号に変換されたディジタル信号を用いてディ
ジタル部での信号処理を行った場合、何らかの補正が必
要となってくる。しかしアナログ部からのアナログ・デ
ィジタル変換データが多くなってくると、この補正に要
する時間も多くなってしまうという問題点もあった。
ィジタル信号に変換されたディジタル信号を用いてディ
ジタル部での信号処理を行った場合、何らかの補正が必
要となってくる。しかしアナログ部からのアナログ・デ
ィジタル変換データが多くなってくると、この補正に要
する時間も多くなってしまうという問題点もあった。
【0006】本発明は上述した問題点を解消するために
なされたもので、アナログ部の処理精度を向上させたア
ナログ・ディジタル混在集積回路を提供することを目的
とする。
なされたもので、アナログ部の処理精度を向上させたア
ナログ・ディジタル混在集積回路を提供することを目的
とする。
【0007】
【課題を解決するための手段】本発明は、アナログ信号
を処理してディジタル信号に変換するアナログ部と、前
記ディジタル信号の処理を行うディジタル部と、前記ア
ナログ部と前記ディジタル部とに動作クロック信号を供
給するクロック信号生成部とを具備したアナログ・ディ
ジタル混在集積回路において、前記アナログ部は、前記
アナログ部の動作が開始したことを示す動作開始信号と
前記アナログ部の動作が終了したことを示す動作終了信
号を外部周辺回路に供給し、前記クロック信号生成部
は、前記外部周辺回路から供給される制御信号に基づい
て前記ディジタル部を動作させる動作クロック信号の停
止と供給を行うことを特徴とするものである。
を処理してディジタル信号に変換するアナログ部と、前
記ディジタル信号の処理を行うディジタル部と、前記ア
ナログ部と前記ディジタル部とに動作クロック信号を供
給するクロック信号生成部とを具備したアナログ・ディ
ジタル混在集積回路において、前記アナログ部は、前記
アナログ部の動作が開始したことを示す動作開始信号と
前記アナログ部の動作が終了したことを示す動作終了信
号を外部周辺回路に供給し、前記クロック信号生成部
は、前記外部周辺回路から供給される制御信号に基づい
て前記ディジタル部を動作させる動作クロック信号の停
止と供給を行うことを特徴とするものである。
【0008】
【作用】本発明ではアナログ部の動作中にはクロック信
号生成部がディジタル部を動作させる動作クロック信号
を停止させるため、ディジタル部で発生するディジタル
雑音を低減させる。したがってこのディジタル雑音がア
ナログ部へ与える影響が減少し、アナログ部の精度を向
上し、かつ安定させることができる。
号生成部がディジタル部を動作させる動作クロック信号
を停止させるため、ディジタル部で発生するディジタル
雑音を低減させる。したがってこのディジタル雑音がア
ナログ部へ与える影響が減少し、アナログ部の精度を向
上し、かつ安定させることができる。
【0009】
【実施例】図1は本発明の前提となる第一の例を示すア
ナログ・ディジタル混在集積回路のブロック図である。
本第一の例ではアナログ部としてアナログ入力信号15
をディジタル信号12に変換するアナログ・ディジタル
変換器(以下AD変換器という)11が使用されてい
る。ディジタル部13はAD変換器11から出力される
ディジタル信号12を入力としてディジタル処理を行
う。またAD変換器11用の動作クロック信号14Aと
ディジタル部13用動作クロック信号14Dとを生成す
るクロック信号生成部14が設けられている。
ナログ・ディジタル混在集積回路のブロック図である。
本第一の例ではアナログ部としてアナログ入力信号15
をディジタル信号12に変換するアナログ・ディジタル
変換器(以下AD変換器という)11が使用されてい
る。ディジタル部13はAD変換器11から出力される
ディジタル信号12を入力としてディジタル処理を行
う。またAD変換器11用の動作クロック信号14Aと
ディジタル部13用動作クロック信号14Dとを生成す
るクロック信号生成部14が設けられている。
【0010】また、AD変換器11からはAD変換器1
1が変換動作中であることを示すADビジー信号16が
クロック信号生成部14へ出力されている。このような
構成において、アナログ入力信号15が入力されると、
AD変換器11はアナログ入力信号15をディジタル信
号12に変換する変換動作を開始すると同時に、変換動
作中を示すADビジー信号16を立上げ、これをクロッ
ク信号生成部14に出力する。クロック信号生成部14
はこれを検知し、ディジタル部13用の動作クロック信
号14Dを0あるいは1に固定して係止させる。なお、
AD変換器11用の動作クロック信号14Aは引続き出
力されている。
1が変換動作中であることを示すADビジー信号16が
クロック信号生成部14へ出力されている。このような
構成において、アナログ入力信号15が入力されると、
AD変換器11はアナログ入力信号15をディジタル信
号12に変換する変換動作を開始すると同時に、変換動
作中を示すADビジー信号16を立上げ、これをクロッ
ク信号生成部14に出力する。クロック信号生成部14
はこれを検知し、ディジタル部13用の動作クロック信
号14Dを0あるいは1に固定して係止させる。なお、
AD変換器11用の動作クロック信号14Aは引続き出
力されている。
【0011】ついで、AD変換器11はディジタル信号
12への変換動作を終了すると、ADビジー信号16を
立下げる。クロック信号生成部14はこれを検知してデ
ィジタル部13用動作クロック信号14Dを再び出力
し、ディジタル部13はこれにより再動作を開始する。
すなわちAD変換器11の変換動作中を示すADビジー
信号16がクロック信号生成部14に入力されている期
間、すなわちADビジー信号16が立上げられている期
間のみディジタル部13の動作クロック信号14Dは停
止する。
12への変換動作を終了すると、ADビジー信号16を
立下げる。クロック信号生成部14はこれを検知してデ
ィジタル部13用動作クロック信号14Dを再び出力
し、ディジタル部13はこれにより再動作を開始する。
すなわちAD変換器11の変換動作中を示すADビジー
信号16がクロック信号生成部14に入力されている期
間、すなわちADビジー信号16が立上げられている期
間のみディジタル部13の動作クロック信号14Dは停
止する。
【0012】このように図1に示す第一の例では、アナ
ログ部動作中を示す信号をクロック信号生成部14に入
力してディジタル部13用動作クロック信号14Dを止
めてディジタル部13の動作を停止させるため、ディジ
タル部13の動作により発生するディジタル雑音は低減
され、アナログ部の精度を向上させることができる。こ
のためアナログ部からの出力のディジタル信号12の精
度が向上し、ディジタル部13での補正処理が不要とな
る。
ログ部動作中を示す信号をクロック信号生成部14に入
力してディジタル部13用動作クロック信号14Dを止
めてディジタル部13の動作を停止させるため、ディジ
タル部13の動作により発生するディジタル雑音は低減
され、アナログ部の精度を向上させることができる。こ
のためアナログ部からの出力のディジタル信号12の精
度が向上し、ディジタル部13での補正処理が不要とな
る。
【0013】図2は本発明の前提となる第2の例を示し
た回路図である。なお以下に示した図面において図1に
示した回路構成部分と同一部分には同一符号を付し、そ
の詳細説明は省略する。
た回路図である。なお以下に示した図面において図1に
示した回路構成部分と同一部分には同一符号を付し、そ
の詳細説明は省略する。
【0014】図2に示す第2の例ではディジタル部13
中にADビジー信号16によって制御される入力停止回
路が組み込まれており、この入力停止回路が動作するこ
とによりディジタル部用動作クロック信号14Dの入力
が停止される。したがってクロック信号生成部14から
はアナログ部の動作にかかわらずディジタル部13用動
作クロック信号14が出力されているが、アナログ部1
1の動作中にはディジタル部13には動作クロック信号
14Dは入力されず、ディジタル部13は動作を停止す
る。なお図2の第2の例では入力停止回路としてオア回
路17が用いられている。
中にADビジー信号16によって制御される入力停止回
路が組み込まれており、この入力停止回路が動作するこ
とによりディジタル部用動作クロック信号14Dの入力
が停止される。したがってクロック信号生成部14から
はアナログ部の動作にかかわらずディジタル部13用動
作クロック信号14が出力されているが、アナログ部1
1の動作中にはディジタル部13には動作クロック信号
14Dは入力されず、ディジタル部13は動作を停止す
る。なお図2の第2の例では入力停止回路としてオア回
路17が用いられている。
【0015】図3は本発明の前提となる第3の例を示し
たものである。本例の場合ADビジー信号15を外部に
出力させ、集積回路内のディジタル部13のみでなく、
図示しない外部周辺回路までも停止させることにより、
より一層ディジタル雑音の低減をはかっている。
たものである。本例の場合ADビジー信号15を外部に
出力させ、集積回路内のディジタル部13のみでなく、
図示しない外部周辺回路までも停止させることにより、
より一層ディジタル雑音の低減をはかっている。
【0016】図4は本発明の一実施例を示すアナログ・
ディジタル混在集積回路のブロック図である。本実施例
ではクロック信号生成部14に制御信号を出力する外部
周辺回路18が使用されている。
ディジタル混在集積回路のブロック図である。本実施例
ではクロック信号生成部14に制御信号を出力する外部
周辺回路18が使用されている。
【0017】このような構成において、アナログ入力信
号15が入力されると、AD変換器11はアナログ入力
信号15をディジタル信号12に変換する変換動作を開
始すると同時に、変換動作中を示すADビジー信号16
を立上げ、これを外部周辺回路18に出力する。外部周
辺回路18は、これを検知して制御信号19をクロック
信号生成部14に出力し、クロック信号生成部14は、
この制御信号19を受けてディジタル部13用の動作ク
ロック信号14Dを0あるいは1に固定して係止させ
る。このとき、AD変換器11用の動作クロック信号1
4Aは引続き出力されている。なお、ディジタル部用動
作クロック信号14Dの停止中には外部周辺回路18は
動作していても動作していなくてもいずれでもかまわな
い。
号15が入力されると、AD変換器11はアナログ入力
信号15をディジタル信号12に変換する変換動作を開
始すると同時に、変換動作中を示すADビジー信号16
を立上げ、これを外部周辺回路18に出力する。外部周
辺回路18は、これを検知して制御信号19をクロック
信号生成部14に出力し、クロック信号生成部14は、
この制御信号19を受けてディジタル部13用の動作ク
ロック信号14Dを0あるいは1に固定して係止させ
る。このとき、AD変換器11用の動作クロック信号1
4Aは引続き出力されている。なお、ディジタル部用動
作クロック信号14Dの停止中には外部周辺回路18は
動作していても動作していなくてもいずれでもかまわな
い。
【0018】ついで、AD変換器11はディジタル信号
12への変換動作を終了すると、ADビジー信号16を
立下げる。外部周辺回路18は、これを検知して制御信
号19をクロック信号生成部14に出力し、クロック信
号生成部14は、この制御信号19を受けてディジタル
部13用動作クロック信号14Dを再び出力し、ディジ
タル部13はこれにより再動作を開始する。すなわちA
D変換器11の変換動作中を示すADビジー信号16が
クロック信号生成部14に入力されている期間、すなわ
ちADビジー信号16が立上げられている期間のみディ
ジタル部13の動作クロック信号14Dは停止する。
12への変換動作を終了すると、ADビジー信号16を
立下げる。外部周辺回路18は、これを検知して制御信
号19をクロック信号生成部14に出力し、クロック信
号生成部14は、この制御信号19を受けてディジタル
部13用動作クロック信号14Dを再び出力し、ディジ
タル部13はこれにより再動作を開始する。すなわちA
D変換器11の変換動作中を示すADビジー信号16が
クロック信号生成部14に入力されている期間、すなわ
ちADビジー信号16が立上げられている期間のみディ
ジタル部13の動作クロック信号14Dは停止する。
【0019】このように図4に示す実施例では、アナロ
グ部動作中を示す信号を外部周辺回路18に出力しクロ
ック信号生成部14が外部周辺回路18から供給される
制御信号19によりディジタル部13用動作クロック信
号14Dを止めてディジタル部13の動作を停止させる
ため、ディジタル部13の動作により発生するディジタ
ル雑音は低減され、アナログ部の精度を向上させること
ができる。このためアナログ部からの出力のディジタル
信号12の精度が向上し、ディジタル部13での補正処
理が不要となる。
グ部動作中を示す信号を外部周辺回路18に出力しクロ
ック信号生成部14が外部周辺回路18から供給される
制御信号19によりディジタル部13用動作クロック信
号14Dを止めてディジタル部13の動作を停止させる
ため、ディジタル部13の動作により発生するディジタ
ル雑音は低減され、アナログ部の精度を向上させること
ができる。このためアナログ部からの出力のディジタル
信号12の精度が向上し、ディジタル部13での補正処
理が不要となる。
【0020】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに、本発明ではアナログ部動作中にこの動作中を示す
信号を検知する外部周辺回路から供給される制御信号に
基づいてクロック信号生成部がディジタル部の動作に用
いられる動作クロック信号を停止させるため、ディジタ
ル部の動作に起因して発生するディジタル雑音を低減さ
せアナログ部の精度の向上と安定化を図ることができ
る。
うに、本発明ではアナログ部動作中にこの動作中を示す
信号を検知する外部周辺回路から供給される制御信号に
基づいてクロック信号生成部がディジタル部の動作に用
いられる動作クロック信号を停止させるため、ディジタ
ル部の動作に起因して発生するディジタル雑音を低減さ
せアナログ部の精度の向上と安定化を図ることができ
る。
【図1】本発明の前提となる第1の例を示すブロック
図。
図。
【図2】本発明の前提となる第2の例を示すブロック
図。
図。
【図3】本発明の前提となる第3の例を示すブロック
図。
図。
【図4】本発明の実施例を示すブロック図。
【図5】従来のアナログ・ディジタル混在集積回路の一
例を示すブロック図。
例を示すブロック図。
11 AD変換器 12 ディジタル信号 13 ディジタル部 14 クロック信号生成部 14A アナログ動作クロック信号 14D ディジタル部動作クロック信号 15 アナログ入力信号 16 ADビジー信号 17 オア回路 18 外部周辺回路 19 クロック信号生成部制御信号
Claims (1)
- 【請求項1】アナログ信号を処理してディジタル信号に
変換するアナログ部と、前記ディジタル信号の処理を行
うディジタル部と、前記アナログ部と前記ディジタル部
とに動作クロック信号を供給するクロック信号生成部と
を具備したアナログ・ディジタル混在集積回路におい
て、 前記アナログ部は、前記アナログ部の動作が開始したこ
とを示す動作開始信号と前記アナログ部の動作が終了し
たことを示す動作終了信号を外部周辺回路に供給し、前
記クロック信号生成部は、前記外部周辺回路から供給さ
れる制御信号に基づいて前記ディジタル部を動作させる
クロック信号の停止と供給を行うことを特徴とするアナ
ログ・ディジタル混在集積回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3098823A JP2777291B2 (ja) | 1991-04-30 | 1991-04-30 | アナログ・ディジタル混在集積回路 |
KR1019920006748A KR950005221B1 (ko) | 1991-04-30 | 1992-04-22 | 아날로그 · 디지탈 혼재 집적회로 |
US07/876,093 US5373293A (en) | 1991-04-30 | 1992-04-30 | Mixed analog/digital mixed integrated circuit having a digital clock inhibit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3098823A JP2777291B2 (ja) | 1991-04-30 | 1991-04-30 | アナログ・ディジタル混在集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04328624A JPH04328624A (ja) | 1992-11-17 |
JP2777291B2 true JP2777291B2 (ja) | 1998-07-16 |
Family
ID=14230024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3098823A Expired - Fee Related JP2777291B2 (ja) | 1991-04-30 | 1991-04-30 | アナログ・ディジタル混在集積回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5373293A (ja) |
JP (1) | JP2777291B2 (ja) |
KR (1) | KR950005221B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3055192B2 (ja) | 1991-03-18 | 2000-06-26 | 株式会社デンソー | 音声認識装置 |
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JP2003037172A (ja) | 2001-07-23 | 2003-02-07 | Niigata Seimitsu Kk | アナログ・デジタル混載集積回路 |
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CN103199862B (zh) * | 2013-02-21 | 2016-06-22 | 四川电力科学研究院 | 一种用于模数混合录波的数据同步方法 |
KR20170001565U (ko) | 2015-10-26 | 2017-05-10 | 최병석 | 옷감인장장치 |
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US10296065B2 (en) | 2016-01-25 | 2019-05-21 | Samsung Electronics Co., Ltd. | Clock management using full handshaking |
KR102467172B1 (ko) | 2016-01-25 | 2022-11-14 | 삼성전자주식회사 | 반도체 장치 |
DE102017110823A1 (de) | 2016-01-25 | 2018-07-26 | Samsung Electronics Co., Ltd. | Halbleitervorrichtung, Halbleitersystem und Verfahren zum Betreiben der Halbleitervorrichtung |
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