JPS62198133A - 半導体論理集積回路の論理セル配置方法 - Google Patents
半導体論理集積回路の論理セル配置方法Info
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- JPS62198133A JPS62198133A JP61039527A JP3952786A JPS62198133A JP S62198133 A JPS62198133 A JP S62198133A JP 61039527 A JP61039527 A JP 61039527A JP 3952786 A JP3952786 A JP 3952786A JP S62198133 A JPS62198133 A JP S62198133A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 239000002184 metal Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000012938 design process Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
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-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体論理集積回路の論理セル配置方法に関
する。
する。
一般に半導体論理集積回路のレイアウト設計は、論理セ
ルを基板上に配置する工程と、結線U求のある論理セル
間を配線する工程とからなる。論理セル配置工程では、
マスタースライス方式、スタンダードセル方式いずれの
場合も、論理セルを多数個列状に並べて論理セル列を形
成し、このような論理セル列を複数列並べた構造とする
。このとぎ通常は、総配線長の最小化あるいは配線の混
雑度の均一化を目的関数として、論理セル配置が行われ
る。
ルを基板上に配置する工程と、結線U求のある論理セル
間を配線する工程とからなる。論理セル配置工程では、
マスタースライス方式、スタンダードセル方式いずれの
場合も、論理セルを多数個列状に並べて論理セル列を形
成し、このような論理セル列を複数列並べた構造とする
。このとぎ通常は、総配線長の最小化あるいは配線の混
雑度の均一化を目的関数として、論理セル配置が行われ
る。
配線工程では、通常2層金属配線を用いて結線要求のあ
るFa理セル間の接続を行なう。この場合セル列と平行
な方向に第1層金底配線が、これに直交する方向に第2
層金属配線がそれぞれ割当てられる。
るFa理セル間の接続を行なう。この場合セル列と平行
な方向に第1層金底配線が、これに直交する方向に第2
層金属配線がそれぞれ割当てられる。
ところで、論理セル自身の機能を実現するためのセル内
配線には一般に、多結晶シリコン膜配線と第21金属配
線更に必要なら第2111金属配線が用いられる。この
とき、各配線層毎にセル間配線に対する配線禁止領域が
定義される。即ち各層毎に論理セルとしての機能を実現
するために施したセル内配線に使用する領域を、その配
m11についてのセル上通過配線の禁止領域として定義
する。
配線には一般に、多結晶シリコン膜配線と第21金属配
線更に必要なら第2111金属配線が用いられる。この
とき、各配線層毎にセル間配線に対する配線禁止領域が
定義される。即ち各層毎に論理セルとしての機能を実現
するために施したセル内配線に使用する領域を、その配
m11についてのセル上通過配線の禁止領域として定義
する。
従って前述のような211g1金属配線では、セル上通
過配線として第211金属配線が用いられるから、セル
列を跨いで接続しなければならない結?!要求がある場
合には、上述の第2層金属配線に対する配線禁止領域を
避けて、セル上の通過可能領域を使って配線しなければ
ならない。
過配線として第211金属配線が用いられるから、セル
列を跨いで接続しなければならない結?!要求がある場
合には、上述の第2層金属配線に対する配線禁止領域を
避けて、セル上の通過可能領域を使って配線しなければ
ならない。
この様な配線工程において、第211配線に対するセル
上の配線通過可能領域の大きさが必要とする通過配線を
収容できない場合には、従来、通過配線を通ずための専
用のセル、即ちスルーセルを使用することが行われてい
た。
上の配線通過可能領域の大きさが必要とする通過配線を
収容できない場合には、従来、通過配線を通ずための専
用のセル、即ちスルーセルを使用することが行われてい
た。
第2図はその様な従来の論理集積回路の構成を示す。1
はチップ基板であり、2(21,22゜・・・)は論理
セル列である。論理セル列22上にはセル自身に配線通
過可能領域が少ないために、上述したスルーセル3 (
31,32)を挿入して、この上に配線を通している。
はチップ基板であり、2(21,22゜・・・)は論理
セル列である。論理セル列22上にはセル自身に配線通
過可能領域が少ないために、上述したスルーセル3 (
31,32)を挿入して、この上に配線を通している。
4 (41,42、・・・)は論理セル上の配線通過可
能領域である。
能領域である。
第2図から明らかなように、従来の配置配線法ではセル
間配線を通すためにのみスルーセルを設けることによっ
て、セル間長にバラツキが発生し、このため集積密度の
低下、チップ面積の増大等をもたらすという問題がある
。特にセル列上の通過配線は、多数のセル列の内でも中
央部に集中し、中央部のセル列で必要な通過配線が通過
可能領域の大きざを上回る傾向が大きい。
間配線を通すためにのみスルーセルを設けることによっ
て、セル間長にバラツキが発生し、このため集積密度の
低下、チップ面積の増大等をもたらすという問題がある
。特にセル列上の通過配線は、多数のセル列の内でも中
央部に集中し、中央部のセル列で必要な通過配線が通過
可能領域の大きざを上回る傾向が大きい。
この様な従来の問題は、従来のセル配置配線法では総配
線長の最小化および配線混雑度の均一化を目的としてい
て、セル列上の必要通過配線数と通過可能配線本数の関
係につき何等考慮が払われていなかったために生じてい
る。
線長の最小化および配線混雑度の均一化を目的としてい
て、セル列上の必要通過配線数と通過可能配線本数の関
係につき何等考慮が払われていなかったために生じてい
る。
本発明は上記問題を解決し、チップ基板の有効刊用と高
密度集積化を可能とした半導体論理集積回路の論理セル
配d方法を提供することを目的とする。
密度集積化を可能とした半導体論理集積回路の論理セル
配d方法を提供することを目的とする。
〔発明の1要〕
本発明は、上述したような論理セルの配置配線を行なう
に際し、セル列上を通過する配線の本数を予測し、その
子測暗がセル列上の通過配線可能本数を越えないように
論理セルの配置を決定する。
に際し、セル列上を通過する配線の本数を予測し、その
子測暗がセル列上の通過配線可能本数を越えないように
論理セルの配置を決定する。
そしであるセル列上の通過配線本数の予測値が通過配線
可能本数を越える場合には、そのセル列上の適当な論理
セルと隣接するセル列上の論理セルとの配置替えを行な
う。
可能本数を越える場合には、そのセル列上の適当な論理
セルと隣接するセル列上の論理セルとの配置替えを行な
う。
本発明によれば、セル列上の通過配線本数を予測し、セ
ル列上の通過配線可能fr4域を必要通過配線本数より
大きくするように論理セルを配置することにより、スル
ーセルを1〜力少なくすることができる。これにより、
配線工程後のセル間長の均一化および無効領域の最小化
を図って、論理!1!積回路の高集積化を実現すること
ができる。
ル列上の通過配線可能fr4域を必要通過配線本数より
大きくするように論理セルを配置することにより、スル
ーセルを1〜力少なくすることができる。これにより、
配線工程後のセル間長の均一化および無効領域の最小化
を図って、論理!1!積回路の高集積化を実現すること
ができる。
以下本発明の詳細な説明する。
先ず、第3図を参照してセル列上の通過配線可能領域を
定義する。注目するセル列上の通過配線可能領域とは、
第3図に示すように、各論理セル自身が保有する通過配
線可能な領域の和7と、最も長いセル列と注目するセル
列とのセル間長の差6との和8をいう。そしてこのセル
列上の通過配線9の本数がこの通過配線本数領[8を越
えないように、次に説明する手順■〜■により各論理セ
ルの配置、即ち各論理セルのセル列への割当てを行なう
。
定義する。注目するセル列上の通過配線可能領域とは、
第3図に示すように、各論理セル自身が保有する通過配
線可能な領域の和7と、最も長いセル列と注目するセル
列とのセル間長の差6との和8をいう。そしてこのセル
列上の通過配線9の本数がこの通過配線本数領[8を越
えないように、次に説明する手順■〜■により各論理セ
ルの配置、即ち各論理セルのセル列への割当てを行なう
。
■ 論理セルを初期配置することにより形成される各セ
ル列毎に通過配m(第3図の配線9に相当)の本数Nを
惇出する。
ル列毎に通過配m(第3図の配線9に相当)の本数Nを
惇出する。
■ 各セル列毎に、配置されている論理セル毎に保有す
る配線可能領域の和(第3図の領域7に相当)の本数m
lを算出する。
る配線可能領域の和(第3図の領域7に相当)の本数m
lを算出する。
■ 各セル列の長さを求め、セル間長の差による通過可
能領1ji (i3図の領域6)の本数m2を算出する
。
能領1ji (i3図の領域6)の本数m2を算出する
。
■ 各セル列毎に、
(m1十m2)−N−K
を求める。
■ K<Oのセル列がなくなるように、隣接するセル列
間で論理セルの入替えを行なう。
間で論理セルの入替えを行なう。
なお、ステップ■において論理セルの配置替えを行なう
場合、セル間長にある許容範囲以上のバラツキが生じな
いように配置替えの対象となる論理セルを選ぶ。また、
K<Oのセル列がなくなることが理想的であるが、論理
セルの入替えを行なってステップ■〜■を繰返しても、
K<0のセル列が残ることがあり得る。この様な場合に
は、止むをえずスルーセルを用いることになる。
場合、セル間長にある許容範囲以上のバラツキが生じな
いように配置替えの対象となる論理セルを選ぶ。また、
K<Oのセル列がなくなることが理想的であるが、論理
セルの入替えを行なってステップ■〜■を繰返しても、
K<0のセル列が残ることがあり得る。この様な場合に
は、止むをえずスルーセルを用いることになる。
以上のようにして論理セルの各セル列への割当てを決定
した後、各論理セル間を接続するための配線設計工程に
入る。配線設計工程においては、配線長や配線の混雑度
等を考慮して各セル列内で論理セルの位置決めが行われ
る。
した後、各論理セル間を接続するための配線設計工程に
入る。配線設計工程においては、配線長や配線の混雑度
等を考慮して各セル列内で論理セルの位置決めが行われ
る。
第1図はこの様なプロセスを経て得られた論理集積回路
のレイアウトを、従来の第2図と対比させて示す。第2
図では、セル列22上に配線可能領域がないためにスル
ーセル31.32を挿入しているが、第1図ではセル列
22上の論理セルb3とセル列23上の論理セルC3と
を入替えて、スルーセルをなくしている。またこの入替
えに伴い、けル列21上で論理セルa2とa3の入替え
を行なっている。
のレイアウトを、従来の第2図と対比させて示す。第2
図では、セル列22上に配線可能領域がないためにスル
ーセル31.32を挿入しているが、第1図ではセル列
22上の論理セルb3とセル列23上の論理セルC3と
を入替えて、スルーセルをなくしている。またこの入替
えに伴い、けル列21上で論理セルa2とa3の入替え
を行なっている。
こうしてこの実施例によれば、セル列上を通過する配線
を、論理セル上の通過配線可能領域で吸収できるように
論理セルを配置することにより、無効領域のない集積回
路が得られる。また配線工Ffflllのセル間長の均
一化が図られている。
を、論理セル上の通過配線可能領域で吸収できるように
論理セルを配置することにより、無効領域のない集積回
路が得られる。また配線工Ffflllのセル間長の均
一化が図られている。
本発明は上記実施例に限られるものではなく、その趣旨
を逸脱しない範囲で種々変形して実施することができる
。
を逸脱しない範囲で種々変形して実施することができる
。
【図面の簡単な説明】
第1図は本発明の一実施例による論理集積回路のレイア
ウトを示す図、第2図は従来の論理集積回路のレイアウ
トを示す図、第3図は本発明の詳細な説明するための図
である。 1・・・チップ基板、2・・・セル列、3・・・スルー
セル、4・・・通過配線可能rA域。 出願人代理人 弁理士 鈴江武彦 第3 図
ウトを示す図、第2図は従来の論理集積回路のレイアウ
トを示す図、第3図は本発明の詳細な説明するための図
である。 1・・・チップ基板、2・・・セル列、3・・・スルー
セル、4・・・通過配線可能rA域。 出願人代理人 弁理士 鈴江武彦 第3 図
Claims (1)
- 【特許請求の範囲】 半導体基板に複数の論理セルを配置してそれぞれ複数の
論理セルからなるセル列を複数列形成し、各論理セル間
を配線することにより所望の論理回路動作を実現するに
際し、前記複数の論理セルの配置を下記の手順により行
なうことを特徴とする。 半導体論理集積回路の論理セル配置方法。 記 (1)論理セルを初期配置することにより形成される各
セル列毎の通過配線の本数Nを算出する。 (2)各セル列毎に、配置されている論理セル毎に保有
する配線可能領域の和の本数m_1を求める。 (3)各セル列の長さを求め、セル列長の差による通過
可能領域の本数m_2を算出する。 (4)各セル列毎に、 (m_1+m_2)−N=K を求める。 (5)K<0のセル列がなくなるように、隣接するセル
列間で論理セルの入替えを行なう。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61039527A JPH0763074B2 (ja) | 1986-02-25 | 1986-02-25 | 半導体論理集積回路の論理セル配置方法 |
US06/945,854 US4839821A (en) | 1986-02-25 | 1986-12-23 | Automatic cell-layout arranging method and apparatus for polycell logic LSI |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61039527A JPH0763074B2 (ja) | 1986-02-25 | 1986-02-25 | 半導体論理集積回路の論理セル配置方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62198133A true JPS62198133A (ja) | 1987-09-01 |
JPH0763074B2 JPH0763074B2 (ja) | 1995-07-05 |
Family
ID=12555515
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61039527A Expired - Fee Related JPH0763074B2 (ja) | 1986-02-25 | 1986-02-25 | 半導体論理集積回路の論理セル配置方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4839821A (ja) |
JP (1) | JPH0763074B2 (ja) |
Cited By (1)
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JPH0496250A (ja) * | 1990-08-03 | 1992-03-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路のブロック形状決定方法 |
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1986
- 1986-02-25 JP JP61039527A patent/JPH0763074B2/ja not_active Expired - Fee Related
- 1986-12-23 US US06/945,854 patent/US4839821A/en not_active Expired - Lifetime
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