JPH0496250A - 半導体集積回路のブロック形状決定方法 - Google Patents
半導体集積回路のブロック形状決定方法Info
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- JPH0496250A JPH0496250A JP20723890A JP20723890A JPH0496250A JP H0496250 A JPH0496250 A JP H0496250A JP 20723890 A JP20723890 A JP 20723890A JP 20723890 A JP20723890 A JP 20723890A JP H0496250 A JPH0496250 A JP H0496250A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000035515 penetration Effects 0.000 claims description 34
- 238000004904 shortening Methods 0.000 claims description 17
- 238000011946 reduction process Methods 0.000 abstract 2
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- 230000000149 penetrating effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000011435 rock Substances 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、ポリセル方式の半導体集積回路のブロック形
状決定方法に関する。
状決定方法に関する。
(従来の技術)
ポリセル方式の半導体集積回路のブロックは、論理機能
を有し一般的に同じ高さを有する矩形状のセルを複数個
並べてセル行が形成され、該セル行が複数行配置される
と共に該セル行間に配線が施されることにより形成され
る。そして、このようにして形成されたブロックは、さ
らに種々の機能を有するブロックと組み合わされて所望
の機能を有する半導体集積回路か形成される。その際、
ブロック形状は、各ブロックが組み合わされてなる半導
体集積回路全体のレイアウト面積に影響を与える重要な
要因の1つになる。
を有し一般的に同じ高さを有する矩形状のセルを複数個
並べてセル行が形成され、該セル行が複数行配置される
と共に該セル行間に配線が施されることにより形成され
る。そして、このようにして形成されたブロックは、さ
らに種々の機能を有するブロックと組み合わされて所望
の機能を有する半導体集積回路か形成される。その際、
ブロック形状は、各ブロックが組み合わされてなる半導
体集積回路全体のレイアウト面積に影響を与える重要な
要因の1つになる。
第4図は各ブロックの配置結果を示すレイアウト図であ
って、同図において、41.41・・・及び42.42
・・・は各々セル行を、43及び44は各々ブロックを
、45は配線の存在しない空き領域を各々示している。
って、同図において、41.41・・・及び42.42
・・・は各々セル行を、43及び44は各々ブロックを
、45は配線の存在しない空き領域を各々示している。
第4図に示すように、ブロック43におけるセル行41
の長さとブロック44におけるセル行42の長さとが異
なり、セル行41の方がセル行42よりも長いものとす
る。この場合、−船釣にブロック44に隣接して空き領
域45が発生し、空き領域45の大きさだけ全体のレイ
アウト面積か増大することになる。従って、空き領域4
5のないブロック形状を設定することは、半導体集積回
路全体のレイアウト面積を縮小するための重要な手段に
なる。
の長さとブロック44におけるセル行42の長さとが異
なり、セル行41の方がセル行42よりも長いものとす
る。この場合、−船釣にブロック44に隣接して空き領
域45が発生し、空き領域45の大きさだけ全体のレイ
アウト面積か増大することになる。従って、空き領域4
5のないブロック形状を設定することは、半導体集積回
路全体のレイアウト面積を縮小するための重要な手段に
なる。
第5図は従来のブロック形状決定方法を示すアルゴリズ
ムを示し、同図において51. 52. 53.54,
55,56.57は各々処理であって、第6図は従来の
ブロック形状決定方法によって設定されたブロック形状
のレイアウトを示し、同図において61及び62は各々
セル行を、63はセル行数が3である場合のブロックを
、64はセル行数が4であるブロックを各々示している
。
ムを示し、同図において51. 52. 53.54,
55,56.57は各々処理であって、第6図は従来の
ブロック形状決定方法によって設定されたブロック形状
のレイアウトを示し、同図において61及び62は各々
セル行を、63はセル行数が3である場合のブロックを
、64はセル行数が4であるブロックを各々示している
。
以下、従来のブロック形状決定方法を第5図のフローチ
ャートに基づいて説明する。
ャートに基づいて説明する。
まず、処理51でブロックの所望形状を入力した後、処
理52において、処理51で入力されたブロック形状に
なると予想される予想セル行数を設定する。
理52において、処理51で入力されたブロック形状に
なると予想される予想セル行数を設定する。
次に処理53で、セルを前記予想セル行数になるように
各セル行に分配して配置した後、処理54で、配置され
た各セルの位置関係から各セルの信号端子同士を接続す
る配線の概略の経路を決定する。
各セル行に分配して配置した後、処理54で、配置され
た各セルの位置関係から各セルの信号端子同士を接続す
る配線の概略の経路を決定する。
次に、処理55において、処理54で決定された概略配
線経路を基にして、セル行間の配線領域であるチャネル
に存在する配線のトラック数に合わせてセル行を上下に
移動し、信号端子同士を接続する配線の座標を決定して
詳細な配線経路を設定する。従って、この処理55にお
いてブロックの形状は一応決定される。
線経路を基にして、セル行間の配線領域であるチャネル
に存在する配線のトラック数に合わせてセル行を上下に
移動し、信号端子同士を接続する配線の座標を決定して
詳細な配線経路を設定する。従って、この処理55にお
いてブロックの形状は一応決定される。
次に、処理56において、処理55で決定されたブロッ
ク形状と処理51で入力された所望ブロック形状とを比
較し、決定されたブロック形状が適合するか否かつまり
決定されたブロック形状のセル行数を変更すべきか否か
を判断する。
ク形状と処理51で入力された所望ブロック形状とを比
較し、決定されたブロック形状が適合するか否かつまり
決定されたブロック形状のセル行数を変更すべきか否か
を判断する。
処理56においてセル行数を変更すると判断した場合に
は、入力された形状に近付くように処理57でセル行数
を変更する。一方、処理56においてセル行数を変更し
ないと判断した場合には処理を終了する。
は、入力された形状に近付くように処理57でセル行数
を変更する。一方、処理56においてセル行数を変更し
ないと判断した場合には処理を終了する。
以上のブロック形状決定方法を具体的に説明すると、処
理52で設定された予想セル行数が3であって、処理5
3.54及び55を行なった結果、第6図(a)に示す
ような長さを有するブロック63が形成され、処理56
において予想セル行数と比較した結果、形成されたセル
行61の長さか予想セル行数よりも長かった場合、処理
57においてセル行数を増加させ、さらに処理53.
54及び55を行なって、第6図(b)に示すように前
記のセル行61よりも短い長さのセル行62を有するブ
ロック64を形成する。そして、以上の処理を繰り返す
ことにより、所望形状を有するブロックを形成すること
ができる。
理52で設定された予想セル行数が3であって、処理5
3.54及び55を行なった結果、第6図(a)に示す
ような長さを有するブロック63が形成され、処理56
において予想セル行数と比較した結果、形成されたセル
行61の長さか予想セル行数よりも長かった場合、処理
57においてセル行数を増加させ、さらに処理53.
54及び55を行なって、第6図(b)に示すように前
記のセル行61よりも短い長さのセル行62を有するブ
ロック64を形成する。そして、以上の処理を繰り返す
ことにより、所望形状を有するブロックを形成すること
ができる。
(発明が解決しようとする課題)
しかるに、前記のような方法では、セル行数を変化させ
た場合にセル行の長さが大幅に変化するという問題、及
びセル行数をそのままにして、ブロックの横幅の長さつ
まりセル行の長さを微妙に短くしたり或いはブロックの
高さを若干低くするという細かい対応ができないという
問題があった。
た場合にセル行の長さが大幅に変化するという問題、及
びセル行数をそのままにして、ブロックの横幅の長さつ
まりセル行の長さを微妙に短くしたり或いはブロックの
高さを若干低くするという細かい対応ができないという
問題があった。
前記に鑑み、本発明は、セル行の長さ及びブロックの高
さを微妙に変化させることにより、ブロック形状を予め
設定された形状に適合するように変化させ、これにより
配線の存在しない無効領域を低減させることかできる半
導体集積回路のブロック形状決定方法を提供するもので
ある。
さを微妙に変化させることにより、ブロック形状を予め
設定された形状に適合するように変化させ、これにより
配線の存在しない無効領域を低減させることかできる半
導体集積回路のブロック形状決定方法を提供するもので
ある。
(課題を解決するための手段)
前記の目的を達成するため、本発明は、論理機能を有す
るセルを複数個並べてセル行を形成し、該セル行を複数
行配置すると共に該セル行間に配線を施すことにより、
所望の形状を有するブロックを形成する半導体集積回路
のブロック形状決定方法を対象とし、前記セル行を貫通
して前記セルの信号端子同士を接続する貫通配線を、前
記セル内部の信号線を貫通領域とする第1の貫通領域、
前記セル内部に予め貫通領域用に用意された第2の貫通
領域、或いは前記セル同士の間に設けられる第3の貫通
領域に割り当てる際に、該貫通配線を、使用されていな
い第2の貫通領域に割り当てるか又はセル間に新たに第
3の貫通領域を設け該第3の貫通領域に割り当てること
により前記セル行間のトラック数を減少させるトラック
数減少工程と、一のセル行に含まれる等電位の貫通領域
が複数個存在し且つ該複数個の貫通領域のうちに前記第
3の貫通領域が含まれる場合には、該第3の貫通領域を
通過する貫通配線が当該セル行における他の貫通領域を
通過するように配線経路を変更すると共に当該節3の貫
通領域を削除すること、及び一のセル行に含まれる等電
位の貫通領域が複数個存在し且つ該複数個の貫通領域に
前記第2の貫通領域が含まれる場合には、該第2の貫通
領域を通過する貫通配線が当該セル行における他の貫通
領域を通過するように配線経路を変更し、前記第3の貫
通領域を使用している他電位の貫通配線を前記第2の貫
通領域に割り当て、前記第3の貫通領域を削除すること
により、前記一のセル行の長さを短縮するセル行短縮工
程と、前記セル行短縮工程で短縮されたセル行の長さが
予め設定されたブロック形状におけるセル行の長さより
長い場合には前記セル行短縮工程を再度行なう工程と、
前記トラック数減少工程で減少されたトラック数が予め
設定されたブロック形状のトラック数より多い場合には
前記トラック数減少工程を再度行なう工程とからなるブ
ロック形状比較工程とを含む構成とするものである。
るセルを複数個並べてセル行を形成し、該セル行を複数
行配置すると共に該セル行間に配線を施すことにより、
所望の形状を有するブロックを形成する半導体集積回路
のブロック形状決定方法を対象とし、前記セル行を貫通
して前記セルの信号端子同士を接続する貫通配線を、前
記セル内部の信号線を貫通領域とする第1の貫通領域、
前記セル内部に予め貫通領域用に用意された第2の貫通
領域、或いは前記セル同士の間に設けられる第3の貫通
領域に割り当てる際に、該貫通配線を、使用されていな
い第2の貫通領域に割り当てるか又はセル間に新たに第
3の貫通領域を設け該第3の貫通領域に割り当てること
により前記セル行間のトラック数を減少させるトラック
数減少工程と、一のセル行に含まれる等電位の貫通領域
が複数個存在し且つ該複数個の貫通領域のうちに前記第
3の貫通領域が含まれる場合には、該第3の貫通領域を
通過する貫通配線が当該セル行における他の貫通領域を
通過するように配線経路を変更すると共に当該節3の貫
通領域を削除すること、及び一のセル行に含まれる等電
位の貫通領域が複数個存在し且つ該複数個の貫通領域に
前記第2の貫通領域が含まれる場合には、該第2の貫通
領域を通過する貫通配線が当該セル行における他の貫通
領域を通過するように配線経路を変更し、前記第3の貫
通領域を使用している他電位の貫通配線を前記第2の貫
通領域に割り当て、前記第3の貫通領域を削除すること
により、前記一のセル行の長さを短縮するセル行短縮工
程と、前記セル行短縮工程で短縮されたセル行の長さが
予め設定されたブロック形状におけるセル行の長さより
長い場合には前記セル行短縮工程を再度行なう工程と、
前記トラック数減少工程で減少されたトラック数が予め
設定されたブロック形状のトラック数より多い場合には
前記トラック数減少工程を再度行なう工程とからなるブ
ロック形状比較工程とを含む構成とするものである。
(作用)
本発明の半導体集積回路のブロック形状決定方法によれ
ば、セル行間のトラック数を減少させるトラック数減少
工程と、第3の貫通領域を削除することによりセル行の
長さを短縮するセル行短縮工程と、前記セル行短縮工程
で短縮されたセル行の長さが予め設定された長さより長
い場合には該セル行短縮工程を再度行なう工程及び前記
トラック数減少工程で減少されたトラック数が予め設定
されたトラック数より多い場合には該トラック数減少工
程を再度行なう工程からなるブロック形状比較工程とを
含むので、セル行の長さ及びブロックの高さを微妙に変
化させることができる。
ば、セル行間のトラック数を減少させるトラック数減少
工程と、第3の貫通領域を削除することによりセル行の
長さを短縮するセル行短縮工程と、前記セル行短縮工程
で短縮されたセル行の長さが予め設定された長さより長
い場合には該セル行短縮工程を再度行なう工程及び前記
トラック数減少工程で減少されたトラック数が予め設定
されたトラック数より多い場合には該トラック数減少工
程を再度行なう工程からなるブロック形状比較工程とを
含むので、セル行の長さ及びブロックの高さを微妙に変
化させることができる。
(実施例)
第1図は本発明の一実施例に係るブロック形状決定方法
のアルゴリズムを示す図であって、同図において、11
,12,13,14,15,16゜17.18,19.
20及び21は各々処理を示している。また、第2図は
貫通配線のレイアウト図であって、同図において、21
はセル行、22は貫通配線、23はセル行間配線、24
は第1の貫通領域、25は第2の貫通領域、26はセル
、27は第3の貫通領域、28及び29は信号端子であ
る。さらに、第3図は貫通配線の本数を変えることによ
り、セル行の長さが変化した場合のレイアウト図を示し
ており、同図において、21はセル行、31は信号端子
、32及び33は貫通配線、34及び35はセル行間配
線を各々示している。
のアルゴリズムを示す図であって、同図において、11
,12,13,14,15,16゜17.18,19.
20及び21は各々処理を示している。また、第2図は
貫通配線のレイアウト図であって、同図において、21
はセル行、22は貫通配線、23はセル行間配線、24
は第1の貫通領域、25は第2の貫通領域、26はセル
、27は第3の貫通領域、28及び29は信号端子であ
る。さらに、第3図は貫通配線の本数を変えることによ
り、セル行の長さが変化した場合のレイアウト図を示し
ており、同図において、21はセル行、31は信号端子
、32及び33は貫通配線、34及び35はセル行間配
線を各々示している。
以下、本実施例の一実施例に係るブロック形状決定方法
の手順を第1図のフローチャートに基づいて説明する。
の手順を第1図のフローチャートに基づいて説明する。
まず、第1図に示すように、処理11でブロックの所望
形状を入力した後、処理12において、処理11で入力
された所望形状になると予想されるセル行数を設定する
。
形状を入力した後、処理12において、処理11で入力
された所望形状になると予想されるセル行数を設定する
。
次に、処理13で、設定されたセル行数になるように、
各セル行にセルを分配して配置し、処理14で、配置さ
れたセルの位置関係から信号端子同士を接続する配線の
概略経路を決定する。
各セル行にセルを分配して配置し、処理14で、配置さ
れたセルの位置関係から信号端子同士を接続する配線の
概略経路を決定する。
次に、処理15で、セル行間の配線トラック数とセル行
の長さからブロックの形状を予想してブロックの予想形
状を決定する。そして、処理16において、処理15で
決定したブロックの予想形状と処理11で入力されたブ
ロックの所望形状との比較を行ない、ブロックの形状を
変更するか否かを判断する。
の長さからブロックの形状を予想してブロックの予想形
状を決定する。そして、処理16において、処理15で
決定したブロックの予想形状と処理11で入力されたブ
ロックの所望形状との比較を行ない、ブロックの形状を
変更するか否かを判断する。
次に、処理16でブロックの形状を変更すると判断する
場合には、その変更がセル行の短縮であるときには処理
17でセル行を短縮し、その変更がトラック数の減少で
あるときには処理18でトラック数を減少する。そして
、いずれの場合にも、処理15に戻って再度ブロック形
状を予想する。
場合には、その変更がセル行の短縮であるときには処理
17でセル行を短縮し、その変更がトラック数の減少で
あるときには処理18でトラック数を減少する。そして
、いずれの場合にも、処理15に戻って再度ブロック形
状を予想する。
なお、処理17及び処理]8の詳細な手順については後
述する。
述する。
一方、処理16でブロックの形状を変更しないと判断す
る場合には、処理19で詳細な配線経路を決定する。つ
まり、セル行間に挾まれた配線領域であるチャネルに存
在する配線のトラック数に合わせてセル行を上下に移動
し、信号端子同士を接続する配線の座標を決定して、最
終的に配線パターンを形成してブロック形状を決定する
。
る場合には、処理19で詳細な配線経路を決定する。つ
まり、セル行間に挾まれた配線領域であるチャネルに存
在する配線のトラック数に合わせてセル行を上下に移動
し、信号端子同士を接続する配線の座標を決定して、最
終的に配線パターンを形成してブロック形状を決定する
。
次に、処理20において、処理19で決定されたブロッ
ク形状と処理11で入力された所望形状とを比較し、ブ
ロック形状の大幅変更つまりセル行数を変更するか否か
を判断する。そして、処理20でセル行数を変更すると
判断する場合には、処理21でセル行数を変更した後、
再度処理13に戻り、変更されたセル行数になるように
、各セル行にセルを分配して配置する。
ク形状と処理11で入力された所望形状とを比較し、ブ
ロック形状の大幅変更つまりセル行数を変更するか否か
を判断する。そして、処理20でセル行数を変更すると
判断する場合には、処理21でセル行数を変更した後、
再度処理13に戻り、変更されたセル行数になるように
、各セル行にセルを分配して配置する。
一方、処理20でセル行数を変更しないと判断する場合
には、処理を終了する。
には、処理を終了する。
以下、上述の処理17及び処理18の詳細な手順につい
て第2図及び第3図に基づいて説明するが、これらの処
理はセル行を貫通する貫通配線の最適化により行なうも
のである。
て第2図及び第3図に基づいて説明するが、これらの処
理はセル行を貫通する貫通配線の最適化により行なうも
のである。
まず、処理17つまり貫通配線の数を減少させることに
よりセル行の長さを短縮する方法について説明する。
よりセル行の長さを短縮する方法について説明する。
貫通配線は、セル行同士の間に別のセル行が介在する場
合における前記のセル行同士のセルの信号端子を接続す
るため、前記別のセル行を貫通して設けられるものであ
って、具体的には、第2図(a)に示すように、貫通配
線22は第2番目のセル行21bを貫通して第1番目の
セル行21aの信号端子28と第3番目のセル行21c
の信号端子29とを接続するために用いられる。
合における前記のセル行同士のセルの信号端子を接続す
るため、前記別のセル行を貫通して設けられるものであ
って、具体的には、第2図(a)に示すように、貫通配
線22は第2番目のセル行21bを貫通して第1番目の
セル行21aの信号端子28と第3番目のセル行21c
の信号端子29とを接続するために用いられる。
また、貫通配線22を配置する領域としては、通常、以
下に説明する3種類のものが採用されている。すなわち
、第2図(b)に示すように、セル26の内部に設けら
れ該セル26の論理回路に接続されている第1の貫通領
域24と、セル26の内部に予め設けられ該セル26の
論理回路に接続されていない第2の貫通領域25と、セ
ル26同士の間隔を広げることにより設けられセル26
同士の間を貫通する第3の貫通領域27とかある。
下に説明する3種類のものが採用されている。すなわち
、第2図(b)に示すように、セル26の内部に設けら
れ該セル26の論理回路に接続されている第1の貫通領
域24と、セル26の内部に予め設けられ該セル26の
論理回路に接続されていない第2の貫通領域25と、セ
ル26同士の間隔を広げることにより設けられセル26
同士の間を貫通する第3の貫通領域27とかある。
但し、第3の貫通領域27を採用する場合には、セル2
6同士の間隔が広がるためにセル行21の長さは長(な
る。
6同士の間隔が広がるためにセル行21の長さは長(な
る。
一般的に、ブロックの形状は、配線の経路を変えて貫通
配線の本数を変えることにより変化させることができる
。第3図(a)に示したレイアウト図は、2本の貫通配
線32及び33を使用しており、貫通配線33は第2の
貫通領域25か若しくは第3の貫通領域27を採用して
いるものとする。
配線の本数を変えることにより変化させることができる
。第3図(a)に示したレイアウト図は、2本の貫通配
線32及び33を使用しており、貫通配線33は第2の
貫通領域25か若しくは第3の貫通領域27を採用して
いるものとする。
この場合、処理17においては、貫通配線33が第3の
貫通領域27を採用しているとすると、第3図(a)に
示すセル行間配線34を、第3図(b)に示すセル行間
配線35のように経路変更することにより、第3の貫通
領域27からなる貫通配線33を削除する。
貫通領域27を採用しているとすると、第3図(a)に
示すセル行間配線34を、第3図(b)に示すセル行間
配線35のように経路変更することにより、第3の貫通
領域27からなる貫通配線33を削除する。
また、貫通配線33が第2の貫通領域25を採用してい
るとすると、他電位の貫通配線が使用している第3の貫
通領域27と前記貫通配線33が使用している第2の貫
通領域25とを交換し、前記貫通配線33が使用する第
3の貫通領域27を削除する。
るとすると、他電位の貫通配線が使用している第3の貫
通領域27と前記貫通配線33が使用している第2の貫
通領域25とを交換し、前記貫通配線33が使用する第
3の貫通領域27を削除する。
前記の結果、第3図(b)に示すレイアウト図が得られ
、セル行の長さを短縮することができる。
、セル行の長さを短縮することができる。
また、処理18においては、上記処理17と逆の処理を
行なうことにより、第3図(b)に示す配線35が第3
図(a)に示す配線34に経路変更すれるので、セル行
21間に設けられたセル行間配線35のトラック数が減
少する。
行なうことにより、第3図(b)に示す配線35が第3
図(a)に示す配線34に経路変更すれるので、セル行
21間に設けられたセル行間配線35のトラック数が減
少する。
以上説明したように、前記実施例によると、セル行短縮
工程(処理17)と、トラック数減少工程(処理18)
と、ブロック形状比較工程(処理16)とにより、セル
行の長さ及びブロックの高さを各々微妙に変化させるこ
とができ、設定されタフロック形状に適合するようにブ
ロックの形状を変化させることができる。
工程(処理17)と、トラック数減少工程(処理18)
と、ブロック形状比較工程(処理16)とにより、セル
行の長さ及びブロックの高さを各々微妙に変化させるこ
とができ、設定されタフロック形状に適合するようにブ
ロックの形状を変化させることができる。
(発明の効果)
以上説明したように、本発明に係るブロック形状決定方
法によると、セル行間のトラック数を減少させるトラッ
ク数減少工程と、第3の貫通領域を削除することにより
セル行の長さを短縮するセル行短縮工程と、前記セル行
短縮工程で短縮されたセル行の長さが予め設定された長
さより長い場合には該セル行短縮工程を再度行なう工程
及び前記トラック数減少工程で減少されたトラック数が
予め設定されたトラック数より多い場合には該トラック
数減少工程を再度行なう工程からなるブロック形状比較
工程とを含むので、セル行の長さ及びブロックの高さを
微妙に変化させることができる。
法によると、セル行間のトラック数を減少させるトラッ
ク数減少工程と、第3の貫通領域を削除することにより
セル行の長さを短縮するセル行短縮工程と、前記セル行
短縮工程で短縮されたセル行の長さが予め設定された長
さより長い場合には該セル行短縮工程を再度行なう工程
及び前記トラック数減少工程で減少されたトラック数が
予め設定されたトラック数より多い場合には該トラック
数減少工程を再度行なう工程からなるブロック形状比較
工程とを含むので、セル行の長さ及びブロックの高さを
微妙に変化させることができる。
このため、本発明によると、配線のない無効領域を低減
させることができるため、半導体集積回路のレイアウト
面積の縮小化が実現できるので、その実用的効果は極め
て大きい。
させることができるため、半導体集積回路のレイアウト
面積の縮小化が実現できるので、その実用的効果は極め
て大きい。
第1図は本発明の一実施例に係るブロック形状決定方法
のフローチャート図、第2図は前記ブロック決定方法を
適用した場合の貫通配線のレイアウト図、第3図は前記
ブロック決定方法を適用した場合のブロックのレイアウ
ト図、第4図は従来の一般的な配置状態を示すブロック
のレイアウト図、第5図は従来のプロ、ツク形状決定方
法のフローチャート図、第6図は前記従来のブロック形
状決定方法を適用した場合のブロックのレイアウト図で
ある。 11.12.1B、14,16,17,18゜19.2
0.21・・・処理 21・・・セル行 22・・・貫通配線 23・・・セル行間配線(配線) 24・・・第1の貫通領域 25・・・第2の貫通領域 26・・・セル 27・・・第3の貫通領域 28.29.31・・・信号端子 32.33・・・貫通配線 34.35・・・セル行間配線(配線)41.42・・
・セル行 43.44・・・ブロック 45・・・無効領域 51.52,53,54,55,56.57・・・処理 61.62・・・セル行 63.64・・・ブロック (Q) 払 (b) b (C) 第2図 第3図 第4図 (b) 第6図 氾5図
のフローチャート図、第2図は前記ブロック決定方法を
適用した場合の貫通配線のレイアウト図、第3図は前記
ブロック決定方法を適用した場合のブロックのレイアウ
ト図、第4図は従来の一般的な配置状態を示すブロック
のレイアウト図、第5図は従来のプロ、ツク形状決定方
法のフローチャート図、第6図は前記従来のブロック形
状決定方法を適用した場合のブロックのレイアウト図で
ある。 11.12.1B、14,16,17,18゜19.2
0.21・・・処理 21・・・セル行 22・・・貫通配線 23・・・セル行間配線(配線) 24・・・第1の貫通領域 25・・・第2の貫通領域 26・・・セル 27・・・第3の貫通領域 28.29.31・・・信号端子 32.33・・・貫通配線 34.35・・・セル行間配線(配線)41.42・・
・セル行 43.44・・・ブロック 45・・・無効領域 51.52,53,54,55,56.57・・・処理 61.62・・・セル行 63.64・・・ブロック (Q) 払 (b) b (C) 第2図 第3図 第4図 (b) 第6図 氾5図
Claims (1)
- (1)論理機能を有するセルを複数個並べてセル行を形
成し、該セル行を複数行配置すると共に該セル行間に配
線を施すことにより、所望の形状を有するブロックを形
成する半導体集積回路のブロック形状決定方法であって
、 前記セル行を貫通して前記セルの信号端子同士を接続す
る貫通配線を、前記セル内部の信号線を貫通領域とする
第1の貫通領域、前記セル内部に予め貫通領域用に用意
された第2の貫通領域、或いは前記セル同士の間に設け
られる第3の貫通領域に割り当てる際に、該貫通配線を
、使用されていない第2の貫通領域に割り当てるか又は
セル間に新たに第3の貫通領域を設け当該第3の貫通領
域に割り当てることにより前記セル行間のトラック数を
減少させるトラック数減少工程と、 一のセル行に含まれる等電位の貫通領域が複数個存在し
且つ該複数個の貫通領域のうちに前記第3の貫通領域が
含まれる場合には、該第3の貫通領域を通過する貫通配
線が当該セル行における他の貫通領域を通過するように
配線経路を変更すると共に当該第3の貫通領域を削除す
ること、及び一のセル行に含まれる等電位の貫通領域が
複数個存在し且つ該複数個の貫通領域に前記第2の貫通
領域が含まれる場合には、該第2の貫通領域を通過する
貫通配線が当該セル行における他の貫通領域を通過する
ように配線経路を変更し、前記第3の貫通領域を使用し
ている他電位の貫通配線を前記第2の貫通領域に割り当
て、前記第3の貫通領域を削除することにより、前記一
のセル行の長さを短縮するセル行短縮工程と、 前記セル行短縮工程で短縮されたセル行の長さが予め設
定されたブロック形状におけるセル行の長さより長い場
合には前記セル行短縮工程を再度行なう工程と、前記ト
ラック数減少工程で減少されたトラック数が予め設定さ
れたブロック形状のトラック数より多い場合には前記ト
ラック数減少工程を再度行なう工程とからなるブロック
形状比較工程とを含むことを特徴とする半導体集積回路
のブロック形状決定方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20723890A JPH0496250A (ja) | 1990-08-03 | 1990-08-03 | 半導体集積回路のブロック形状決定方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20723890A JPH0496250A (ja) | 1990-08-03 | 1990-08-03 | 半導体集積回路のブロック形状決定方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0496250A true JPH0496250A (ja) | 1992-03-27 |
Family
ID=16536511
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20723890A Pending JPH0496250A (ja) | 1990-08-03 | 1990-08-03 | 半導体集積回路のブロック形状決定方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0496250A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62198133A (ja) * | 1986-02-25 | 1987-09-01 | Toshiba Corp | 半導体論理集積回路の論理セル配置方法 |
JPS6442148A (en) * | 1987-08-10 | 1989-02-14 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1990
- 1990-08-03 JP JP20723890A patent/JPH0496250A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62198133A (ja) * | 1986-02-25 | 1987-09-01 | Toshiba Corp | 半導体論理集積回路の論理セル配置方法 |
JPS6442148A (en) * | 1987-08-10 | 1989-02-14 | Fujitsu Ltd | Semiconductor integrated circuit device |
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