JPH0496250A - 半導体集積回路のブロック形状決定方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ポリセル方式の半導体集積回路のブロック形
状決定方法に関する。

（従来の技術） ポリセル方式の半導体集積回路のブロックは、論理機能
を有し一般的に同じ高さを有する矩形状のセルを複数個
並べてセル行が形成され、該セル行が複数行配置される
と共に該セル行間に配線が施されることにより形成され
る。そして、このようにして形成されたブロックは、さ
らに種々の機能を有するブロックと組み合わされて所望
の機能を有する半導体集積回路か形成される。その際、
ブロック形状は、各ブロックが組み合わされてなる半導
体集積回路全体のレイアウト面積に影響を与える重要な
要因の１つになる。

第４図は各ブロックの配置結果を示すレイアウト図であ
って、同図において、４１．４１・・・及び４２．４２
・・・は各々セル行を、４３及び４４は各々ブロックを
、４５は配線の存在しない空き領域を各々示している。

第４図に示すように、ブロック４３におけるセル行４１
の長さとブロック４４におけるセル行４２の長さとが異
なり、セル行４１の方がセル行４２よりも長いものとす
る。この場合、−船釣にブロック４４に隣接して空き領
域４５が発生し、空き領域４５の大きさだけ全体のレイ
アウト面積か増大することになる。従って、空き領域４
５のないブロック形状を設定することは、半導体集積回
路全体のレイアウト面積を縮小するための重要な手段に
なる。

第５図は従来のブロック形状決定方法を示すアルゴリズ
ムを示し、同図において５１．　５２．　５３．５４，
５５，５６．５７は各々処理であって、第６図は従来の
ブロック形状決定方法によって設定されたブロック形状
のレイアウトを示し、同図において６１及び６２は各々
セル行を、６３はセル行数が３である場合のブロックを
、６４はセル行数が４であるブロックを各々示している
。

以下、従来のブロック形状決定方法を第５図のフローチ
ャートに基づいて説明する。

まず、処理５１でブロックの所望形状を入力した後、処
理５２において、処理５１で入力されたブロック形状に
なると予想される予想セル行数を設定する。

次に処理５３で、セルを前記予想セル行数になるように
各セル行に分配して配置した後、処理５４で、配置され
た各セルの位置関係から各セルの信号端子同士を接続す
る配線の概略の経路を決定する。

次に、処理５５において、処理５４で決定された概略配
線経路を基にして、セル行間の配線領域であるチャネル
に存在する配線のトラック数に合わせてセル行を上下に
移動し、信号端子同士を接続する配線の座標を決定して
詳細な配線経路を設定する。従って、この処理５５にお
いてブロックの形状は一応決定される。

次に、処理５６において、処理５５で決定されたブロッ
ク形状と処理５１で入力された所望ブロック形状とを比
較し、決定されたブロック形状が適合するか否かつまり
決定されたブロック形状のセル行数を変更すべきか否か
を判断する。

処理５６においてセル行数を変更すると判断した場合に
は、入力された形状に近付くように処理５７でセル行数
を変更する。一方、処理５６においてセル行数を変更し
ないと判断した場合には処理を終了する。

以上のブロック形状決定方法を具体的に説明すると、処
理５２で設定された予想セル行数が３であって、処理５
３．５４及び５５を行なった結果、第６図（ａ）に示す
ような長さを有するブロック６３が形成され、処理５６
において予想セル行数と比較した結果、形成されたセル
行６１の長さか予想セル行数よりも長かった場合、処理
５７においてセル行数を増加させ、さらに処理５３．　
５４及び５５を行なって、第６図（ｂ）に示すように前
記のセル行６１よりも短い長さのセル行６２を有するブ
ロック６４を形成する。そして、以上の処理を繰り返す
ことにより、所望形状を有するブロックを形成すること
ができる。

（発明が解決しようとする課題） しかるに、前記のような方法では、セル行数を変化させ
た場合にセル行の長さが大幅に変化するという問題、及
びセル行数をそのままにして、ブロックの横幅の長さつ
まりセル行の長さを微妙に短くしたり或いはブロックの
高さを若干低くするという細かい対応ができないという
問題があった。

前記に鑑み、本発明は、セル行の長さ及びブロックの高
さを微妙に変化させることにより、ブロック形状を予め
設定された形状に適合するように変化させ、これにより
配線の存在しない無効領域を低減させることかできる半
導体集積回路のブロック形状決定方法を提供するもので
ある。

（課題を解決するための手段） 前記の目的を達成するため、本発明は、論理機能を有す
るセルを複数個並べてセル行を形成し、該セル行を複数
行配置すると共に該セル行間に配線を施すことにより、
所望の形状を有するブロックを形成する半導体集積回路
のブロック形状決定方法を対象とし、前記セル行を貫通
して前記セルの信号端子同士を接続する貫通配線を、前
記セル内部の信号線を貫通領域とする第１の貫通領域、
前記セル内部に予め貫通領域用に用意された第２の貫通
領域、或いは前記セル同士の間に設けられる第３の貫通
領域に割り当てる際に、該貫通配線を、使用されていな
い第２の貫通領域に割り当てるか又はセル間に新たに第
３の貫通領域を設け該第３の貫通領域に割り当てること
により前記セル行間のトラック数を減少させるトラック
数減少工程と、一のセル行に含まれる等電位の貫通領域
が複数個存在し且つ該複数個の貫通領域のうちに前記第
３の貫通領域が含まれる場合には、該第３の貫通領域を
通過する貫通配線が当該セル行における他の貫通領域を
通過するように配線経路を変更すると共に当該節３の貫
通領域を削除すること、及び一のセル行に含まれる等電
位の貫通領域が複数個存在し且つ該複数個の貫通領域に
前記第２の貫通領域が含まれる場合には、該第２の貫通
領域を通過する貫通配線が当該セル行における他の貫通
領域を通過するように配線経路を変更し、前記第３の貫
通領域を使用している他電位の貫通配線を前記第２の貫
通領域に割り当て、前記第３の貫通領域を削除すること
により、前記一のセル行の長さを短縮するセル行短縮工
程と、前記セル行短縮工程で短縮されたセル行の長さが
予め設定されたブロック形状におけるセル行の長さより
長い場合には前記セル行短縮工程を再度行なう工程と、
前記トラック数減少工程で減少されたトラック数が予め
設定されたブロック形状のトラック数より多い場合には
前記トラック数減少工程を再度行なう工程とからなるブ
ロック形状比較工程とを含む構成とするものである。

（作用） 本発明の半導体集積回路のブロック形状決定方法によれ
ば、セル行間のトラック数を減少させるトラック数減少
工程と、第３の貫通領域を削除することによりセル行の
長さを短縮するセル行短縮工程と、前記セル行短縮工程
で短縮されたセル行の長さが予め設定された長さより長
い場合には該セル行短縮工程を再度行なう工程及び前記
トラック数減少工程で減少されたトラック数が予め設定
されたトラック数より多い場合には該トラック数減少工
程を再度行なう工程からなるブロック形状比較工程とを
含むので、セル行の長さ及びブロックの高さを微妙に変
化させることができる。

（実施例） 第１図は本発明の一実施例に係るブロック形状決定方法
のアルゴリズムを示す図であって、同図において、１１
，１２，１３，１４，１５，１６゜１７．１８，１９．
２０及び２１は各々処理を示している。また、第２図は
貫通配線のレイアウト図であって、同図において、２１
はセル行、２２は貫通配線、２３はセル行間配線、２４
は第１の貫通領域、２５は第２の貫通領域、２６はセル
、２７は第３の貫通領域、２８及び２９は信号端子であ
る。さらに、第３図は貫通配線の本数を変えることによ
り、セル行の長さが変化した場合のレイアウト図を示し
ており、同図において、２１はセル行、３１は信号端子
、３２及び３３は貫通配線、３４及び３５はセル行間配
線を各々示している。

以下、本実施例の一実施例に係るブロック形状決定方法
の手順を第１図のフローチャートに基づいて説明する。

まず、第１図に示すように、処理１１でブロックの所望
形状を入力した後、処理１２において、処理１１で入力
された所望形状になると予想されるセル行数を設定する
。

次に、処理１３で、設定されたセル行数になるように、
各セル行にセルを分配して配置し、処理１４で、配置さ
れたセルの位置関係から信号端子同士を接続する配線の
概略経路を決定する。

次に、処理１５で、セル行間の配線トラック数とセル行
の長さからブロックの形状を予想してブロックの予想形
状を決定する。そして、処理１６において、処理１５で
決定したブロックの予想形状と処理１１で入力されたブ
ロックの所望形状との比較を行ない、ブロックの形状を
変更するか否かを判断する。

次に、処理１６でブロックの形状を変更すると判断する
場合には、その変更がセル行の短縮であるときには処理
１７でセル行を短縮し、その変更がトラック数の減少で
あるときには処理１８でトラック数を減少する。そして
、いずれの場合にも、処理１５に戻って再度ブロック形
状を予想する。

なお、処理１７及び処理］８の詳細な手順については後
述する。

一方、処理１６でブロックの形状を変更しないと判断す
る場合には、処理１９で詳細な配線経路を決定する。つ
まり、セル行間に挾まれた配線領域であるチャネルに存
在する配線のトラック数に合わせてセル行を上下に移動
し、信号端子同士を接続する配線の座標を決定して、最
終的に配線パターンを形成してブロック形状を決定する
。

次に、処理２０において、処理１９で決定されたブロッ
ク形状と処理１１で入力された所望形状とを比較し、ブ
ロック形状の大幅変更つまりセル行数を変更するか否か
を判断する。そして、処理２０でセル行数を変更すると
判断する場合には、処理２１でセル行数を変更した後、
再度処理１３に戻り、変更されたセル行数になるように
、各セル行にセルを分配して配置する。

一方、処理２０でセル行数を変更しないと判断する場合
には、処理を終了する。

以下、上述の処理１７及び処理１８の詳細な手順につい
て第２図及び第３図に基づいて説明するが、これらの処
理はセル行を貫通する貫通配線の最適化により行なうも
のである。

まず、処理１７つまり貫通配線の数を減少させることに
よりセル行の長さを短縮する方法について説明する。

貫通配線は、セル行同士の間に別のセル行が介在する場
合における前記のセル行同士のセルの信号端子を接続す
るため、前記別のセル行を貫通して設けられるものであ
って、具体的には、第２図（ａ）に示すように、貫通配
線２２は第２番目のセル行２１ｂを貫通して第１番目の
セル行２１ａの信号端子２８と第３番目のセル行２１ｃ
の信号端子２９とを接続するために用いられる。

また、貫通配線２２を配置する領域としては、通常、以
下に説明する３種類のものが採用されている。すなわち
、第２図（ｂ）に示すように、セル２６の内部に設けら
れ該セル２６の論理回路に接続されている第１の貫通領
域２４と、セル２６の内部に予め設けられ該セル２６の
論理回路に接続されていない第２の貫通領域２５と、セ
ル２６同士の間隔を広げることにより設けられセル２６
同士の間を貫通する第３の貫通領域２７とかある。

但し、第３の貫通領域２７を採用する場合には、セル２
６同士の間隔が広がるためにセル行２１の長さは長（な
る。

一般的に、ブロックの形状は、配線の経路を変えて貫通
配線の本数を変えることにより変化させることができる
。第３図（ａ）に示したレイアウト図は、２本の貫通配
線３２及び３３を使用しており、貫通配線３３は第２の
貫通領域２５か若しくは第３の貫通領域２７を採用して
いるものとする。

この場合、処理１７においては、貫通配線３３が第３の
貫通領域２７を採用しているとすると、第３図（ａ）に
示すセル行間配線３４を、第３図（ｂ）に示すセル行間
配線３５のように経路変更することにより、第３の貫通
領域２７からなる貫通配線３３を削除する。

また、貫通配線３３が第２の貫通領域２５を採用してい
るとすると、他電位の貫通配線が使用している第３の貫
通領域２７と前記貫通配線３３が使用している第２の貫
通領域２５とを交換し、前記貫通配線３３が使用する第
３の貫通領域２７を削除する。

前記の結果、第３図（ｂ）に示すレイアウト図が得られ
、セル行の長さを短縮することができる。

また、処理１８においては、上記処理１７と逆の処理を
行なうことにより、第３図（ｂ）に示す配線３５が第３
図（ａ）に示す配線３４に経路変更すれるので、セル行
２１間に設けられたセル行間配線３５のトラック数が減
少する。

以上説明したように、前記実施例によると、セル行短縮
工程（処理１７）と、トラック数減少工程（処理１８）
と、ブロック形状比較工程（処理１６）とにより、セル
行の長さ及びブロックの高さを各々微妙に変化させるこ
とができ、設定されタフロック形状に適合するようにブ
ロックの形状を変化させることができる。

（発明の効果） 以上説明したように、本発明に係るブロック形状決定方
法によると、セル行間のトラック数を減少させるトラッ
ク数減少工程と、第３の貫通領域を削除することにより
セル行の長さを短縮するセル行短縮工程と、前記セル行
短縮工程で短縮されたセル行の長さが予め設定された長
さより長い場合には該セル行短縮工程を再度行なう工程
及び前記トラック数減少工程で減少されたトラック数が
予め設定されたトラック数より多い場合には該トラック
数減少工程を再度行なう工程からなるブロック形状比較
工程とを含むので、セル行の長さ及びブロックの高さを
微妙に変化させることができる。

このため、本発明によると、配線のない無効領域を低減
させることができるため、半導体集積回路のレイアウト
面積の縮小化が実現できるので、その実用的効果は極め
て大きい。

【図面の簡単な説明】

第１図は本発明の一実施例に係るブロック形状決定方法
のフローチャート図、第２図は前記ブロック決定方法を
適用した場合の貫通配線のレイアウト図、第３図は前記
ブロック決定方法を適用した場合のブロックのレイアウ
ト図、第４図は従来の一般的な配置状態を示すブロック
のレイアウト図、第５図は従来のプロ、ツク形状決定方
法のフローチャート図、第６図は前記従来のブロック形
状決定方法を適用した場合のブロックのレイアウト図で
ある。 １１．１２．１Ｂ、１４，１６，１７，１８゜１９．２
０．２１・・・処理 ２１・・・セル行 ２２・・・貫通配線 ２３・・・セル行間配線（配線） ２４・・・第１の貫通領域 ２５・・・第２の貫通領域 ２６・・・セル ２７・・・第３の貫通領域 ２８．２９．３１・・・信号端子 ３２．３３・・・貫通配線 ３４．３５・・・セル行間配線（配線）４１．４２・・
・セル行 ４３．４４・・・ブロック ４５・・・無効領域 ５１．５２，５３，５４，５５，５６．５７・・・処理 ６１．６２・・・セル行 ６３．６４・・・ブロック （Ｑ） 払 （ｂ） ｂ （Ｃ） 第２図 第３図 第４図 （ｂ） 第６図 氾５図

Claims (1)

【特許請求の範囲】
1. （１）論理機能を有するセルを複数個並べてセル行を形
   成し、該セル行を複数行配置すると共に該セル行間に配
   線を施すことにより、所望の形状を有するブロックを形
   成する半導体集積回路のブロック形状決定方法であって
   、 前記セル行を貫通して前記セルの信号端子同士を接続す
   る貫通配線を、前記セル内部の信号線を貫通領域とする
   第１の貫通領域、前記セル内部に予め貫通領域用に用意
   された第２の貫通領域、或いは前記セル同士の間に設け
   られる第３の貫通領域に割り当てる際に、該貫通配線を
   、使用されていない第２の貫通領域に割り当てるか又は
   セル間に新たに第３の貫通領域を設け当該第３の貫通領
   域に割り当てることにより前記セル行間のトラック数を
   減少させるトラック数減少工程と、 一のセル行に含まれる等電位の貫通領域が複数個存在し
   且つ該複数個の貫通領域のうちに前記第３の貫通領域が
   含まれる場合には、該第３の貫通領域を通過する貫通配
   線が当該セル行における他の貫通領域を通過するように
   配線経路を変更すると共に当該第３の貫通領域を削除す
   ること、及び一のセル行に含まれる等電位の貫通領域が
   複数個存在し且つ該複数個の貫通領域に前記第２の貫通
   領域が含まれる場合には、該第２の貫通領域を通過する
   貫通配線が当該セル行における他の貫通領域を通過する
   ように配線経路を変更し、前記第３の貫通領域を使用し
   ている他電位の貫通配線を前記第２の貫通領域に割り当
   て、前記第３の貫通領域を削除することにより、前記一
   のセル行の長さを短縮するセル行短縮工程と、 前記セル行短縮工程で短縮されたセル行の長さが予め設
   定されたブロック形状におけるセル行の長さより長い場
   合には前記セル行短縮工程を再度行なう工程と、前記ト
   ラック数減少工程で減少されたトラック数が予め設定さ
   れたブロック形状のトラック数より多い場合には前記ト
   ラック数減少工程を再度行なう工程とからなるブロック
   形状比較工程とを含むことを特徴とする半導体集積回路
   のブロック形状決定方法。