JP3190514B2 - レイアウトデータ生成装置及び生成方法 - Google Patents
レイアウトデータ生成装置及び生成方法Info
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- JP3190514B2 JP3190514B2 JP04747894A JP4747894A JP3190514B2 JP 3190514 B2 JP3190514 B2 JP 3190514B2 JP 04747894 A JP04747894 A JP 04747894A JP 4747894 A JP4747894 A JP 4747894A JP 3190514 B2 JP3190514 B2 JP 3190514B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】この発明は、半導体集積回路のマ
スクパターンデータからネットリストを生成するレイア
ウトデータ生成装置に関するものである。
スクパターンデータからネットリストを生成するレイア
ウトデータ生成装置に関するものである。
【0002】近年、半導体集積回路の設計にはCADシ
ステムが広く使用され、多数の半導体素子と各素子を接
続する配線とで構成される基本セルのレイアウトデー
タ、あるいはチップ全体のレイアウトデータ等の各種レ
イアウトデータが生成される。また、各種レイアウトデ
ータからマスクパターンデータが生成され、データライ
ブラリに格納されている。また、マスクパターンデータ
から種々のネットリストを生成することが必要となって
いる。
ステムが広く使用され、多数の半導体素子と各素子を接
続する配線とで構成される基本セルのレイアウトデー
タ、あるいはチップ全体のレイアウトデータ等の各種レ
イアウトデータが生成される。また、各種レイアウトデ
ータからマスクパターンデータが生成され、データライ
ブラリに格納されている。また、マスクパターンデータ
から種々のネットリストを生成することが必要となって
いる。
【0003】
【従来の技術】従来、半導体集積回路の設計時におい
て、回路を構成する素子の結線情報であるネットリスト
を生成するには、レイアウトデータ生成装置によりマス
クパターンデータの図形配線データから結線情報を抽出
して生成される。
て、回路を構成する素子の結線情報であるネットリスト
を生成するには、レイアウトデータ生成装置によりマス
クパターンデータの図形配線データから結線情報を抽出
して生成される。
【0004】このようにマスクパターンデータから抽出
されるネットリストは、回路を構成するトランジスタ等
の素子の結線情報に基づいて、トランジスタレベルのネ
ットリストとして生成される。
されるネットリストは、回路を構成するトランジスタ等
の素子の結線情報に基づいて、トランジスタレベルのネ
ットリストとして生成される。
【0005】
【発明が解決しようとする課題】上記のようなレイアウ
トデータ生成装置では、マスクパターンデータからトラ
ンジスタレベルのネットリストを生成している。ところ
が、半導体集積回路が大規模な回路で構成されて素子数
が増大すると、トランジスタレベルのネットリストは膨
大なデータ量となる。
トデータ生成装置では、マスクパターンデータからトラ
ンジスタレベルのネットリストを生成している。ところ
が、半導体集積回路が大規模な回路で構成されて素子数
が増大すると、トランジスタレベルのネットリストは膨
大なデータ量となる。
【0006】従って、膨大なデータ量のネットリストを
生成するために多大な時間を要するとともに、レイアウ
トデータ生成装置による同ネットリストの取扱が煩雑と
なる。
生成するために多大な時間を要するとともに、レイアウ
トデータ生成装置による同ネットリストの取扱が煩雑と
なる。
【0007】この発明の目的は、マスクパターンデータ
から機能ブロックのプリミティブを生成し、各プリミテ
ィブ間の結線情報に基づいてプリミティブレベルのネッ
トリストを生成可能とするレイアウトデータ生成装置を
提供することにある。
から機能ブロックのプリミティブを生成し、各プリミテ
ィブ間の結線情報に基づいてプリミティブレベルのネッ
トリストを生成可能とするレイアウトデータ生成装置を
提供することにある。
【0008】
【課題を解決するための手段】図1は本発明の原理説明
図である。すなわち、マスクパターンデータMDから得
られた配線データLDを簡素化して簡素化配線データを
生成する簡素化装置4と、前記簡素化装置4による簡素
化にともなう簡素化配線データの不足結線部分を補正し
て、所定の機能ブロックからなるプリミティブレベルの
シンボリックレイアウトデータSDとして出力する結線
保持装置7と、前記シンボリックレイアウトデータSD
に基づいてプリミティブレベルのネットリストを生成す
るネットリスト生成装置11とからレイアウトデータ生
成装置が構成される。
図である。すなわち、マスクパターンデータMDから得
られた配線データLDを簡素化して簡素化配線データを
生成する簡素化装置4と、前記簡素化装置4による簡素
化にともなう簡素化配線データの不足結線部分を補正し
て、所定の機能ブロックからなるプリミティブレベルの
シンボリックレイアウトデータSDとして出力する結線
保持装置7と、前記シンボリックレイアウトデータSD
に基づいてプリミティブレベルのネットリストを生成す
るネットリスト生成装置11とからレイアウトデータ生
成装置が構成される。
【0009】また、前記マスクパターンデータMDを、
配線データLDと、プリミティブデータPDとに階層化
する階層化処理装置2が備えられる。また、前記階層化
処理装置2は前記プリミティブデータPDと簡素化配線
との接続位置を設定する補助図形データPTを該プリミ
ティブデータPDに設定する。
配線データLDと、プリミティブデータPDとに階層化
する階層化処理装置2が備えられる。また、前記階層化
処理装置2は前記プリミティブデータPDと簡素化配線
との接続位置を設定する補助図形データPTを該プリミ
ティブデータPDに設定する。
【0010】また、前記簡素化装置4は前記配線データ
LDに含まれるコンタクトホールCHを一定の図形情報
に簡素化し、一定の幅を持つ配線データLDを線状の配
線データに簡素化する。
LDに含まれるコンタクトホールCHを一定の図形情報
に簡素化し、一定の幅を持つ配線データLDを線状の配
線データに簡素化する。
【0011】
【作用】マスクパターンデータMDは配線データLDと
プリミティブデータPDとに階層化され、配線データは
簡素化装置により簡素化される。簡素化にともなう簡素
化配線データは結線保持装置により不足結線部分が補正
され、プリミティブデータPDと簡素化配線データとか
らシンボリックレイアウトデータが生成される。そし
て、シンボリックレイアウトデータからプリミティブレ
ベルのネットリストが生成される。
プリミティブデータPDとに階層化され、配線データは
簡素化装置により簡素化される。簡素化にともなう簡素
化配線データは結線保持装置により不足結線部分が補正
され、プリミティブデータPDと簡素化配線データとか
らシンボリックレイアウトデータが生成される。そし
て、シンボリックレイアウトデータからプリミティブレ
ベルのネットリストが生成される。
【0012】
【実施例】以下、この発明を具体化した一実施例を示
す。図2は本実施例のレイアウトデータ生成装置の構成
を示す。
す。図2は本実施例のレイアウトデータ生成装置の構成
を示す。
【0013】ライブラリ1にはこのレイアウトデータ生
成装置を含むCADシステムにより設計されたマスクパ
ターンデータが格納され、例えば同ライブラリ1に格納
されるCMOSインバータ回路のマスクパターンデータ
MPを図3に示す。
成装置を含むCADシステムにより設計されたマスクパ
ターンデータが格納され、例えば同ライブラリ1に格納
されるCMOSインバータ回路のマスクパターンデータ
MPを図3に示す。
【0014】階層化処理装置2は前記ライブラリ1から
マスクパターンデータを読み出し、同マスクパターンデ
ータを配線データとプリミティブデータとに階層化して
ライブラリ3に格納する。
マスクパターンデータを読み出し、同マスクパターンデ
ータを配線データとプリミティブデータとに階層化して
ライブラリ3に格納する。
【0015】例えば図3に示すCMOSインバータ回路
のマスクパターンデータMPは、図4に示すように配線
データLDと、PチャネルMOSトランジスタ及びNチ
ャネルMOSトランジスタのレイアウトデータをグルー
プ化したプリミティブデータPDとに階層化される。
のマスクパターンデータMPは、図4に示すように配線
データLDと、PチャネルMOSトランジスタ及びNチ
ャネルMOSトランジスタのレイアウトデータをグルー
プ化したプリミティブデータPDとに階層化される。
【0016】また、階層化処理装置2は例えば図5に示
すように、前記プリミティブデータPDにおけるトラン
ジスタのゲート部分にプリミティブ端子PTを設定し、
端子名テキストG1を設定する。この端子名テキストG
1は、プリミティブデータと、後記簡素化配線データと
の接続位置を設定するものである。そのプリミティブ端
子PTは最小座標xyと、最大座標XYとの2点で認識
される四角形のレクト図形として設定され、ライブラリ
3に格納される。
すように、前記プリミティブデータPDにおけるトラン
ジスタのゲート部分にプリミティブ端子PTを設定し、
端子名テキストG1を設定する。この端子名テキストG
1は、プリミティブデータと、後記簡素化配線データと
の接続位置を設定するものである。そのプリミティブ端
子PTは最小座標xyと、最大座標XYとの2点で認識
される四角形のレクト図形として設定され、ライブラリ
3に格納される。
【0017】簡素化装置4は前記ライブラリ3に格納さ
れている配線データLD及びプリミティブデータPDを
読みだして、簡素化する。すなわち、簡素化装置4はラ
イブラリ3から配線データLDを読み出し、図6に示す
ように同配線データLDに含まれるコンタクトホールC
Hをライブラリ6内に格納されている簡素化コンタクト
ホールchに置き換えて、ライブラリ5に格納する。
れている配線データLD及びプリミティブデータPDを
読みだして、簡素化する。すなわち、簡素化装置4はラ
イブラリ3から配線データLDを読み出し、図6に示す
ように同配線データLDに含まれるコンタクトホールC
Hをライブラリ6内に格納されている簡素化コンタクト
ホールchに置き換えて、ライブラリ5に格納する。
【0018】また、簡素化装置4はライブラリ3から配
線データLDを読み出し、図7に示すように中心線から
W1の幅を持つ配線データD1を、その幅を排除した線
状の簡素化配線データd1に置き換えて、ライブラリ5
に格納する。
線データLDを読み出し、図7に示すように中心線から
W1の幅を持つ配線データD1を、その幅を排除した線
状の簡素化配線データd1に置き換えて、ライブラリ5
に格納する。
【0019】また、簡素化装置4はライブラリ3から前
記プリミティブ端子PTを読み出し、同プリミティブ端
子PTを、その幅W2を2等分した位置の線状のプリミ
ティブ端子ptに置き換えて、ライブラリ5に格納す
る。
記プリミティブ端子PTを読み出し、同プリミティブ端
子PTを、その幅W2を2等分した位置の線状のプリミ
ティブ端子ptに置き換えて、ライブラリ5に格納す
る。
【0020】前記ライブラリ5に格納された簡素化デー
タは、結線保持装置7により結線状態のチェックが行わ
れ、簡素化により結線が保持出来ない場合には、結線を
確保する新たな配線データを生成する。
タは、結線保持装置7により結線状態のチェックが行わ
れ、簡素化により結線が保持出来ない場合には、結線を
確保する新たな配線データを生成する。
【0021】前記結線保持装置7は結線情報チェック装
置8と、配線データ生成装置9とから構成される。例え
ば図9に示す配線データLDが前記簡素化装置4によ
り、簡素化配線データd2,d3,d4と、簡素化コン
タクトホールchに置き換えられると、各配線データd
2,d3,d4及び簡素化コンタクトホールchが接続
されない状態でライブラリ5に格納されている。
置8と、配線データ生成装置9とから構成される。例え
ば図9に示す配線データLDが前記簡素化装置4によ
り、簡素化配線データd2,d3,d4と、簡素化コン
タクトホールchに置き換えられると、各配線データd
2,d3,d4及び簡素化コンタクトホールchが接続
されない状態でライブラリ5に格納されている。
【0022】前記結線情報チェック装置8は、接続され
るべき簡素化配線データが確実に接続されているか否か
を検出し、未接続部分が検出されると、前記配線データ
生成装置9が未接続部分に新たな配線データdnを生成
する。
るべき簡素化配線データが確実に接続されているか否か
を検出し、未接続部分が検出されると、前記配線データ
生成装置9が未接続部分に新たな配線データdnを生成
する。
【0023】同様にして、結線情報チェック装置8及び
配線データ生成装置9により、図10に示すように簡素
化配線データd5と簡素化コンタクトホールchとの間
に配線データdnが生成される。
配線データ生成装置9により、図10に示すように簡素
化配線データd5と簡素化コンタクトホールchとの間
に配線データdnが生成される。
【0024】また、図11に示すように複数の簡素化コ
ンタクトホールchが配線データdnで接続される。ま
た、図12に示すように簡素化配線データd6,d7が
配線データdnで接続される。
ンタクトホールchが配線データdnで接続される。ま
た、図12に示すように簡素化配線データd6,d7が
配線データdnで接続される。
【0025】このようにして生成されたデータは、ライ
ブラリ10に格納される。そして、図3に示すCMOS
インバータ回路のマスクパターンデータMDは、図13
に示すようにプリミティブデータPDと、前記配線デー
タLDを簡素化した簡素化配線データd及び簡素化コン
タクトホールchとからなるシンボリックレイアウトデ
ータSDとして格納される。
ブラリ10に格納される。そして、図3に示すCMOS
インバータ回路のマスクパターンデータMDは、図13
に示すようにプリミティブデータPDと、前記配線デー
タLDを簡素化した簡素化配線データd及び簡素化コン
タクトホールchとからなるシンボリックレイアウトデ
ータSDとして格納される。
【0026】プリミティブネットリスト生成装置11
は、前記ライブラリ10に格納されているシンボリック
レイアウトデータSDを読み出し、プリミティブレベル
のネットリストを生成する。
は、前記ライブラリ10に格納されているシンボリック
レイアウトデータSDを読み出し、プリミティブレベル
のネットリストを生成する。
【0027】前記シンボリックレイアウトデータSDは
プリミティブデータを認識可能であるので、前記プリミ
ティブネットリスト生成装置11は各プリミティブ間の
結線情報に基づいてプリミティブレベルのネットリスト
を生成して出力する。
プリミティブデータを認識可能であるので、前記プリミ
ティブネットリスト生成装置11は各プリミティブ間の
結線情報に基づいてプリミティブレベルのネットリスト
を生成して出力する。
【0028】以上のようにこのレイアウトデータ生成装
置では、マスクパターンデータMDをプリミティブデー
タPDと配線データLDとに階層化し、配線データLD
を簡素化してシンボリックレイアウトデータSDを生成
することができる。そして、シンボリックレイアウトデ
ータSDの結線情報から、プリミティブレベルのネット
リストを生成することができる。
置では、マスクパターンデータMDをプリミティブデー
タPDと配線データLDとに階層化し、配線データLD
を簡素化してシンボリックレイアウトデータSDを生成
することができる。そして、シンボリックレイアウトデ
ータSDの結線情報から、プリミティブレベルのネット
リストを生成することができる。
【0029】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 (1)請求項1において、プリミティブデータと、プリ
ミティブ間の配線データは階層化されてデータベース化
される。データベースからプリミティブ間の配線データ
を容易に読み出し、かつ簡素化することができる。
術思想について、以下にその効果とともに記載する。 (1)請求項1において、プリミティブデータと、プリ
ミティブ間の配線データは階層化されてデータベース化
される。データベースからプリミティブ間の配線データ
を容易に読み出し、かつ簡素化することができる。
【0030】
【発明の効果】以上詳述したように、この発明はマスク
パターンデータから機能ブロックのプリミティブを生成
し、各プリミティブ間の結線情報に基づいてプリミティ
ブレベルのネットリストを生成可能とするレイアウトデ
ータ生成装置を提供することができる。
パターンデータから機能ブロックのプリミティブを生成
し、各プリミティブ間の結線情報に基づいてプリミティ
ブレベルのネットリストを生成可能とするレイアウトデ
ータ生成装置を提供することができる。
【図1】本発明の原理説明図である。
【図2】一実施例のレイアウトデータ生成装置を示すブ
ロック図である。
ロック図である。
【図3】マスクパターンデータの一例を示すレイアウト
図である。
図である。
【図4】階層化された配線データとプリミティブデータ
の概念を示す説明図である。
の概念を示す説明図である。
【図5】補助図形データの付与を示す説明図である。
【図6】簡素化動作を示す説明図である。
【図7】簡素化動作を示す説明図である。
【図8】簡素化動作を示す説明図である。
【図9】簡素化動作及び結線保持動作を示す説明図であ
る。
る。
【図10】簡素化動作及び結線保持動作を示す説明図で
ある。
ある。
【図11】簡素化動作及び結線保持動作を示す説明図で
ある。
ある。
【図12】簡素化動作及び結線保持動作を示す説明図で
ある。
ある。
【図13】シンボリックレイアウトデータを示す説明図
である。
である。
2 階層化処理装置 4 簡素化装置 7 結線保持装置 11 ネットリスト生成装置 MD マスクパターンデータ LD 配線データ PD プリミティブデータ SD シンボリックレイアウトデータ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平5−144941(JP,A) 特開 平4−191979(JP,A) 特開 平4−15759(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 17/50 H01L 21/82
Claims (5)
- 【請求項1】 マスクパターンデータ(MD)から得ら
れた配線データ(LD)を簡素化して簡素化配線データ
を生成する簡素化装置(4)と、 前記簡素化装置(4)による簡素化にともなう簡素化配
線データの不足結線部分を補正して、所定の機能ブロッ
クからなるプリミティブレベルのシンボリックレイアウ
トデータ(SD)として出力する結線保持装置(7)
と、 前記シンボリックレイアウトデータ(SD)に基づいて
プリミティブレベルのネットリストを生成するネットリ
スト生成装置(11)とを備えたことを特徴とするレイ
アウトデータ生成装置。 - 【請求項2】 前記マスクパターンデータ(MD)を、
配線データ(LD)と、プリミティブデータ(PD)と
に階層化する階層化処理装置(2)を備えたことを特徴
とする請求項1記載のレイアウトデータ生成装置。 - 【請求項3】 前記簡素化装置(4)は前記配線データ
(LD)に含まれるコンタクトホール(CH)を一定の
図形情報に簡素化し、一定の幅を持つ配線データ(L
D)を線状の配線データに簡素化することを特徴とする
請求項1記載のレイアウトデータ生成装置。 - 【請求項4】 前記階層化処理装置(2)は前記プリミ
ティブデータ(PD)と前記簡素化配線との接続位置を
設定する補助図形データ(PT)を該プリミティブデー
タ(PD)に設定することを特徴とする請求項2記載の
レイアウトデータ生成装置。 - 【請求項5】 マスクパターンデータから得られた配線
データを簡素化して簡素化配線データを生成し、前記簡
素化にともなう簡素化配線データの不足結線部分を補正
して、所定の機能ブロックからなるプリミティブレベル
のシンボリックレイアウトデータを生成し、前記シンボ
リックレイアウトデータに基づいてプリミティブレベル
のネットリストを生成することを特徴とするレイアウト
データ生成方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04747894A JP3190514B2 (ja) | 1994-03-17 | 1994-03-17 | レイアウトデータ生成装置及び生成方法 |
US08/398,680 US5764530A (en) | 1994-03-17 | 1995-03-06 | Apparatus and method for generating circuit net list from mask pattern data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04747894A JP3190514B2 (ja) | 1994-03-17 | 1994-03-17 | レイアウトデータ生成装置及び生成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07262252A JPH07262252A (ja) | 1995-10-13 |
JP3190514B2 true JP3190514B2 (ja) | 2001-07-23 |
Family
ID=12776254
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04747894A Expired - Fee Related JP3190514B2 (ja) | 1994-03-17 | 1994-03-17 | レイアウトデータ生成装置及び生成方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5764530A (ja) |
JP (1) | JP3190514B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3346982B2 (ja) * | 1996-06-13 | 2002-11-18 | 株式会社東芝 | 集積回路のレイアウト生成装置及びその方法 |
US6167555A (en) * | 1996-10-04 | 2000-12-26 | Mentor Graphics Corporation | System and method for converting polygon-based wires of an integrated circuit design to path-based wires |
JP3042443B2 (ja) * | 1997-03-14 | 2000-05-15 | 日本電気株式会社 | マスクパターンデータの作成方法 |
US6064806A (en) * | 1997-10-03 | 2000-05-16 | Mentor Graphics Corporation | System and method for converting a polygon-based layout of an integrated circuit design to an object-based layout |
US6230304B1 (en) | 1997-12-24 | 2001-05-08 | Magma Design Automation, Inc. | Method of designing a constraint-driven integrated circuit layout |
US6907587B2 (en) * | 1999-10-08 | 2005-06-14 | Dupont Photomasks, Inc. | System and method for correcting connectivity errors in a mask layout file |
US6892374B2 (en) * | 2002-06-19 | 2005-05-10 | Bruno P. Melli | Systems and methods for generating an artwork representation according to a circuit fabrication process |
US7448012B1 (en) | 2004-04-21 | 2008-11-04 | Qi-De Qian | Methods and system for improving integrated circuit layout |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2445368A1 (de) * | 1974-09-23 | 1976-04-01 | Siemens Ag | Verfahren zur herstellung fuer maskenvorlagen fuer integrierte halbleiterschaltungen |
JPH0763074B2 (ja) * | 1986-02-25 | 1995-07-05 | 株式会社東芝 | 半導体論理集積回路の論理セル配置方法 |
JP2543155B2 (ja) * | 1988-04-21 | 1996-10-16 | 松下電器産業株式会社 | ブロック形状最適化方法 |
DE69032640D1 (de) * | 1989-09-05 | 1998-10-15 | Lsi Logic Corp | Logik-Kompilator zum Entwurf von Schaltungsmodellen |
US5392221A (en) * | 1991-06-12 | 1995-02-21 | International Business Machines Corporation | Procedure to minimize total power of a logic network subject to timing constraints |
JP3172211B2 (ja) * | 1991-09-05 | 2001-06-04 | 富士通株式会社 | 回路合成システム |
JPH05198593A (ja) * | 1992-01-22 | 1993-08-06 | Hitachi Ltd | パラメータ抽出方法 |
US5363313A (en) * | 1992-02-28 | 1994-11-08 | Cadence Design Systems, Inc. | Multiple-layer contour searching method and apparatus for circuit building block placement |
JPH06102659A (ja) * | 1992-09-22 | 1994-04-15 | Toshiba Corp | マスク・レイアウト生成方法 |
US5493510A (en) * | 1992-11-10 | 1996-02-20 | Kawasaki Steel Corporation | Method of and apparatus for placing blocks in semiconductor integrated circuit |
US5416722A (en) * | 1992-11-19 | 1995-05-16 | Vlsi Technology, Inc. | System and method for compacting integrated circuit layouts |
US5404319A (en) * | 1993-02-11 | 1995-04-04 | Analog, Inc. | Translation of behavioral modeling properties into an analog hardware description language |
US5625568A (en) * | 1993-12-22 | 1997-04-29 | Vlsi Technology, Inc. | Method and apparatus for compacting integrated circuits with standard cell architectures |
-
1994
- 1994-03-17 JP JP04747894A patent/JP3190514B2/ja not_active Expired - Fee Related
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1995
- 1995-03-06 US US08/398,680 patent/US5764530A/en not_active Expired - Fee Related
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US5764530A (en) | 1998-06-09 |
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