JP3190514B2 - レイアウトデータ生成装置及び生成方法 - Google Patents

レイアウトデータ生成装置及び生成方法

Info

Publication number
JP3190514B2
JP3190514B2 JP04747894A JP4747894A JP3190514B2 JP 3190514 B2 JP3190514 B2 JP 3190514B2 JP 04747894 A JP04747894 A JP 04747894A JP 4747894 A JP4747894 A JP 4747894A JP 3190514 B2 JP3190514 B2 JP 3190514B2
Authority
JP
Japan
Prior art keywords
data
primitive
wiring
simplified
simplification
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP04747894A
Other languages
English (en)
Other versions
JPH07262252A (ja
Inventor
仁志 横幕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP04747894A priority Critical patent/JP3190514B2/ja
Priority to US08/398,680 priority patent/US5764530A/en
Publication of JPH07262252A publication Critical patent/JPH07262252A/ja
Application granted granted Critical
Publication of JP3190514B2 publication Critical patent/JP3190514B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路のマ
スクパターンデータからネットリストを生成するレイア
ウトデータ生成装置に関するものである。
【０００２】近年、半導体集積回路の設計にはＣＡＤシ
ステムが広く使用され、多数の半導体素子と各素子を接
続する配線とで構成される基本セルのレイアウトデー
タ、あるいはチップ全体のレイアウトデータ等の各種レ
イアウトデータが生成される。また、各種レイアウトデ
ータからマスクパターンデータが生成され、データライ
ブラリに格納されている。また、マスクパターンデータ
から種々のネットリストを生成することが必要となって
いる。
【０００３】
【従来の技術】従来、半導体集積回路の設計時におい
て、回路を構成する素子の結線情報であるネットリスト
を生成するには、レイアウトデータ生成装置によりマス
クパターンデータの図形配線データから結線情報を抽出
して生成される。
【０００４】このようにマスクパターンデータから抽出
されるネットリストは、回路を構成するトランジスタ等
の素子の結線情報に基づいて、トランジスタレベルのネ
ットリストとして生成される。
【０００５】
【発明が解決しようとする課題】上記のようなレイアウ
トデータ生成装置では、マスクパターンデータからトラ
ンジスタレベルのネットリストを生成している。ところ
が、半導体集積回路が大規模な回路で構成されて素子数
が増大すると、トランジスタレベルのネットリストは膨
大なデータ量となる。
【０００６】従って、膨大なデータ量のネットリストを
生成するために多大な時間を要するとともに、レイアウ
トデータ生成装置による同ネットリストの取扱が煩雑と
なる。
【０００７】この発明の目的は、マスクパターンデータ
から機能ブロックのプリミティブを生成し、各プリミテ
ィブ間の結線情報に基づいてプリミティブレベルのネッ
トリストを生成可能とするレイアウトデータ生成装置を
提供することにある。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、マスクパターンデータＭＤから得
られた配線データＬＤを簡素化して簡素化配線データを
生成する簡素化装置４と、前記簡素化装置４による簡素
化にともなう簡素化配線データの不足結線部分を補正し
て、所定の機能ブロックからなるプリミティブレベルの
シンボリックレイアウトデータＳＤとして出力する結線
保持装置７と、前記シンボリックレイアウトデータＳＤ
に基づいてプリミティブレベルのネットリストを生成す
るネットリスト生成装置１１とからレイアウトデータ生
成装置が構成される。
【０００９】また、前記マスクパターンデータＭＤを、
配線データＬＤと、プリミティブデータＰＤとに階層化
する階層化処理装置２が備えられる。また、前記階層化
処理装置２は前記プリミティブデータＰＤと簡素化配線
との接続位置を設定する補助図形データＰＴを該プリミ
ティブデータＰＤに設定する。
【００１０】また、前記簡素化装置４は前記配線データ
ＬＤに含まれるコンタクトホールＣＨを一定の図形情報
に簡素化し、一定の幅を持つ配線データＬＤを線状の配
線データに簡素化する。
【００１１】
【作用】マスクパターンデータＭＤは配線データＬＤと
プリミティブデータＰＤとに階層化され、配線データは
簡素化装置により簡素化される。簡素化にともなう簡素
化配線データは結線保持装置により不足結線部分が補正
され、プリミティブデータＰＤと簡素化配線データとか
らシンボリックレイアウトデータが生成される。そし
て、シンボリックレイアウトデータからプリミティブレ
ベルのネットリストが生成される。
【００１２】
【実施例】以下、この発明を具体化した一実施例を示
す。図２は本実施例のレイアウトデータ生成装置の構成
を示す。
【００１３】ライブラリ１にはこのレイアウトデータ生
成装置を含むＣＡＤシステムにより設計されたマスクパ
ターンデータが格納され、例えば同ライブラリ１に格納
されるＣＭＯＳインバータ回路のマスクパターンデータ
ＭＰを図３に示す。
【００１４】階層化処理装置２は前記ライブラリ１から
マスクパターンデータを読み出し、同マスクパターンデ
ータを配線データとプリミティブデータとに階層化して
ライブラリ３に格納する。
【００１５】例えば図３に示すＣＭＯＳインバータ回路
のマスクパターンデータＭＰは、図４に示すように配線
データＬＤと、ＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタのレイアウトデータをグルー
プ化したプリミティブデータＰＤとに階層化される。
【００１６】また、階層化処理装置２は例えば図５に示
すように、前記プリミティブデータＰＤにおけるトラン
ジスタのゲート部分にプリミティブ端子ＰＴを設定し、
端子名テキストＧ１を設定する。この端子名テキストＧ
１は、プリミティブデータと、後記簡素化配線データと
の接続位置を設定するものである。そのプリミティブ端
子ＰＴは最小座標ｘｙと、最大座標ＸＹとの２点で認識
される四角形のレクト図形として設定され、ライブラリ
３に格納される。
【００１７】簡素化装置４は前記ライブラリ３に格納さ
れている配線データＬＤ及びプリミティブデータＰＤを
読みだして、簡素化する。すなわち、簡素化装置４はラ
イブラリ３から配線データＬＤを読み出し、図６に示す
ように同配線データＬＤに含まれるコンタクトホールＣ
Ｈをライブラリ６内に格納されている簡素化コンタクト
ホールｃｈに置き換えて、ライブラリ５に格納する。
【００１８】また、簡素化装置４はライブラリ３から配
線データＬＤを読み出し、図７に示すように中心線から
Ｗ１の幅を持つ配線データＤ１を、その幅を排除した線
状の簡素化配線データｄ１に置き換えて、ライブラリ５
に格納する。
【００１９】また、簡素化装置４はライブラリ３から前
記プリミティブ端子ＰＴを読み出し、同プリミティブ端
子ＰＴを、その幅Ｗ２を２等分した位置の線状のプリミ
ティブ端子ｐｔに置き換えて、ライブラリ５に格納す
る。
【００２０】前記ライブラリ５に格納された簡素化デー
タは、結線保持装置７により結線状態のチェックが行わ
れ、簡素化により結線が保持出来ない場合には、結線を
確保する新たな配線データを生成する。
【００２１】前記結線保持装置７は結線情報チェック装
置８と、配線データ生成装置９とから構成される。例え
ば図９に示す配線データＬＤが前記簡素化装置４によ
り、簡素化配線データｄ２，ｄ３，ｄ４と、簡素化コン
タクトホールｃｈに置き換えられると、各配線データｄ
２，ｄ３，ｄ４及び簡素化コンタクトホールｃｈが接続
されない状態でライブラリ５に格納されている。
【００２２】前記結線情報チェック装置８は、接続され
るべき簡素化配線データが確実に接続されているか否か
を検出し、未接続部分が検出されると、前記配線データ
生成装置９が未接続部分に新たな配線データｄｎを生成
する。
【００２３】同様にして、結線情報チェック装置８及び
配線データ生成装置９により、図１０に示すように簡素
化配線データｄ５と簡素化コンタクトホールｃｈとの間
に配線データｄｎが生成される。
【００２４】また、図１１に示すように複数の簡素化コ
ンタクトホールｃｈが配線データｄｎで接続される。ま
た、図１２に示すように簡素化配線データｄ６，ｄ７が
配線データｄｎで接続される。
【００２５】このようにして生成されたデータは、ライ
ブラリ１０に格納される。そして、図３に示すＣＭＯＳ
インバータ回路のマスクパターンデータＭＤは、図１３
に示すようにプリミティブデータＰＤと、前記配線デー
タＬＤを簡素化した簡素化配線データｄ及び簡素化コン
タクトホールｃｈとからなるシンボリックレイアウトデ
ータＳＤとして格納される。
【００２６】プリミティブネットリスト生成装置１１
は、前記ライブラリ１０に格納されているシンボリック
レイアウトデータＳＤを読み出し、プリミティブレベル
のネットリストを生成する。
【００２７】前記シンボリックレイアウトデータＳＤは
プリミティブデータを認識可能であるので、前記プリミ
ティブネットリスト生成装置１１は各プリミティブ間の
結線情報に基づいてプリミティブレベルのネットリスト
を生成して出力する。
【００２８】以上のようにこのレイアウトデータ生成装
置では、マスクパターンデータＭＤをプリミティブデー
タＰＤと配線データＬＤとに階層化し、配線データＬＤ
を簡素化してシンボリックレイアウトデータＳＤを生成
することができる。そして、シンボリックレイアウトデ
ータＳＤの結線情報から、プリミティブレベルのネット
リストを生成することができる。
【００２９】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）請求項１において、プリミティブデータと、プリ
ミティブ間の配線データは階層化されてデータベース化
される。データベースからプリミティブ間の配線データ
を容易に読み出し、かつ簡素化することができる。
【００３０】
【発明の効果】以上詳述したように、この発明はマスク
パターンデータから機能ブロックのプリミティブを生成
し、各プリミティブ間の結線情報に基づいてプリミティ
ブレベルのネットリストを生成可能とするレイアウトデ
ータ生成装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】一実施例のレイアウトデータ生成装置を示すブ
ロック図である。
【図３】マスクパターンデータの一例を示すレイアウト
図である。
【図４】階層化された配線データとプリミティブデータ
の概念を示す説明図である。
【図５】補助図形データの付与を示す説明図である。
【図６】簡素化動作を示す説明図である。
【図７】簡素化動作を示す説明図である。
【図８】簡素化動作を示す説明図である。
【図９】簡素化動作及び結線保持動作を示す説明図であ
る。
【図１０】簡素化動作及び結線保持動作を示す説明図で
ある。
【図１１】簡素化動作及び結線保持動作を示す説明図で
ある。
【図１２】簡素化動作及び結線保持動作を示す説明図で
ある。
【図１３】シンボリックレイアウトデータを示す説明図
である。
【符号の説明】
２ 階層化処理装置 ４ 簡素化装置 ７ 結線保持装置 １１ ネットリスト生成装置 ＭＤ マスクパターンデータ ＬＤ 配線データ ＰＤ プリミティブデータ ＳＤ シンボリックレイアウトデータ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−144941（ＪＰ，Ａ) 特開 平４−191979（ＪＰ，Ａ) 特開 平４−15759（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 H01L 21/82

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 マスクパターンデータ（ＭＤ）から得ら
    れた配線データ（ＬＤ）を簡素化して簡素化配線データ
    を生成する簡素化装置（４）と、 前記簡素化装置（４）による簡素化にともなう簡素化配
    線データの不足結線部分を補正して、所定の機能ブロッ
    クからなるプリミティブレベルのシンボリックレイアウ
    トデータ（ＳＤ）として出力する結線保持装置（７）
    と、 前記シンボリックレイアウトデータ（ＳＤ）に基づいて
    プリミティブレベルのネットリストを生成するネットリ
    スト生成装置（１１）とを備えたことを特徴とするレイ
    アウトデータ生成装置。
  2. 【請求項２】 前記マスクパターンデータ（ＭＤ）を、
    配線データ（ＬＤ）と、プリミティブデータ（ＰＤ）と
    に階層化する階層化処理装置（２）を備えたことを特徴
    とする請求項１記載のレイアウトデータ生成装置。
  3. 【請求項３】 前記簡素化装置（４）は前記配線データ
    （ＬＤ）に含まれるコンタクトホール（ＣＨ）を一定の
    図形情報に簡素化し、一定の幅を持つ配線データ（Ｌ
    Ｄ）を線状の配線データに簡素化することを特徴とする
    請求項１記載のレイアウトデータ生成装置。
  4. 【請求項４】 前記階層化処理装置（２）は前記プリミ
    ティブデータ（ＰＤ）と前記簡素化配線との接続位置を
    設定する補助図形データ（ＰＴ）を該プリミティブデー
    タ（ＰＤ）に設定することを特徴とする請求項２記載の
    レイアウトデータ生成装置。
  5. 【請求項５】 マスクパターンデータから得られた配線
    データを簡素化して簡素化配線データを生成し、前記簡
    素化にともなう簡素化配線データの不足結線部分を補正
    して、所定の機能ブロックからなるプリミティブレベル
    のシンボリックレイアウトデータを生成し、前記シンボ
    リックレイアウトデータに基づいてプリミティブレベル
    のネットリストを生成することを特徴とするレイアウト
    データ生成方法。
JP04747894A 1994-03-17 1994-03-17 レイアウトデータ生成装置及び生成方法 Expired - Fee Related JP3190514B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP04747894A JP3190514B2 (ja) 1994-03-17 1994-03-17 レイアウトデータ生成装置及び生成方法
US08/398,680 US5764530A (en) 1994-03-17 1995-03-06 Apparatus and method for generating circuit net list from mask pattern data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04747894A JP3190514B2 (ja) 1994-03-17 1994-03-17 レイアウトデータ生成装置及び生成方法

Publications (2)

Publication Number Publication Date
JPH07262252A JPH07262252A (ja) 1995-10-13
JP3190514B2 true JP3190514B2 (ja) 2001-07-23

Family

ID=12776254

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04747894A Expired - Fee Related JP3190514B2 (ja) 1994-03-17 1994-03-17 レイアウトデータ生成装置及び生成方法

Country Status (2)

Country Link
US (1) US5764530A (ja)
JP (1) JP3190514B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3346982B2 (ja) * 1996-06-13 2002-11-18 株式会社東芝 集積回路のレイアウト生成装置及びその方法
US6167555A (en) * 1996-10-04 2000-12-26 Mentor Graphics Corporation System and method for converting polygon-based wires of an integrated circuit design to path-based wires
JP3042443B2 (ja) * 1997-03-14 2000-05-15 日本電気株式会社 マスクパターンデータの作成方法
US6064806A (en) * 1997-10-03 2000-05-16 Mentor Graphics Corporation System and method for converting a polygon-based layout of an integrated circuit design to an object-based layout
US6230304B1 (en) 1997-12-24 2001-05-08 Magma Design Automation, Inc. Method of designing a constraint-driven integrated circuit layout
US6907587B2 (en) * 1999-10-08 2005-06-14 Dupont Photomasks, Inc. System and method for correcting connectivity errors in a mask layout file
US6892374B2 (en) * 2002-06-19 2005-05-10 Bruno P. Melli Systems and methods for generating an artwork representation according to a circuit fabrication process
US7448012B1 (en) 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2445368A1 (de) * 1974-09-23 1976-04-01 Siemens Ag Verfahren zur herstellung fuer maskenvorlagen fuer integrierte halbleiterschaltungen
JPH0763074B2 (ja) * 1986-02-25 1995-07-05 株式会社東芝 半導体論理集積回路の論理セル配置方法
JP2543155B2 (ja) * 1988-04-21 1996-10-16 松下電器産業株式会社 ブロック形状最適化方法
DE69032640D1 (de) * 1989-09-05 1998-10-15 Lsi Logic Corp Logik-Kompilator zum Entwurf von Schaltungsmodellen
US5392221A (en) * 1991-06-12 1995-02-21 International Business Machines Corporation Procedure to minimize total power of a logic network subject to timing constraints
JP3172211B2 (ja) * 1991-09-05 2001-06-04 富士通株式会社 回路合成システム
JPH05198593A (ja) * 1992-01-22 1993-08-06 Hitachi Ltd パラメータ抽出方法
US5363313A (en) * 1992-02-28 1994-11-08 Cadence Design Systems, Inc. Multiple-layer contour searching method and apparatus for circuit building block placement
JPH06102659A (ja) * 1992-09-22 1994-04-15 Toshiba Corp マスク・レイアウト生成方法
US5493510A (en) * 1992-11-10 1996-02-20 Kawasaki Steel Corporation Method of and apparatus for placing blocks in semiconductor integrated circuit
US5416722A (en) * 1992-11-19 1995-05-16 Vlsi Technology, Inc. System and method for compacting integrated circuit layouts
US5404319A (en) * 1993-02-11 1995-04-04 Analog, Inc. Translation of behavioral modeling properties into an analog hardware description language
US5625568A (en) * 1993-12-22 1997-04-29 Vlsi Technology, Inc. Method and apparatus for compacting integrated circuits with standard cell architectures

Also Published As

Publication number Publication date
US5764530A (en) 1998-06-09
JPH07262252A (ja) 1995-10-13

Similar Documents

Publication Publication Date Title
US6321367B1 (en) Apparatus and method for automatically generating circuit layouts
JP3190514B2 (ja) レイアウトデータ生成装置及び生成方法
US20090222783A1 (en) Integrated circuit (ic) design method, system and program product
US20090094568A1 (en) Validation Of An Integrated Circuit For Electro Static Discharge Compliance
US20050050481A1 (en) Systems and methods for determining activity factors of a circuit design
KR960040230A (ko) 집적회로가 하나의 제조공정에서 다른 제조공정으로 이동되어 생성될 수 있도록 하는 방법 및 시스템
CN105893685A (zh) 一种超大规模集成电路vlsi形式化验证平台及方法
JP2001044284A (ja) 半導体装置の設計方法
CN107563091B (zh) 一种pcell验证中连接性检查的方法
CN110781641A (zh) 一种快速识别纠正版图中敏感图形的方法
US20120011483A1 (en) Method of characterizing regular electronic circuits
US7058908B2 (en) Systems and methods utilizing fast analysis information during detailed analysis of a circuit design
JP2927895B2 (ja) シミュレーション装置およびその方法
JP2933584B2 (ja) 半導体集積回路装置及びマクロ端子クランプ処理方法
JPH05225285A (ja) アナログ素子設計装置
JP3247454B2 (ja) 集積回路マスクパターンの検証装置
JPS6288323A (ja) マスクパタ−ンの検査方法
JP2004013819A (ja) 半導体集積回路の検証装置
JP3435432B2 (ja) 電気回路設計方法及び電気回路設計用ｃａｄ装置
JP2003345853A (ja) 多電源集積回路の検証方法およびその検証装置
JP2676812B2 (ja) アートワークデータの論理検証システム
JP4905186B2 (ja) プリント基板の設計方法、設計プログラム及び設計装置
US7694252B1 (en) Method and system for static verification of multi-voltage circuit design
JPH0793385A (ja) 自動配置配線処理方法
JPH04304562A (ja) レイアウト検証システム

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20010508

LAPS Cancellation because of no payment of annual fees