JPS62189739A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62189739A JPS62189739A JP61030879A JP3087986A JPS62189739A JP S62189739 A JPS62189739 A JP S62189739A JP 61030879 A JP61030879 A JP 61030879A JP 3087986 A JP3087986 A JP 3087986A JP S62189739 A JPS62189739 A JP S62189739A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F30/00—Computer-aided design [CAD]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多数の論理ゲートを内蔵する半導体集積回路
装置に係り、特に、高集積、低消費電力、高速な動作に
好適な半導体集積回路装置に関する。
装置に係り、特に、高集積、低消費電力、高速な動作に
好適な半導体集積回路装置に関する。
多数の論理ゲー仁よりなる論理を実現する半導体集積回
路装置としては、ゲートアレイが広く知られている。ゲ
ートアレイの一般的構成を第2図に示す、、LSIチッ
プ上に、アレイ状に基本セル列202が配置されている
。また、基本セル列と基本セル列の間には、配線チャネ
ル領域と呼ばれる配線のための領域203が設けられて
いる。また周辺には、入出力回路、及び、ポンディグパ
ッドのための領域201が用意されている。あらかじめ
用意されたゲートを、実現したい論理に従って結線する
。実現したい論理を示す論理図上の論理ゲートをゲート
アレイ上のどの基本セルに対応させるか、その基本セル
をいかに結線するかといった配置、配線処理は、CA
D (Computer AidedDesign)に
よって通常行われる。また、配線工程のみをカスタマ化
すればよいため、設計期間、製作期間を短かくできるの
がゲートアレイの特長である。
路装置としては、ゲートアレイが広く知られている。ゲ
ートアレイの一般的構成を第2図に示す、、LSIチッ
プ上に、アレイ状に基本セル列202が配置されている
。また、基本セル列と基本セル列の間には、配線チャネ
ル領域と呼ばれる配線のための領域203が設けられて
いる。また周辺には、入出力回路、及び、ポンディグパ
ッドのための領域201が用意されている。あらかじめ
用意されたゲートを、実現したい論理に従って結線する
。実現したい論理を示す論理図上の論理ゲートをゲート
アレイ上のどの基本セルに対応させるか、その基本セル
をいかに結線するかといった配置、配線処理は、CA
D (Computer AidedDesign)に
よって通常行われる。また、配線工程のみをカスタマ化
すればよいため、設計期間、製作期間を短かくできるの
がゲートアレイの特長である。
基本セルの回路形式としては、TTL、ECL。
0MO8,Bi−0MO8,等があ!、TTI、。
ECL、CMOSゲートアレイについては、サブロー・
ムロが著rVLSIシステム設計」ワイリー・ジャパン
、114に記載されている0例えば、CMOSゲートア
レイの2人力NANNの構成例を第3図に示す。ここで
301,302はPMO5゜303.3011NMO8
”?あル、マた。B1−CMOSゲートアレイの基本セ
ルについては、増田郁朗他「バイポーラCMO3複合に
よる高速論理回路」電子通信学会論文誌、 1984/
12 、 VoL。
ムロが著rVLSIシステム設計」ワイリー・ジャパン
、114に記載されている0例えば、CMOSゲートア
レイの2人力NANNの構成例を第3図に示す。ここで
301,302はPMO5゜303.3011NMO8
”?あル、マた。B1−CMOSゲートアレイの基本セ
ルについては、増田郁朗他「バイポーラCMO3複合に
よる高速論理回路」電子通信学会論文誌、 1984/
12 、 VoL。
J67−C,Nα12.P、999〜P、1005に記
載されている。2人力NANDの構成例を第4図に示す
。
載されている。2人力NANDの構成例を第4図に示す
。
上記文献に記載されたTTL、ECL、Bi−0MO8
の各ゲートアレイは全て、一種類の回路形式の基本ゲー
トにより構成されており、複数の回路を目的に応じて混
在させたゲートアレイはない。
の各ゲートアレイは全て、一種類の回路形式の基本ゲー
トにより構成されており、複数の回路を目的に応じて混
在させたゲートアレイはない。
、:、:mで401,402はNMO5,403゜40
4はPMO8,405,4061*NPN)−ランジス
タである。
4はPMO8,405,4061*NPN)−ランジス
タである。
(発明が解決しようとする問題点〕
この種の集積回路装置の性能指標として、遅延時間、消
費電力2面積の3つが重要である。第9図は、ECL、
0MO8,Bi−0MO8の遅延時間と消費電力の特性
をまとめたものである。
費電力2面積の3つが重要である。第9図は、ECL、
0MO8,Bi−0MO8の遅延時間と消費電力の特性
をまとめたものである。
ECLは、最高速であるが、消費電力も大である。
一方、0MO8は、遅延時間が大きいものの、消費電力
は約2桁小さイ、 B i −CMOS ハ、CMO3
とほぼ同じ消費電力であるか、0MO8よりも遅延時間
が小さい。
は約2桁小さイ、 B i −CMOS ハ、CMO3
とほぼ同じ消費電力であるか、0MO8よりも遅延時間
が小さい。
第5図は、B1−CMOSゲートとCMOSゲートの遅
延時間の特性を示したものである。低負荷の領域では0
MO5が高速であるか、高負荷の領域では、Bi−0M
O8の方が高速である。これは、バイポーラトランジス
タは、負荷駆動能力において0MO8を上回るか、コレ
クタ容量等の寄生容量が0MO8の寄生容量よりも大き
いためである。
延時間の特性を示したものである。低負荷の領域では0
MO5が高速であるか、高負荷の領域では、Bi−0M
O8の方が高速である。これは、バイポーラトランジス
タは、負荷駆動能力において0MO8を上回るか、コレ
クタ容量等の寄生容量が0MO8の寄生容量よりも大き
いためである。
また、基本セル面積については、0MO5が最も小さく
、B1−CMOSは0MO8の2倍程度、ECLは、0
MO8の数倍である。すなわち。
、B1−CMOSは0MO8の2倍程度、ECLは、0
MO8の数倍である。すなわち。
0MO8,Bi−0MO8,ECLの順で集積度が高い
。
。
すなわち、CMO8基本ゲートは最も高集積だが、負荷
の重い場合に動作速度が遅いという問題点があった。ま
た、Bi−C:MO3基本ゲートについては、負荷の重
い場合には高速であるが、負荷の軽いところでC:MO
Sよりも動作速度が遅い。
の重い場合に動作速度が遅いという問題点があった。ま
た、Bi−C:MO3基本ゲートについては、負荷の重
い場合には高速であるが、負荷の軽いところでC:MO
Sよりも動作速度が遅い。
また、面積が大きく、0MO8に比して集積度が低いと
いう欠点があった。
いう欠点があった。
本発明の目的は、高集積、低消費電力、かつ、高速動作
の集積回路装置を提供することにある。
の集積回路装置を提供することにある。
上記目的は、Bi−CMO8基本ゲートと、CMO8基
本ゲートとを混在することにより達成される。
本ゲートとを混在することにより達成される。
一般に、ある論理を実現する集積回路の性能を決めてい
るのは、入力から出力に至る複数の経路の中で最も遅延
時間の大きな経路である。このような経路はクリティカ
ルパスと呼ばれる。上記目的は、このクリティカルパス
中のゲートにB1−CMOSゲートを用いて、他の性能
に影響しない部分に、CMOSゲートを用いることによ
り達成される。 ・ すなわち、クリティカルパスとなっている一部のゲート
に、B1−CMOSゲートを用いることによりクリティ
カルパスの遅延時間が短縮される。
るのは、入力から出力に至る複数の経路の中で最も遅延
時間の大きな経路である。このような経路はクリティカ
ルパスと呼ばれる。上記目的は、このクリティカルパス
中のゲートにB1−CMOSゲートを用いて、他の性能
に影響しない部分に、CMOSゲートを用いることによ
り達成される。 ・ すなわち、クリティカルパスとなっている一部のゲート
に、B1−CMOSゲートを用いることによりクリティ
カルパスの遅延時間が短縮される。
クリティカルパスを構成するゲートの負荷が全て、低負
荷の場合は、前述したように、B i −CMOSゲー
トに置きかわっても、高速化されない、しかしながら、
2μm技術で考えると、CMOSゲートとB1−CMO
Sゲートの速度が同じであるのは、0.1〜0.2 p
F負荷であるのに対し、ゲートアレイ実装時の標準負
荷は、0.8PF である、従って、はとんどの場合、
クリティカルパスのCMOSゲートをB1−CMOSゲ
ートに置き換えることにより高速化が達成される。一方
、クリティカルパス以外のゲートをCMOSゲートで構
成することにより、性能を落すことなくチップ面積を小
さくすることができる。
荷の場合は、前述したように、B i −CMOSゲー
トに置きかわっても、高速化されない、しかしながら、
2μm技術で考えると、CMOSゲートとB1−CMO
Sゲートの速度が同じであるのは、0.1〜0.2 p
F負荷であるのに対し、ゲートアレイ実装時の標準負
荷は、0.8PF である、従って、はとんどの場合、
クリティカルパスのCMOSゲートをB1−CMOSゲ
ートに置き換えることにより高速化が達成される。一方
、クリティカルパス以外のゲートをCMOSゲートで構
成することにより、性能を落すことなくチップ面積を小
さくすることができる。
以下1本発明の一実施例を説明する。
第6図は、CMO8、及びバイポーラトランジスタを同
一基板上に作るデバイス構造を示したものである。60
5は、高濃度N型埋込層、604は高濃度P型埋込層、
601はバイポーラのエミッタ領域、603はベース領
域、602はコレクタ領域である。また、606はPu
O2のソース、ドレイン領域であり、607はNMO8
のソース、ドレイン領域である。また600は、P型S
i基板である。
一基板上に作るデバイス構造を示したものである。60
5は、高濃度N型埋込層、604は高濃度P型埋込層、
601はバイポーラのエミッタ領域、603はベース領
域、602はコレクタ領域である。また、606はPu
O2のソース、ドレイン領域であり、607はNMO8
のソース、ドレイン領域である。また600は、P型S
i基板である。
第6図に示したように、バイポーラとMOSは、同一基
板上に、しかも、基本的な回路の中で自由に組み合わせ
ることができる。従って1図3に示したよう・なり1−
CMOSゲートをこのLSI上に作製することは容易で
ある。またバイポーラを使用しなくてもよく、この場合
、同じプロセスを用いて同じ基板上に1図2のCMOS
ゲートを作製できる。また、このプロセスにより、B1
−CMOSゲートとCMOSゲートを混在させることも
可能である。
板上に、しかも、基本的な回路の中で自由に組み合わせ
ることができる。従って1図3に示したよう・なり1−
CMOSゲートをこのLSI上に作製することは容易で
ある。またバイポーラを使用しなくてもよく、この場合
、同じプロセスを用いて同じ基板上に1図2のCMOS
ゲートを作製できる。また、このプロセスにより、B1
−CMOSゲートとCMOSゲートを混在させることも
可能である。
カスタムLSI上に構成される論理は種々であるが1例
として、第7図に示した論理をあげる。
として、第7図に示した論理をあげる。
701〜709は入力、712〜719は出力である。
また、731〜739はインバータ、722〜729は
2人力NANDである。この論理は、701が1のとき
には出力は全て1,701が0のときには、出カフ12
〜719にそれぞれ、入カフ01〜709が出るという
論理である。
2人力NANDである。この論理は、701が1のとき
には出力は全て1,701が0のときには、出カフ12
〜719にそれぞれ、入カフ01〜709が出るという
論理である。
インバータ732〜739がファンアウトが1であるの
に対し、インバータ731のファンアウトは8である。
に対し、インバータ731のファンアウトは8である。
従って、この論理をLSI上に構成した時のクリティカ
ルパスは、入カフ01より、インバータ731を経て、
2人力NAND 722〜729のいずれかを経て出力
を抜けるパスである。
ルパスは、入カフ01より、インバータ731を経て、
2人力NAND 722〜729のいずれかを経て出力
を抜けるパスである。
さて、以上の論理を実装する。Bi−0MO5、CMO
8fi在型のゲートアレイについて、以下。
8fi在型のゲートアレイについて、以下。
説明する。
第1図は、l31−CMOSゲート、CMOSゲート混
在のゲートアレイのマスタチップの構成を示している6
901は入出力ドライバ、及び、ポンディングパッドの
領域、902は配線領域である。配線は例えば、Al2
1.Al2の2層配線を行えばよい。91.0〜916
は、CMOS基本ゲートセル列、930〜936,92
0〜926はB1−CMOS基本ゲートセル列である。
在のゲートアレイのマスタチップの構成を示している6
901は入出力ドライバ、及び、ポンディングパッドの
領域、902は配線領域である。配線は例えば、Al2
1.Al2の2層配線を行えばよい。91.0〜916
は、CMOS基本ゲートセル列、930〜936,92
0〜926はB1−CMOS基本ゲートセル列である。
すなわち、中央にCMO8基本ゲートの領域、左右にB
i−CMO3基本ゲートの領域を設けている。
i−CMO3基本ゲートの領域を設けている。
さて、第1図中の破線で囲んだ部分に、第7図の論理を
実装した様子を示すのが第8図である。
実装した様子を示すのが第8図である。
832〜839,822〜829がCMO8基本ゲート
で、832〜839はインバータになるように、また8
22〜829は2人力NANDになるように、セル内で
内部結線されている。第8図では、説明を簡単にするた
めに各セルの下部が入力、上部が出力となっている。一
般的ゲートアレイでは、入力、出力を、上部、下部に出
せるようになっているが、本発明は、その場合にも有効
である。
で、832〜839はインバータになるように、また8
22〜829は2人力NANDになるように、セル内で
内部結線されている。第8図では、説明を簡単にするた
めに各セルの下部が入力、上部が出力となっている。一
般的ゲートアレイでは、入力、出力を、上部、下部に出
せるようになっているが、本発明は、その場合にも有効
である。
830.831はBi−CMO8基本ゲートである。8
31はインバータになる様に内部結線さ 。
31はインバータになる様に内部結線さ 。
れている。
第8図で、831,832〜839,822〜829は
、それぞれ、第7図の731,732〜739.722
〜729に対応している。また。
、それぞれ、第7図の731,732〜739.722
〜729に対応している。また。
第8図では、Bi−CMO8基本セルは、 CMO8基
本セルの2倍の面積としている。
本セルの2倍の面積としている。
第8図の実施例では、インバータ731の負荷が重いた
め、B1−CMOSインバータ831を割りあてている
のである。こうすることにより。
め、B1−CMOSインバータ831を割りあてている
のである。こうすることにより。
純粋CMO5のゲートアレイに比して、高速化される。
この負荷が0.8pF程度であれば、インバータ731
を、B1−CMOSインバータで構成することにより、
2倍の高速化が計られることが第5図より分る。
を、B1−CMOSインバータで構成することにより、
2倍の高速化が計られることが第5図より分る。
一方、純粋Bi−CMO5のゲートアレイで作ればBi
−CMO’S、CMO8m在ゲートアゲートアレイ性能
が得られるわけであるが、この場合には1面積がほぼ倍
必要となる。すなわち、Bi−0MO8,CMO5混合
ゲートアレイは、B1−CMOSゲートアレイ並の高速
性とCMOSゲートアレイ並の集積度を兼ねそなえると
いう利点がある。
−CMO’S、CMO8m在ゲートアゲートアレイ性能
が得られるわけであるが、この場合には1面積がほぼ倍
必要となる。すなわち、Bi−0MO8,CMO5混合
ゲートアレイは、B1−CMOSゲートアレイ並の高速
性とCMOSゲートアレイ並の集積度を兼ねそなえると
いう利点がある。
第10図は、B i −CMOS 、 CMOS混在の
ゲートアレイマスタチップの他の実施例である。
ゲートアレイマスタチップの他の実施例である。
1001は、入出力パツファ、及び、ポンディングパッ
ド領域、1002は配線領域、 1003.1009は
、Bi−CMO8基本ゲート列、1004〜1008は
CMOS基本ゲート列である。すなわち、最上部の一列
と。
ド領域、1002は配線領域、 1003.1009は
、Bi−CMO8基本ゲート列、1004〜1008は
CMOS基本ゲート列である。すなわち、最上部の一列
と。
最下位の一列に、Bi−CMO8基本ゲート列を並べた
ものである。この場合は、横方向に同一基本ゲートしか
ないため、B1−CMOSセルと、CMOSセルの高さ
が同じでなくてもよいという利点がある。
ものである。この場合は、横方向に同一基本ゲートしか
ないため、B1−CMOSセルと、CMOSセルの高さ
が同じでなくてもよいという利点がある。
第10図、第1図では、チップ上に8列の基本ゲートし
かないが、より多い場合でも、本発明は有効である。
かないが、より多い場合でも、本発明は有効である。
第10図、第1図に示した例は、マスタチップにおイテ
、Bi−0MO8領域と0MO8領域が分離している。
、Bi−0MO8領域と0MO8領域が分離している。
最近では、より集積度を高めるためにスタンダードセル
方式の設計が行われる。
方式の設計が行われる。
スタンダードセル方式では、ROM、加算器といった大
規模な論理を1つのマクロセルとして使うことができる
。
規模な論理を1つのマクロセルとして使うことができる
。
第11図は、スタンダードセル方式のカスタムLSIに
ついての実施例である。
ついての実施例である。
1100は人出力バッファ領域、1101〜1108は
ポリセルと呼ばれるセルの列である。ポリセルは、高さ
のそろったセルであり、数ゲートから数十ゲート位の規
模のものである。1110〜1114はマクロセルであ
る。マクロセルは、さらに論理規模の大きいセルであり
、ROM、レジスタ、加算器(AU)等がある。スタン
ダードセル方式のLSIでは。
ポリセルと呼ばれるセルの列である。ポリセルは、高さ
のそろったセルであり、数ゲートから数十ゲート位の規
模のものである。1110〜1114はマクロセルであ
る。マクロセルは、さらに論理規模の大きいセルであり
、ROM、レジスタ、加算器(AU)等がある。スタン
ダードセル方式のLSIでは。
ROM、RAM、レジスダ、加算器等の規則論理をマク
ロセルで構成し、他のランダム論理をポリセルで構成す
る。
ロセルで構成し、他のランダム論理をポリセルで構成す
る。
このポリセル部分において、クリティカルパスをB1−
CMOSゲートを含むポリセルで構成し。
CMOSゲートを含むポリセルで構成し。
クリティカルパスでない部分を0MO8により構成され
たポリセルで構成することにより、前述のゲートアレイ
同様、高速高集積のLSIを構成することができる。
たポリセルで構成することにより、前述のゲートアレイ
同様、高速高集積のLSIを構成することができる。
また、クリティカルパスの一部がマクロセルで構成され
ている場合、マクロセルとして、同一論理を構成する2
種類以上のマクロセルを用意することにより上記ランダ
ム論理同様に、高速高集積または、低消費電力の効果が
ある。
ている場合、マクロセルとして、同一論理を構成する2
種類以上のマクロセルを用意することにより上記ランダ
ム論理同様に、高速高集積または、低消費電力の効果が
ある。
すなわち、クリティカルパスの部分には、面積大、ある
いは、消費電力大だが高速なマクロセルを用いて、クリ
ティカルパスとならない部分については、低速ではある
が1面積小、あるいは、消費電力小のマクロセルを用い
ることにより、全体として、高速高集積、あるいは低消
費電力という特徴を有するチップを作ることができる。
いは、消費電力大だが高速なマクロセルを用いて、クリ
ティカルパスとならない部分については、低速ではある
が1面積小、あるいは、消費電力小のマクロセルを用い
ることにより、全体として、高速高集積、あるいは低消
費電力という特徴を有するチップを作ることができる。
バイポーラと0MO8を複合して、高速動作のマクロセ
ルを設計すると、一般的に、基本ゲート同様に、高速動
作させればさせるほど1面積、消費電力が大になる傾向
があるため、本発明は有効である。
ルを設計すると、一般的に、基本ゲート同様に、高速動
作させればさせるほど1面積、消費電力が大になる傾向
があるため、本発明は有効である。
加算器をマクロセルで構成した場合を例に説明する。加
算器においてクリティカルパスとなるのは、加算時のキ
ャリーを伝搬させるキャリー伝搬回路である。第13図
は、バイポーラ、MO8複合の4ビツト高速キャリー伝
搬回路である。4ビツトデータAとBと下の桁からの桁
上げC1nを調べて、上位への桁上げ信号Coutを送
出する回路である。
算器においてクリティカルパスとなるのは、加算時のキ
ャリーを伝搬させるキャリー伝搬回路である。第13図
は、バイポーラ、MO8複合の4ビツト高速キャリー伝
搬回路である。4ビツトデータAとBと下の桁からの桁
上げC1nを調べて、上位への桁上げ信号Coutを送
出する回路である。
第13図において、クロックφ1がOの時には。
N M OS 1302がオンニなり、ノードN4 、
Ns 。
Ns 。
Nz e Nlの浮遊容量が充電される。この際、電位
は、バイポーラトランジスタ1301のベース、エミッ
タ接合でクランプされるために、O,SV程度に抑制さ
れる。次に、φ1が1になると、キャリー伝搬が成立し
ている時には、MOSトランジスタにより、バイボ〒う
1301のベース電流が引き抜かれ、バイポーラはオフ
し、出力Coutが高電位になる。−′方、キャリー伝
搬が成立しなければ。
は、バイポーラトランジスタ1301のベース、エミッ
タ接合でクランプされるために、O,SV程度に抑制さ
れる。次に、φ1が1になると、キャリー伝搬が成立し
ている時には、MOSトランジスタにより、バイボ〒う
1301のベース電流が引き抜かれ、バイポーラはオフ
し、出力Coutが高電位になる。−′方、キャリー伝
搬が成立しなければ。
バイポーラはオンし続け、 Coutは低電位のままで
ある。この回路では、ノードNL g Nz F Na
eNa、が低振幅(0,8V )に保たれるため、高
速動作するが、キャリー伝搬が成立しない時に貫通電流
が流れるため、消費電力は大きい。
ある。この回路では、ノードNL g Nz F Na
eNa、が低振幅(0,8V )に保たれるため、高
速動作するが、キャリー伝搬が成立しない時に貫通電流
が流れるため、消費電力は大きい。
第14図は、MOSのみからなるキャリー伝搬回路を示
す図である。論理、及び動作は、第13図のバイポーラ
、MOS複合のキャリー伝搬回路と同じである。すなわ
ち、クロックφ1が0の時にノードMt 、Mt 、M
a、Maは、PMO31400、1401,1402,
1403ニよッテ電源電位5vまで充電される。次にφ
1が1になった時に、キャリー伝搬が成立すればノード
M4の電荷が、いずれかのNMOSによって引き抜かれ
、出力Coutは高電位になる。一方、キャリー伝搬が
成立しなければ、ノードM番の電荷は引き抜かれず出力
Coutは低電位のままである。この回路では、ノード
Mls Ma * Ma + Maが電源電位5vまで
充電され、大振幅動作をするため低速であるが。
す図である。論理、及び動作は、第13図のバイポーラ
、MOS複合のキャリー伝搬回路と同じである。すなわ
ち、クロックφ1が0の時にノードMt 、Mt 、M
a、Maは、PMO31400、1401,1402,
1403ニよッテ電源電位5vまで充電される。次にφ
1が1になった時に、キャリー伝搬が成立すればノード
M4の電荷が、いずれかのNMOSによって引き抜かれ
、出力Coutは高電位になる。一方、キャリー伝搬が
成立しなければ、ノードM番の電荷は引き抜かれず出力
Coutは低電位のままである。この回路では、ノード
Mls Ma * Ma + Maが電源電位5vまで
充電され、大振幅動作をするため低速であるが。
定常的な貫通電流は流れないので低消費電力である。
上記回路は4ビツトキャリー伝搬回路であったが、より
多数ビットのキャリー伝搬回路1例えば。
多数ビットのキャリー伝搬回路1例えば。
32ビツトのキャリー伝搬回路を作るためには。
8−?の4ビツトキャリー伝搬回路を直列に接続すれば
よい。
よい。
上に説明した回路を用いれば、加算という同じ論理機能
を持つマクロセルであるが、高速、消費電力大のバイポ
ーラ、CMOS複合加算器と、低速、低消費電力の0M
O8加算器を同一チップ上に作ることができる。
を持つマクロセルであるが、高速、消費電力大のバイポ
ーラ、CMOS複合加算器と、低速、低消費電力の0M
O8加算器を同一チップ上に作ることができる。
スタンダードセル方式のLi5Iにおいては、−搬に多
数の加算器マクロセルが存在する。この時、クリティカ
ルパスとなる部分に、バイポーラ。
数の加算器マクロセルが存在する。この時、クリティカ
ルパスとなる部分に、バイポーラ。
CMOS複合加算器、クリティカルバスとならない部分
に、0MO8加算器を自動配線DA等によって選択して
用いることにより、全体として高速、低消費電力なチッ
プができる。
に、0MO8加算器を自動配線DA等によって選択して
用いることにより、全体として高速、低消費電力なチッ
プができる。
同様な効果は、バイポーラ、CMOS複合のSRAM1
0MO8(7)み17)SRAM、アルイは。
0MO8(7)み17)SRAM、アルイは。
バイポーラ、CMOS複合+7)ROMと、0MO8の
みのROMといった他の・マクロセルについても同様で
ある。
みのROMといった他の・マクロセルについても同様で
ある。
バイポーラ、CMO5複合のROMについての構成を第
12図に示す。1200はアドレスデコーダ。
12図に示す。1200はアドレスデコーダ。
1202はワードドライバ、1201はプリチャージ回
路、1203はメモリセル、 1204はデータ線セン
スアンプ、1205はアドレスを選択する゛マルチプレ
クサである。
路、1203はメモリセル、 1204はデータ線セン
スアンプ、1205はアドレスを選択する゛マルチプレ
クサである。
ワード線は負荷が重いため、バイポーラドライバを用い
るのが有効である。また、データ線の負荷も重いため、
バイポーラによるプリチャージ回路を用いである。さら
に、アドレスデコーダは。
るのが有効である。また、データ線の負荷も重いため、
バイポーラによるプリチャージ回路を用いである。さら
に、アドレスデコーダは。
ファンアウトが多いため、Bi−CMOS基本ゲートを
用いている。また、センスアンプには、キャリー伝搬回
路と同じように、データ線電気振幅を押える働きをする
バイポーラセンスアンプが使われている。この様に、R
OML二ついても、゛バイポーラ、0MO8の両者を複
合す、ることにより。
用いている。また、センスアンプには、キャリー伝搬回
路と同じように、データ線電気振幅を押える働きをする
バイポーラセンスアンプが使われている。この様に、R
OML二ついても、゛バイポーラ、0MO8の両者を複
合す、ることにより。
同一機能を有するCMO5I(ONよりも、消費電力は
増すものの、より高速なROMを提供することができる
。
増すものの、より高速なROMを提供することができる
。
本発明によれば、クリティカルパスにB1−CMOSゲ
ート及び、B1−CMOSマ゛クロセルを用いることが
できるため、高速化の効果がある。
ート及び、B1−CMOSマ゛クロセルを用いることが
できるため、高速化の効果がある。
また、クリティカルバスとならないところにCMOSゲ
ートを用いることができるため、高集積の効果がある。
ートを用いることができるため、高集積の効果がある。
すなわち、本発明によれば、B1−CMOSゲートアレ
イと同等の性能と、CMOSゲートアレイと同等の集積
度のゲートアレイを作ることができる。
イと同等の性能と、CMOSゲートアレイと同等の集積
度のゲートアレイを作ることができる。
また、本発明によれば、B1−CMOSマクロセルと同
等の速度と、CMOSマクロセルと同等の消費電力、集
積度のスタンダードセル方式LSIを作ることができる
。
等の速度と、CMOSマクロセルと同等の消費電力、集
積度のスタンダードセル方式LSIを作ることができる
。
第2図から第5図、第9図は従来例を説明する図、第1
図、第6図から第8図、第10図から第14図は1本発
明の詳細な説明する図である。 901・・・人出力バッファ領域、902・・・配線領
域、910〜916・・・CMO8基本ゲート列、92
0〜926,930〜936・・・B i−CMO8基
本ゲート列。
図、第6図から第8図、第10図から第14図は1本発
明の詳細な説明する図である。 901・・・人出力バッファ領域、902・・・配線領
域、910〜916・・・CMO8基本ゲート列、92
0〜926,930〜936・・・B i−CMO8基
本ゲート列。
Claims (1)
- 【特許請求の範囲】 1、入出力回路と、論理を実現するセルを並べたセル領
域と、各セル、及び、入出回路を接続するための配線領
域より成る半導体集積回路装置において、同一論理を構
成する2種類以上のセルを設けたことを特徴とする半導
体集積回路装置。 2、特許請求の範囲第1項において、前記同一論理を構
成する2種類以上のセルを、MOSトランジスタのみか
らなるセルと、MOSトランジスタと少くとも1つのバ
イポーラトランジスタとを含んだセルとの2種類にする
ことを特徴とする半導体集積回路装置。 3、入出力回路と、複数のマクロセルよりなるスタンダ
ードセル方式の半導体集積回路装置において、同一論理
を構成する2種類以上のマクロセルを設けることを特徴
とする半導体集積回路装置。 4、特許請求の範囲第3項において、同一論理を構成す
る2種類以上のマクロセルを、MOSトランジスタのみ
からなるマクロセルと、MOSトランジスタと少くとも
1つのバイポーラトランジスタとを含んだマクロセルと
の2種類とすることを特徴とする半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61030879A JPS62189739A (ja) | 1986-02-17 | 1986-02-17 | 半導体集積回路装置 |
US07/442,301 US5119314A (en) | 1986-02-17 | 1989-11-28 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61030879A JPS62189739A (ja) | 1986-02-17 | 1986-02-17 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62189739A true JPS62189739A (ja) | 1987-08-19 |
Family
ID=12316022
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61030879A Pending JPS62189739A (ja) | 1986-02-17 | 1986-02-17 | 半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5119314A (ja) |
JP (1) | JPS62189739A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01283952A (ja) * | 1988-05-11 | 1989-11-15 | Hitachi Ltd | 半導体集積回路装置 |
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1986
- 1986-02-17 JP JP61030879A patent/JPS62189739A/ja active Pending
-
1989
- 1989-11-28 US US07/442,301 patent/US5119314A/en not_active Expired - Fee Related
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Also Published As
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---|---|
US5119314A (en) | 1992-06-02 |
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