JP3860672B2 - トランジスタの製造方法およびその製造方法によって製造されたトランジスタ - Google Patents
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Description
【発明の属する技術分野】
本発明は一般に、集積回路(IC)プロセス技術および、特に、ソース/ドレイン領域のサイズを減少させる、CMOS相互接続およびトランジスタの相互接続方法に関する。
【0002】
【従来の技術】
リーク電流、寄生用量、およびスイッチング速度はすべて、ソース/ドレイン接合領域のサイズに依存する。その目的で、ソース/ドレイン表面領域および接合深さを減少させる研究が続けられている。同様に、IC基板のトランジスタ密度を増加させるためにトランジスタの全体サイズを減少させる研究が続けられている。
【0003】
【発明が解決しようとする課題】
トランジスタのサイズの減少という目的は、いくつもの要因に依存する。しかし、IC中におけるトランジスタ間および金属層間の相互接続は必要性は、サイズ減少を制限する少なくとも1つの要因である。別の金属層からトランジスタのソースまたはドレインへの接続は典型的には、その上に設けられた層間誘電体を通るビアを介して行われる。アルミニウムなどの金属が、下に位置するソースまたはドレイン領域に接触するようにビアに充填される。層間誘電体表面においてトレンチまたは配線がビアに交差し、その配線からビアを介してトランジスタのソース/ドレイン面に電気的連絡が行われる。フォトリソグラフィーマスク、エッチングプロセス、および位置あわせにおいて固有の分解能誤差のために、ビアの直径をどれくらい小さくできるかに関する制約が存在する。ミクロン以下のサイズのビアであっても、電気的接続のためには比較的大きなソース/ドレイン表面領域を必要とする。
【0004】
ソース/ドレイン領域の表面領域に依存しないトランジスタ相互接続方法が開発されれば有利である。
【0005】
IC基板の金属層間の相互接続がトランジスタのソース/ドレイン領域に対して直接なされなければ有利である。
【0006】
トランジスタのソースおよびドレイン領域を減少することにより、ソースおよびドレイン領域への接続に影響を与えずにドレインリーク電流を最小化できれば有利である。
【0007】
【課題を解決するための手段】
本発明によれば、少なくとも、ソース/ドレイン領域を有する第1のトランジスタから、周囲のフィールド酸化物領域を通って相互接続を形成する方法であって、a)該ソース/ドレイン領域および該周囲のフィールド酸化物領域を含み、該トランジスタ上に位置する半導体膜を堆積する工程と、b)該ソース/ドレイン領域およびフィールド酸化物の選択された隣接領域を覆い、該半導体膜上に位置する高融点金属層を堆積する工程と、c)工程a)において堆積された該半導体膜および工程b)において堆積された該高融点金属をアニールして、該ソース/ドレイン領域および該フィールド酸化物の該選択された隣接領域の上に位置するシリサイド膜を形成することにより、該周囲のフィールド酸化物領域から、該ソース/ドレイン領域に対する電気的相互接続が作製されることにより、該ソース/ドレイン領域のサイズが最小にされる工程とを包含する方法が提供され、そのことにより上記目的が達成される。
【0008】
工程a)の前に、ゲート電極を、その下に位置するゲート酸化物層、ならびに前記ソース/ドレイン領域の一部の上に位置する第1の酸化物側壁とともに形成する工程をさらに包含し、工程a)は、該ゲート電極および該第1の酸化物側壁の上に位置する半導体膜を堆積することを包含してもよい。
【0009】
工程a)の後に、a1)前記第1の半導体膜の上に位置する絶縁体層を堆積する工程と、a2)工程a1)で堆積された絶縁体に対し異方性エッチングを行うことにより、前記ソース/ドレイン領域、ゲート電極、および周囲のフィールド酸化物領域上に位置する前記酸化物を除去する一方で、前記ゲート電極側壁からは前記酸化物を除去しないことにより、第2の側壁が形成される工程と、をさらに包含し、工程b)は、該ゲート電極および該第2の側壁の上に位置する高融点金属層を堆積することを包含し、工程c)は、前記トランジスタをアニールすることにより、工程a2)において前記第1の半導体膜が曝露された該ゲート電極を含むが該第2の側壁は含まない領域において、前記トランジスタの上に位置するシリサイド膜を形成することを包含してもよい。
【0010】
工程c)の後に、d)前記第2の側壁上に位置する未反応の高融点金属、該第2の側壁、および前記第1の酸化物側壁の上に位置する半導体膜を除去する工程
をさらに包含してもよい。
【0011】
工程d)の後に、e)前記トランジスタの上に位置する上面を有する誘電体中間層を堆積する工程と、f)該誘電体中間層をエッチングすることにより、該誘電体中間層上面から該フィールド酸化物の選択された領域の上に位置する前記シリサイド膜に達するコンタクトホールを形成する工程と、g)該コンタクトホール中に金属を堆積することにより、該誘電体中間層の該面から該ソース/ドレイン領域まで電気的相互接続を形成することにより、該ソース/ドレイン領域のサイズに関係なく相互接続が作製される工程とをさらに包含してもよい。
【0012】
工程a)は、前記半導体膜がポリシリコンおよびSixGe1-xからなる群より選択されることを包含してもよい。
【0013】
SixGe1-xにおけるxが0.5から0.9の範囲であってもよい。
【0014】
前記トランジスタが、バルクシリコン、SOI、および***ソース/ドレイントランジスタからなる群より選択されてもよい。
【0015】
工程a)は、50から200ナノメートル(nm)の範囲の厚さを有する半導体膜を堆積することを包含してもよい。
【0016】
工程a1)は、酸化物および窒化物からなる群より選択される絶縁体を堆積することを包含してもよい。
【0017】
工程a1)は、酸化物絶縁体を堆積することを包含し、工程d)は、緩衝化ヒドロフルオリド(BHF)エッチングを用いて前記第2のゲート電極酸化物側壁を除去し、NH3OH:H2O2:H2O溶液を用いて前記半導体膜を除去することを包含してもよい。
【0018】
工程a1)は、窒化物絶縁体を堆積することを包含し、工程d)は、リン酸を用いて前記第2のゲート電極酸化物側壁を除去し、NH3OH:H2O2:H2O溶液を用いて前記第1の半導体膜を除去することを包含してもよい。
【0019】
工程b)は、Ti、Co、W、Pt、およびNiからなる群より選択される高融点金属を含んでもよい。
【0020】
工程c)は、40から200nmの範囲の厚さを有するシリサイド層を形成することを包含してもよい。
【0021】
工程c)は、2から10オーム/平方インチの範囲の抵抗率を有するシリサイド層を形成することを包含してもよい。
【0022】
工程c)は、2つのアニール小工程を包含し、第1の小工程は、450から650℃の範囲の温度でアニールを行うことを包含し、第2の小工程は、700から900℃の範囲の温度でアニールを行うことを包含してもよい。
【0023】
前記第1の側壁、工程a2)の前記第2の側壁、および工程a)で堆積される前記間に位置する半導体膜は結合側壁厚を有し、工程a2)の後に、a3)前記ソース/ドレイン領域をドーピングおよびアニールすることにより、前記ソース/ドレイン領域の上に位置する該結合側壁厚の約2倍のソース/ドレイン幅を有する活性ソース/ドレイン領域を形成する工程をさらに包含してもよい。
【0024】
また本発明によれば、少なくとも、第1の電極を有する第2のトランジスタから第2の電極を有する第1のトランジスタへフィールド酸化物領域を横切って延びる、ストラップ相互接続を形成する方法であって、a)該第1および第2の電極および周囲のフィールド酸化物領域を含み、該トランジスタ上に位置する半導体膜を堆積する工程と、b)該第1および第2の電極ならびに間に位置するフィールド酸化物の選択された領域を含み、該半導体膜上に位置する高融点金属層を堆積する工程と、c)工程a)において堆積された該半導体膜および工程b)において堆積された該高融点金属をアニールすることにより、該第2のトランジスタの該第1の電極、該第1のトランジスタの該第2の電極ならびに間に位置する該フィールド酸化物の選択された領域の上に位置するシリサイド膜を形成し、それによって、該第1のトランジスタから該第2のトランジスタに対する電気的相互接続が該間に位置するフィールド酸化物領域を横切って作製される工程とを包含する方法が提供され、そのことにより上記目的が達成される。
【0025】
また本発明によれば、/ドレイン領域と、該ソース/ドレイン領域の周囲のフィールド酸化物領域と、該ソース/ドレイン領域およびフィールド酸化物の選択された隣接領域の上に位置するシリサイド膜とを有することにより、該フィールド酸化物の選択された領域から該ソース/ドレイン領域に対する電気的連絡が該シリサイド膜によって可能にされるCMOS相互接続が提供され、そのことにより上記目的が達成される。
【0026】
前記ソース/ドレイン領域およびフィールド酸化物の選択された領域の上に位置する面を有する誘電体中間層と、該上に位置する誘電体中間層を通ってパターニングされ、該誘電体中間層の該面から該フィールド酸化物の選択された領域の上に位置する前記シリサイド膜に達するコンタクトホールと、該誘電体中間層の該面から該ソース/ドレイン領域までの電気的相互接続を形成する、該コンタクトホール中に設けられた金属とをさらに包含してもよい。
【0027】
前記シリサイド膜が、ポリシリコンおよびSixGe1-xからなる群より選択される材料から形成されることを包含してもよい。
【0028】
SixGe1-xにおけるxが0.5から0.9の範囲であってもよい。
【0029】
前記トランジスタが、バルクシリコン、SOI、および***ソース/ドレイントランジスタからなる群より選択されてもよい。
【0030】
前記シリサイド膜は、40から200ナノメートル(nm)の範囲の厚さを有してもよい。
【0031】
前記シリサイド膜は、2から10オーム/平方インチの範囲の抵抗率を有してもよい。
【0032】
また本発明によれば、ソース/ドレイン領域と、該ソース/ドレイン領域の周囲のフィールド酸化物領域と、第1の酸化物側壁を有するゲート電極と、該ソース/ドレイン領域および該周囲のフィールド酸化物の選択された隣接領域の上に位置するシリサイド膜とを有し、該シリサイド膜は、トランジスタおよび周囲のフィールド酸化物領域の上に位置する半導体膜の層を堆積することにより形成され、該第1の半導体膜の上に位置する絶縁層を堆積して該絶縁層を異方性エッチングすることにより第2のゲート電極側壁を形成し、該半導体膜上に、該ソース/ドレイン領域および該フィールド酸化物の選択された隣接領域上に堆積された半導体膜を覆う高融点金属層を堆積し、該トランジスタをアニールすることにより該シリサイド膜を形成し、エッチングにより該第1の酸化物側壁の上に位置する未反応の高融点金属、該第2の酸化物側壁、および該半導体膜を除去することにより、該フィールド酸化物の選択された隣接領域から、該ソース/ドレイン領域に対する電気的相互接続が作製されたCMOS相互接続が提供され、そのことにより上記目的が達成される。
【0033】
前記ソース/ドレイン領域および周囲のフィールド酸化物領域の上に位置する上面を有する誘電体中間層と、該誘電体中間層を通ってパターニングされ、該誘電体中間層の該面から該フィールド酸化物の選択された隣接領域の上に位置する前記シリサイド膜に達するコンタクトホールと、該誘電体中間層の該面から該ソース/ドレイン領域までの電気的相互接続を該シリサイド膜によって形成するための、該コンタクトホール中に設けられた金属とをさらに含んでもよい。
【0034】
前記第1の半導体膜が、ポリシリコンおよびSixGe1-xからなる群より選択されてもよい。
【0035】
SixGe1-xにおけるxが0.5から0.9の範囲であってもよい。
【0036】
前記トランジスタが、バルクシリコン、SOI、および***ソース/ドレイントランジスタからなる群より選択されてもよい。
【0037】
前記半導体膜は、50から200ナノメートル(nm)の範囲の厚さを有してもよい。
【0038】
前記絶縁層の材料は、酸化物および窒化物からなる群より選択されてもよい。
【0039】
前記絶縁層は酸化物であり、前記第2のゲート電極酸化物側壁はBHFエッチングを用いて除去され、前記半導体膜はNH3OH:H2O2:H2O溶液を用いて除去されてもよい。
【0040】
前記絶縁層は窒化物であり、前記第2のゲート電極窒化物側壁はリン酸を用いて除去され、前記半導体膜はNH3OH:H2O2:H2O溶液を用いて除去されてもよい。
【0041】
前記高融点金属は、Ti、Co、W、Pt、およびNiからなる群より選択されてもよい。
【0042】
前記シリサイド膜は、40から200nmの範囲の厚さを有してもよい。
【0043】
前記シリサイド膜は、2から10オーム/平方インチの範囲の抵抗率を有してもよい。
【0044】
前記アニールは、2つのアニール小工程を包含し、第1の小工程は、450から650℃の範囲の温度でアニールを行うことを包含し、第2の小工程は、700から900℃の範囲の温度でアニールを行うことを包含してもよい。
【0045】
前記第1の側壁、前記第2の側壁、および前記間に位置する半導体膜は結合側壁厚を有し、該第2の側壁が形成された後に前記ソース/ドレイン領域がドーピングおよびアニールされることにより、前記ソース/ドレイン領域の上に位置する該結合側壁厚の約2倍のソース/ドレイン幅を有する活性ソース/ドレイン領域が形成されてもよい。
【0046】
また本発明によれば、第1および第2のCMOSトランジスタの間のストラップ相互接続であって、少なくとも該第2のトランジスタの第1の電極および少なくとも該第1のトランジスタの第2の電極と、該第1のトランジスタの該第1の電極と該第2のトランジスタのドレイン領域との間に位置するフィールド酸化物領域と、第1の酸化物側壁を有する第1および第2のトランジスタのゲート電極と、該第2のトランジスタの該第1の電極から該第1のトランジスタの該第2の電極までおよび間に位置するフィールド酸化物の選択された隣接領域の上に位置するシリサイド膜とを有し、該シリサイド膜は、該トランジスタおよび間に位置するフィールド酸化物領域の上に位置する半導体膜の層を堆積することにより形成され、該半導体膜の上に位置する絶縁層を堆積して該絶縁層を異方性エッチングすることにより第2のゲート電極側壁を形成し、該トランジスタおよび間に位置するフィールド酸化物の選択された領域の上に位置する高融点金属層を堆積し、該トランジスタをアニールすることにより該シリサイド膜を形成し、エッチングにより該第1の酸化物側壁の上に位置する未反応の高融点金属、該第2の側壁、および該半導体膜を除去することにより、該第1のトランジスタから該第2のトランジスタに対して該間に位置するフィールド酸化物領域を横切って電気的相互接続が作製されたストラップ相互接続が提供され、そのことにより上記目的が達成される。
【0047】
また本発明によれば、第1および第2のCMOSトランジスタの間のストラップ相互接続であって、少なくとも該第2のトランジスタの第1の電極および少なくとも該第1のトランジスタの第2の電極と、該第2のトランジスタの該第1の電極と該第2のトランジスタの該第1の電極との間に位置するフィールド酸化物領域と、該第2のトランジスタの該第1の電極から該間に位置するフィールド酸化物の選択された隣接領域を横切り該第1のトランジスタの該第2の電極までの上に位置する、シリサイド膜とを有することにより、該第1のトランジスタから該第2のトランジスタに対して該間に位置するフィールド酸化物領域を横切って電気的相互接続が作製されたストラップ相互接続が提供され、そのことにより上記目的が達成される。
【0048】
本発明によれば、少なくとも、ソース/ドレイン表面領域を有する第1のトランジスタから、周囲のフィールド酸化物領域を通って相互接続を形成する方法が提供される。本方法は、a)ソース/ドレイン表面領域およびその周囲のフィールド酸化物領域を含むトランジスタ上に、シリコン−ゲルマニウム化合物などの半導体膜を堆積する工程と、b)ソース/ドレイン領域およびフィールド酸化物の選択された隣接領域を含む半導体膜上に、高融点金属層を堆積する工程と、c)半導体膜および高融点金属をアニールすることにより、ソース/ドレイン表面領域およびフィールド酸化物の選択された隣接領域の上にシリサイド膜を形成する工程とを包含する。周囲のフィールド酸化物領域から、ソース/ドレイン領域に対する電気的接続が作製される。
【0049】
典型的にはトランジスタは、ゲート電極およびその下に位置するゲート酸化物層、ならびにソース/ドレイン領域の一部の上に位置する第1の酸化物側壁を有する。従って工程a)は、ゲート電極および第1の酸化物側壁の上に半導体膜を堆積することを包含する。高融点金属が堆積される前に、酸化物などの絶縁層が、第1の半導体膜の上に堆積される。この酸化物層に対し異方性エッチングを行うことにより、ソース/ドレイン表面領域、ゲート電極、および周囲のフィールド酸化物領域上に位置する酸化物を除去する。高指向性である異方性エッチング工程のため、ゲート電極側壁から酸化物は除去されず、結果として第2の側壁が形成される。次に工程b)は、高融点金属層をゲート電極および第2の側壁上に堆積することを包含する。工程c)は、トランジスタをアニールすることにより半導体膜が曝露された部分にシリサイド膜を形成することを包含する。従って、シリサイド膜は第2の側壁上には形成されない。
【0050】
アニール後、第1の酸化物側壁上に位置する未反応の高融点金属、第2の側壁、および第1の半導体膜を除去する。トランジスタ上に誘電体中間層を堆積する。誘電体中間層を通り、フィールド酸化物の選択された領域の上に位置するシリサイド膜に達するコンタクトホールをエッチングする。金属をコンタクトホール中に堆積することにより、トランジスタのソース/ドレイン領域と誘電体中間層表面との間に電気的相互接続を形成する。このようにして、ソース/ドレイン表面領域のサイズに関係なくトランジスタに対する接続が作製される。
【0051】
同様にして、同じ金属層上にある第2のトランジスタのソース/ドレイン領域と、第1のトランジスタのソース/ドレイン領域との間に、フィールド酸化物を横切ってストラップ相互接続が形成される。工程a)は、両トランジスタの上に半導体膜を堆積することを包含する。工程b)において、ソース/ドレイン表面領域およびその間に位置するフィールド酸化物の選択された領域上に、高融点金属を堆積する。工程c)において、半導体膜および高融点金属をアニールすることにより、第2のトランジスタのソース/ドレイン領域、第1のトランジスタのソース/ドレイン領域、およびその間に位置するフィールド酸化物の選択された領域の上に位置するシリサイド膜を形成する。このようにして、第1のトランジスタから第2のトランジスタまで、その間に位置するフィールド酸化物を横切って電気的相互接続が作製される。例えば、第1のトランジスタのドレインは、第2のトランジスタのソースに接続される。
【0052】
CMOS相互接続およびCMOS相互接続方法によって得られる装置が提供される。CMOS相互接続は、ソース/ドレイン領域およびソース/ドレイン領域を囲むフィールド酸化物領域を含む。CMOS相互接続はまた、第1の酸化物側壁を有するゲート電極を含む。シリサイド膜が、ソース/ドレイン領域およびフィールド酸化物の選択された隣接領域の上に位置している。シリサイド層は、トランジスタおよびその周囲のフィールド酸化物領域の上に位置する半導体膜の層を堆積することにより、形成される。次に、絶縁層を堆積して異方性エッチングを行うことにより、第2のゲート電極側壁が形成される。トランジスタおよびフィールド酸化物の選択された隣接領域上に高融点金属を堆積してアニールすることにより、シリサイド膜を形成する。第1の酸化物側壁上に位置する未反応の高融点金属、第2の側壁、および半導体膜を除去する。フィールド酸化物の選択された領域の上に位置するシリサイド膜を介して、トランジスタのソース/ドレイン表面領域への電気的接続が達成され得る。
【0053】
本発明によれば、小さなソース/ドレイン表面領域を可能にするCMOS相互接続方法が提供される。本相互接続は、ストラップ型接続およびビア型接続の両方に適用可能である。シリサイド膜をソース/ドレイン領域からフィールド酸化物まで形成することにより、小さなソース/ドレイン領域の表面領域が、隣接するフィールド酸化物領域内にまで拡張される。フィールド酸化物を覆うシリサイドへのコンタクトにより、同じ金属層上での相互接続、あるいは別の金属層への相互接続が作製される。ソース/ドレイン領域はシリサイド膜を受け入れるのに十分な大きさを有するだけでよい。ソース/ドレイン領域の小さいトランジスタは、ドレインリーク電流が少なく、寄生容量が少ない。CMOSトランジスタ相互接続装置もまた提供される。
【0054】
【発明の実施の形態】
図1は、CMOSトランジスタ(従来技術)の平面図である。トランジスタ10は、上面領域を有するソース12と、上面領域を有するドレイン14とを有している。ソース12およびドレイン14の一部の上に、ゲート電極16が位置している。ゲート電極16は酸化物側壁18を有しており、ゲート酸化物層20の上に位置している。トランジスタ10は、フィールド酸化物領域22および24に囲まれている。
【0055】
図2は図1のトランジスタ10の部分断面図である(従来技術)。トランジスタ10およびフィールド酸化物領域22および24の上に、誘電体中間層26が位置している。ソース12、ドレイン14、およびゲート電極16に至るビア28が、誘電体中間層内にエッチングされている。トランジスタ活性領域と誘電体中間層26の表面との間に電気接続をとるために、ビア28には金属が充填される。配線およびトレンチにより誘電体26の表面から他の電気的要素(図示せず)への接続を行っている。ビアの相互接続を確実にするために、ソース/ドレイン12、14の総表面領域が所定の最小サイズより小さくならないようにする。またソース/ドレイン12、14のサイズにより、ドレインリーク電流および寄生容量は、少なくとも最小限のドレインリーク電流および寄生容量となる。
【0056】
図3から図12に、本発明の完成したCMOS相互接続を形成するための工程を示す。図3は、第1のトランジスタ38および隣接する第2のトランジスタ40の平面図である。CMOS相互接続は、第1の酸化物側壁44を有するゲート電極42を有している。第1のトランジスタ38は、電極46およびその下に位置する接合領域(後にソース領域となる)を有している。同様に、電極48はドレイン領域となる。あるいは、領域48をソースとし領域46をドレインとしてもよい。本明細書において一般に、領域46、48、58、および60を電極またはソース/ドレイン領域と呼ぶ。フィールド酸化物領域50および52が、ソース/ドレイン領域46、48を囲んでいる。
【0057】
第2のトランジスタ40は、第1の酸化物側壁56を有するゲート電極54を有している。電極58はソース領域となり、電極60はドレイン領域となる。あるいは、電極58をドレインとし電極60をソースとしてもよい。フィールド酸化物52および62が、ソース/ドレイン領域58、60を囲んでいる。
【0058】
図4は、図3のトランジスタ38およびトランジスタ40の部分断面図である。5〜20ナノメートル(nm)程度の厚さを有するゲート酸化物層64の上にゲート電極42が位置している。P型ドーピングされた基板68の上に位置するように第1のトランジスタ38が作製される。Nウェル70の上に位置するように第2のトランジスタ40が作製される。
【0059】
バルクシリコン、SOI(silicon on insulator)、および***ソース/ドレイントランジスタからなる群より選択されるトランジスタ38および40に対して、相互接続が形成される。従来技術の方法を用いて、しきい電圧調節イオン注入とともにウェル70を形成し得る。本発明の異なる局面においては、ウェル70は拡散または逆行(retrograded)高エネルギーイオン注入から形成される。フィールド酸化物50、52および62は、シリコン局所酸化(LOCOS)または浅いトレンチ分離によって形成される。SOI構造を用いる場合、当該分野において周知のとおり、ドーピングされたウェルを形成するプロセスの代わりにシリコン島エッチングおよびしきい電圧調節注入を用いてもよい。
【0060】
典型的には、蒸着法によりポリシリコンを堆積し、ドーピングすることによりゲート電極42および54を形成する。ゲート電極42および54の厚さは、200〜500nm程度である。
【0061】
図5は、半導体膜72の層の堆積後の図4のトランジスタ38および40を示す。半導体膜72はトランジスタ38および40、ならびにその周囲のフィールド酸化物領域50、52および62の上に位置する。明瞭さのため、半導体膜72を斜線で示している。半導体膜72は、ポリシリコンおよびシリコン−ゲルマニウム化合物SixGe1-xからなる群より選択される。シリコン−ゲルマニウム化合物(SixGe1-x)におけるxは、0.5から0.9の範囲である。半導体膜72は、50から200nmの範囲の厚さ73を有している。
【0062】
図6は、絶縁層74の堆積後の図5のトランジスタ38および40を示している。絶縁層74は半導体層72の上に位置する。絶縁層74の材料は、酸化物および窒化物からなる群より選択される。本発明のいくつかの局面においては(図示せず)、半導体膜72は非選択のフィールド酸化物領域50、52および62(すなわちフィールド酸化物領域のうち後の工程においてシリサイド膜が形成されない領域)からエッチングされる。
【0063】
図7は、絶縁層74の異方性エッチング後の図6のトランジスタ38および40を示す。異方性エッチングにより、第2のゲート電極側壁76が形成される。プラズマエッチングが適している。第1の側壁44(または56)、第2の側壁76、およびその間の半導体膜72は、結合側壁厚77aを有する。
【0064】
製造プロセスのこの時点において、イオン注入を行うことにより、ソース/ドレイン領域46、48、58、および60(図3を参照)に対応する活性ソース/ドレイン領域を形成する。明瞭さのため、1個の電極領域48のみを示している。例えば、第1のトランジスタ38がNMOSトランジスタの場合、ヒ素によるN+イオン注入が、30から60keVの間のエネルギーレベルかつ5×1014から4×1015/cm2の間のドースで行われる。第2のトランジスタ40がPMOSトランジスタの場合、BF2によるP+イオン注入が、30から60keVの間のエネルギーレベルかつ5×1014から4×1015/cm2の間のドースで行われる。ドーパントの拡散は、800から1000℃の範囲の温度で、20から60分の範囲の時間で起こる。NMOSおよびPMOSトランジスタを例として示すが、本発明は特定のトランジスタ様式には制限されない。得られる活性ソース/ドレイン領域は、ソース/ドレイン領域48の上に位置する結合側壁厚77aの約2倍のソース/ドレイン幅77bを有する。
【0065】
図8は、高融点金属層78の堆積後の図7のトランジスタ38および40を示す。高融点金属層78を2重斜線で示している。高融点金属層78は、半導体膜72上に堆積され、ソース/ドレイン表面領域46、48、58および60ならびに選択されたフィールド酸化物50、52および62隣接領域上に堆積された半導体膜72を覆う。典型的には、高融点金属層78は全ての面上に等方的に堆積される。次に、高融点金属層78を設けることが望ましい領域を覆うようにフォトレジストマスクを設置する。フィールド酸化物領域部分50および62などのマスクによって覆われていない領域において、高融点金属層78がエッチングプロセスにより除去される。高融点金属78は、Ti、Co、W、PtおよびNiからなる群より選択される。
【0066】
図9は、アニール後の図8のトランジスタ38および40を示す。トランジスタ38および40をアニールすることによりシリサイド膜80を形成する。シリサイド膜80は、ソース/ドレイン領域46、48、58および60、フィールド酸化物領域50、52および62の選択された領域、ならびにゲート電極42および54上において、高融点金属層78が半導体膜72の上に位置している領域(図8参照)に形成される。高融点金属層78が半導体膜72の上に位置していない領域においては、高融点金属層78は未反応のままである。シリサイド膜80は、2〜10オーム/平方インチの範囲の抵抗率(任意の寸法または単位系の平方につき導電率が一定として)を有する。シリサイド膜80は、40から200nmの範囲の厚さ81を有する。本発明のいくつかの局面において、アニールは2つのアニール小工程を包含する。第1の小工程は、450から650℃の範囲の温度でアニールを行うことを包含する。第2の小工程は、700から900℃の範囲の温度でアニールを行うことを包含する。本発明のいくつかの局面において、未反応の半導体膜72の層がアニール後のシリサイド膜80の下に位置する。本発明の他の局面において、半導体膜72はアニールプロセス中において完全に消費されてしまう(図示せず)。シリサイド膜80は、フィールド酸化物50、52および62からソース/ドレイン領域46、48、58および60への電気的連絡を可能にする。
【0067】
図10は、エッチングプロセス後の図9のトランジスタ38および40を示す。第1の酸化物側壁44および56の上に位置する未反応の高融点金属層78、第2の側壁76および未反応の半導体膜72が、全て除去される。典型的には、これら3つの材料は3つの別々のエッチングプロセスによって除去される。絶縁体材料74(図6参照)従って第2のゲート電極側壁76が酸化物である場合、緩衝化ヒドロフルオリド(BHF)エッチングを用いて第2のゲート電極側壁76を除去し、NH3OH:H2O2:H2O溶液を用いて半導体膜72を除去する。絶縁体材料74従って第2のゲート電極側壁76が窒化物である場合、リン酸を用いて第2のゲート電極側壁76を除去し、NH3OH:H2O2:H2O溶液を用いて半導体膜72を除去する。隣接するフィールド酸化物50、52および62の選択された領域からソース/ドレイン領域46、48、58および60へ電気的連絡が達成される。
【0068】
図11は、誘電体中間層82の堆積後の図10のトランジスタ38および40を示す。誘電体中間層82は、上面83を有し、ソース/ドレイン領域46、48、58および60の上に位置する。誘電体中間層82はまた、周囲のフィールド酸化物領域50、52および62の上にも位置する。誘電体中間層表面83から誘電体中間層82を通り、選択されたフィールド酸化物50および62の隣接領域の上に位置するシリサイド膜80に至るコンタクトホール84が、パターニングされる。コンタクトホール84内に金属86が堆積されることにより、シリサイド膜80とともに誘電体中間層表面83からソース/ドレイン領域77への電気的相互接続が形成される。
【0069】
図12は、図10のトランジスタ38および40の平面図である。第1のCMOSトランジスタ38と第2のCMOSトランジスタ40との間のストラップ相互接続は、この平面図において最もよく示されている。第2のトランジスタ40の第1の電極58(ソースなど)と、第1のトランジスタ38の第2の電極48(ドレインなど)との間に、フィールド酸化物領域52が位置している。シリサイド膜80の切り取り部分から、その下に位置する電極48および58が見えている。本方法は、あるトランジスタのソース、ドレイン、およびゲート電極を、他の任意のトランジスタのソース、ドレインまたはゲート電極に接続するためにも適用可能である。本方法は、セルサイズを縮小するようにSRAM構成を製造する際に特に有用である。図3〜図10に示して前述したように、シリサイド膜80が、第2のトランジスタ40の第1の電極58から第1のトランジスタ38の第2の電極48および、その間に位置するフィールド酸化物領域52の選択された領域の上に位置している。すなわち、シリサイド膜80は、間に位置するフィールド酸化物領域52の選択された領域をわたって、第1の電極58から第2の電極48の上に位置する。シリサイド膜80は、半導体膜72の層を、トランジスタ38および40ならびにその間に位置するフィールド酸化物領域52の上に堆積することによって形成される。次いで、半導体膜72上に絶縁層74を堆積し、異方性エッチングすることにより第2のゲート電極側壁76を形成する。高融点金属層78がトランジスタ38および40ならびに、その間に位置するフィールド酸化物52の選択された領域の上に位置している。トランジスタ38および40をアニールしてシリサイド膜80を形成する。エッチングにより、第1の酸化物側壁44および56の上に位置する未反応の高融点金属78、第2の側壁76および半導体膜72を除去する。このようにして、第1のトランジスタ38から第2のトランジスタ40まで、その間に位置するフィールド酸化物領域52を横切って電気的接続を行う。
【0070】
図12に戻って、シリサイド膜80は、本発明の異なる局面に応じて異なる幅90を有する。図12において、幅90はソース/ドレイン領域46、48、58および60の幅にほぼ等しく示されている。あるいは、高融点金属78をソース/ドレイン領域46、48、58および60の選択された領域の上に堆積することにより、より狭い幅90を形成してもよい(図示せず)。ストラップ相互接続は、第1のトランジスタのソースと第2のトランジスタのドレインとの間の接続に限定されない。上述のように、任意のトランジスタ活性領域から同じ金属層上の任意の他の活性領域への接続を行う。同様に、本発明のいくつかの局面においては複数のトランジスタが接続される。本発明の接続はまた、ストラップ接続およびビア接続の両方の組み合わせにおいても用いられる。
【0071】
図13は、周囲のフィールド酸化物領域を通るCMOS相互接続を形成する方法を示すフローチャートである。この相互接続方法は、バルクシリコン、SOI、および***ソース/ドレイントランジスタからなる群より選択されるトランジスタについて適用可能である。工程100において、ソース/ドレイン領域を有する少なくとも第1のトランジスタを提供する。工程102において、トランジスタのソース/ドレイン領域および周囲のフィールド酸化物領域を含み、トランジスタの上に位置する半導体膜を堆積する。工程102は、ポリシリコンおよびシリコン−ゲルマニウム化合物SixGe1-xからなる群より半導体膜を選択することを包含する。本発明のいくつかの局面において、シリコン−ゲルマニウム化合物(SixGe1-x)におけるxは、0.5から0.9の範囲である。工程102は、半導体膜が約50から200nmの範囲の厚さを有していることを包含する。
【0072】
工程104において、ソース/ドレイン領域およびフィールド酸化物の選択された隣接領域上にすでに堆積されている半導体膜を覆うように、半導体膜の上に位置する高融点金属層を堆積する。高融点金属層は、Ti、Co、W、PtおよびNiからなる群より選択される。工程106において、工程102で堆積された半導体膜および工程104で堆積された高融点金属をアニールすることにより、ソース/ドレイン領域およびフィールド酸化物の選択された隣接領域の上に位置するシリサイド膜を形成する。シリサイド層は、40から200nmの範囲の厚さおよび、2〜10オーム/平方インチの範囲の抵抗率を有する。一般に、シリサイド層が厚くなるほど抵抗率が低くなる。工程108は完成品であり、周囲のフィールド酸化物からソース/ドレイン領域の間に電気的相互接続が形成されることにより、ソース/ドレイン領域のサイズが最小化されている。
【0073】
本発明のいくつかの局面において、工程102に先立つ工程(図示せず)において、ゲート電極ならびにその下に位置するゲート酸化物層および第1の酸化物側壁を形成する。ゲート電極はソース/ドレイン領域の一部の上に位置する。次に、工程104は、ゲート電極および第1の酸化物側壁の上に位置する半導体膜を堆積することを包含する。
【0074】
本発明のいくつかの局面において、工程102に引き続きさらなる工程を行う。工程102aにおいて、酸化シリコン(酸化物)および窒化シリコン(窒化物)からなる群より選択される絶縁体の層を、半導体膜の上に位置するように堆積する。工程102bにおいて、工程102aで堆積された絶縁体に対し異方性エッチングを行うことにより、ゲート電極側壁上の絶縁体を除去しないようにして、ソース/ドレイン領域、ゲート電極、および周囲のフィールド酸化物領域上の絶縁体を除去する。このようにして、第2の側壁が形成される。次に、工程104は、ゲート電極および第2の側壁の上に位置する高融点金属層を堆積することを包含する。工程106は、トランジスタをアニールすることによって、工程102bにおいて半導体膜が曝露された領域(ゲート電極を含むが第2の側壁は含まない)においてトランジスタの上に位置するシリサイド膜を形成することを包含する。
【0075】
本発明のいくつかの局面において、工程102bにおける第1の側壁および第2の側壁ならびにその間に位置する工程102において堆積された半導体膜は、結合側壁厚を有する。次に、工程102bに引き続きさらなる工程を行う。工程102c(図示せず)において、ソース/ドレイン領域にドーピングおよびアニールを行うことにより、ソース/ドレイン領域の上に位置する結合側壁厚のほぼ2倍のソース/ドレイン幅を有する、活性ソース/ドレイン領域を形成する。
【0076】
本発明のいくつかの局面において、工程106に引き続きさらなる工程が行われる。工程106aにおいて、第2の側壁の上に位置する未反応の高融点金属、第2の側壁自体、および第1の酸化物側壁の上に位置する半導体膜を除去する。工程102aで堆積された絶縁体が酸化物の場合、工程106aは、緩衝化ヒドロフルオリド(BHF)を用いて第2のゲート電極側壁をエッチングすることを包含する。工程102bで堆積された絶縁体が窒化物の場合、工程106aは、リン酸を用いて第2のゲート電極側壁をエッチングすることを包含する。NH3OH:H2O2:H2O溶液を用いて半導体膜を除去する。
【0077】
工程106bにおいて、誘電体中間層を、その上面がトランジスタの上に位置するように堆積する。工程106cにおいて、誘電体中間層をエッチングすることにより、誘電体中間層の上面からフィールド酸化物の選択された隣接領域の上に位置するシリサイド膜まで延びるコンタクトホールを形成する。工程106dにおいて、コンタクトホール内に金属を堆積することにより、誘電体中間層の表面からソース/ドレイン領域まで電気的接続を形成する。このようにして、ソース/ドレイン領域のサイズに関係なく相互接続が作製される。
【0078】
本発明のいくつかの局面において、工程106は、2つのアニール小工程(図示せず)を包含する。第1の小工程は、450から650℃の範囲の温度でアニールを行うことを包含する。第2の小工程は、700から900℃の範囲の温度でアニールを行うことを包含する。
【0079】
図14は、フィールド酸化物領域を横切ってトランジスタ間にストラップ相互接続を形成する方法を示す、フローチャートである。工程200は少なくとも、第1の電極(ソース領域など)を有する第2のトランジスタ、第2の電極(ドレイン領域など)を有する第1のトランジスタ、および2つのトランジスタを少なくとも部分的に囲むフィールド酸化物領域を含む。本方法はソースをドレインに接続することに限定されない。本方法は、あるトランジスタのソース、ドレインおよびゲート電極を、任意の別のトランジスタのソース、ドレインおよびゲート電極への接続に適用可能である。工程202において、半導体膜を、第2のトランジスタの第1の電極、第1のトランジスタの第2の電極、および周囲のフィールド酸化物領域を含む、トランジスタ上に堆積する。工程204において、第1および第2の電極ならびに2つのトランジスタの間に位置するフィールド酸化物の選択された領域上にすでに堆積されこれらを覆っている半導体膜を含み、半導体膜の上に位置する高融点金属層を堆積する。すなわち、第2のトランジスタの第1の電極および第1のトランジスタの第2の電極の間に位置する、フィールド酸化物領域である。工程206において、工程202で堆積された半導体膜および工程204で堆積された高融点金属をアニールすることにより、第2のトランジスタの第1の電極、第1のトランジスタの第2の電極、およびその間に位置するフィールド酸化物の選択された領域の上に位置するシリサイド膜を形成する。工程208は完成品であり、第1のトランジスタから第2のトランジスタまでその間に位置するフィールド酸化物を横切って電気的相互接続が形成されている。あるいは、第1のトランジスタの任意の活性領域から第2のトランジスタの任意の活性領域に対してストラップ接続を作製することができる。さらに、本発明のいくつかの局面においては、2つ以上のトランジスタ活性領域に対してストラップ接続が作製される。
【0080】
上述の相互接続および相互接続方法の変形例において、第1のトランジスタのゲート電極と第2のトランジスタの電極との間にシリサイド膜を形成する。次に、ゲート電極のうち第1のトランジスタのソース/ドレイン領域に隣接していない領域が、接続に選ばれる。この選択された接続部位においては第2の側壁が形成されないことにより、ゲート電極から第1の側壁を越えて隣接するフィールド酸化物領域を横切り第2のトランジスタ電極まで延びるシリサイド膜が、形成される。
【0081】
当業者には、本発明のその他の変形例およびその他の実施形態が明らかであろう。
【0082】
【発明の効果】
本発明によれば、小さなソース/ドレイン表面領域を可能にするトランジスタ相互接続が提供される。相互接続は、ストラップ接続およびビア接続の両方に適用可能である。シリサイド膜をソース/ドレイン領域からフィールド酸化物まで形成することにより、ソース/ドレイン領域の表面領域が、隣接するフィールド酸化物領域内にまで拡張される。フィールド酸化物を覆うシリサイドへの電気的コンタクトにより、同じ金属層上での相互接続、あるいは別の金属層への相互接続が作製される。ソース/ドレイン領域はシリサイド膜を受け入れるのに十分な大きさを有するだけでよい。
【0083】
また、本発明によれば、ソース/ドレイン領域の表面領域に依存しないトランジスタ相互接続方法提供される。さらに、IC基板の金属層間の相互接続がトランジスタのソース/ドレイン領域に対して直接なされないようになる。また、トランジスタのソースおよびドレイン領域を減少することにより、ソースおよびドレイン領域への接続に影響を与えずにドレインリーク電流を最小化でき、寄生容量も少なくできる。
【図面の簡単な説明】
【図1】図1は、CMOSトランジスタの平面図である(従来技術)。
【図2】図2は、図1のトランジスタの部分断面図である(従来技術)。
【図3】図3は、本発明による完成したCMOS相互接続の形成工程を示す図である。
【図4】図4は、本発明による完成したCMOS相互接続の形成工程を示す図である。
【図5】図5は、本発明による完成したCMOS相互接続の形成工程を示す図である。
【図6】図6は、本発明による完成したCMOS相互接続の形成工程を示す図である。
【図7】図7は、本発明による完成したCMOS相互接続の形成工程を示す図である。
【図8】図8は、本発明による完成したCMOS相互接続の形成工程を示す図である。
【図9】図9は、本発明による完成したCMOS相互接続の形成工程を示す図である。
【図10】図10は、本発明による完成したCMOS相互接続の形成工程を示す図である。
【図11】図11は、本発明による完成したCMOS相互接続の形成工程を示す図である。
【図12】図12は、本発明による完成したCMOS相互接続の形成工程を示す図である。
【図13】図13は、周囲のフィールド酸化物領域を介したCMOS相互接続の形成方法を示すフローチャートである。
【図14】図14は、フィールド酸化物領域を横切ってトランジスタ間のストラップ相互接続を形成する方法を示すフローチャートである。
【符号の説明】
42 ゲート電極
44 第1の酸化物側壁
46 ソース/ドレイン領域
48 ソース/ドレイン領域
50 フィールド酸化物領域
52 フィールド酸化物領域
54 ゲート電極
56 第1の酸化物側壁
58 ソース/ドレイン領域
60 ソース/ドレイン領域
62 フィールド酸化物領域
72 半導体膜
80 シリサイド膜
82 誘電体中間層
83 上面
84 コンタクトホール
86 金属
Claims (31)
- a)一対のフィールド酸化物にて挟まれた半導体領域内に、ゲート酸化物層を介してゲート電極を形成するとともに、該ゲート電極の各側壁に第1の側壁を形成する工程と、
b)前記各フィールド酸化物上と、前記半導体領域上と、前記第1の側壁上および前記ゲート電極上とに、半導体膜を堆積する工程と、
c)前記第1の側壁上に堆積された前記半導体膜上に第2の側壁を形成する工程と、
d)前記半導体領域に、前記半導体膜を介して不純物をドーピングしてアニールすることにより、ソース/ドレイン領域を形成する工程と、
e)前記第2の側壁上に堆積された半導体膜を除く前記半導体膜上と、前記第2の側壁上とに、高融点金属層を堆積する工程と、
f)前記半導体膜上の前記高融点金属を前記半導体膜とともにアニールしてシリサイド膜を形成する工程と、
g)前記第2の側壁上に位置する未反応の高融点金属と、該第2の側壁と、前記第1の側壁の上に位置する前記半導体膜とを除去する工程と、
h)前記フィールド酸化物上および前記半導体領域上にわたって誘電体中間層を堆積する工程と、
i)該誘電体中間層をエッチングすることにより、該誘電体中間層の上面から前記フィールド酸化物上の一方および前記ゲート電極上にそれぞれ位置する前記シリサイド膜に達するコンタクトホールを形成する工程と、
j)前記各コンタクトホール中に金属を堆積して該金属と前記各シリサイド層とを電気的に接続する工程と、
を包含することを特徴とするトランジスタの製造方法。 - 前記工程c)において、前記第2の側壁が、前記半導体膜上に絶縁層を堆積して、該絶縁層に対し異方性エッチングを行って、前記第1の側壁上以外の前記絶縁層を除去することによって形成される、請求項1に記載のトランジスタの製造方法。
- 前記半導体膜がポリシリコンまたはSixGe1-xである、請求項1に記載のトランジスタの製造方法。
- 前記SixGe1-xにおけるxが0.5から0.9の範囲である、請求項3に記載のトランジスタの製造方法。
- 前記トランジスタが、バルクシリコン、SOI、および***ソース/ドレイントランジスタからなる群より選択される、請求項1に記載のトランジスタの製造方法。
- 前記工程b)において、前記半導体膜は、50から200ナノメートル(nm)の範囲の厚さで堆積される、請求項1に記載のトランジスタの製造方法。
- 前記絶縁層は、酸化物または窒化物である、請求項2に記載のトランジスタの製造方法。
- 前記絶縁層が酸化物であり、前記異方性エッチングが、緩衝化ヒドロフルオリド(BHF)エッチングを用いて行なわれる、請求項7に記載のトランジスタの製造方法。
- 前記絶縁層が窒化物であり、前記異方性エッチングが、リン酸を用いて行なわれる、請求項7に記載のトランジスタの製造方法。
- 前記工程g)において、前記半導体膜が、NH3OH:H2O2:H2O溶液を用いて除去される、請求項8または9に記載のトランジスタの製造方法。
- 前記高融点金属は、Ti、Co、W、Pt、およびNiからなる群より選択される、請求項1に記載のトランジスタの製造方法。
- 前記シリサイド膜が、40から200nmの範囲の厚さで形成される、請求項1に記載のトランジスタの製造方法。
- 前記シリサイド膜が、2から10オーム/平方インチの範囲の抵抗率を有する、請求項1に記載のトランジスタの製造方法。
- 前記工程f)におけるアニールが、450から650℃の範囲の温度でアニールを行った後に、700から900℃の範囲の温度でアニールを行うことを包含する、請求項1に記載のトランジスタの製造方法。
- 前記第1の側壁と、前記第2の側壁と、該第1の側壁および該第2の側壁の間に位置する前記半導体膜とによって結合側壁厚が形成されており、前記工程d)において、前記ソース/ドレイン領域が、該結合側壁厚の2倍の幅で形成される、請求項1に記載のトランジスタの製造方法。
- a)第1フィールド酸化物と第2フィールド酸化物によって挟まれた半導体領域内に、第3フィールド酸化物にて分離された第1の半導体領域および第2の半導体領域を形成する工程と、
b)前記第1および第2の各半導体領域内に、ゲート酸化物層を介してゲート電極をそれぞれ形成するとともに、前記各ゲート電極の各側壁に第1の側壁をそれぞれ形成する工程と、
c)前記第1および第2の各フィールド酸化物上と、該第1および第2の各フィールド酸化物のそれぞれに隣接する前記第1および2の各半導体領域のそれぞれの部分と、前記第3フィールド酸化物上と、該第3フィールド酸化物に隣接する前記第1および2の両方の半導体領域のそれぞれの部分とに、半導体膜を堆積する工程と;
d)前記各ゲート電極の前記第1の側壁上に堆積された前記半導体膜上に第2の側壁をそれぞれ形成する工程と、
e)前記第1および第2の各半導体領域に前記半導体膜を介して不純物をドーピングしてアニールすることにより、前記第1および第2の各半導体領域にソース/ドレイン領域をそれぞれ形成する工程と、
f)前記第2の側壁上に堆積された半導体膜を除く前記半導体膜上と、前記第2の側壁上とに、高融点金属層をそれぞれ堆積する工程と;
g)前記半導体膜上の前記高融点金属を該半導体膜とともにアニールしてシリサイド膜を形成する工程と、
h)前記各ゲート電極の前記第2の側壁上に位置する未反応の高融点金属と、前記各ゲート電極の前記第2の側壁と、前記各ゲート電極の第1の側壁の上に位置する前記半導体膜とをそれぞれ除去する工程と、
i)前記第1〜第3の各フィールド酸化物上および前記第1および第2の各半導体領域上にわたって誘電体中間層を堆積する工程と、
j)該誘電体中間層をエッチングすることにより、該誘電体中間層の上面から前記第1および第2の各フィールド酸化物上および前記各ゲート電極上にそれぞれ位置する前記シリサイド膜に達するコンタクトホールを形成する工程と、
k)前記各コンタクトホール中に金属を堆積して該金属と前記各シリサイド層とを電気的に接続する工程と、
を包含することを特徴とするトランジスタの製造方法。 - 前記工程d)において、前記第2の側壁が、前記半導体膜上に絶縁層を堆積して、該絶縁層に対し異方性エッチングを行って、前記第1の側壁上以外の前記絶縁層を除去することによって形成される、請求項16に記載のトランジスタの製造方法。
- 前記半導体膜がポリシリコンまたはSixGe1-xである、請求項16に記載のトランジスタの製造方法。
- 前記SixGe1-xにおけるxが0.5から0.9の範囲である、請求項18に記載のトランジスタの製造方法。
- 前記トランジスタが、バルクシリコン、SOI、および***ソース/ドレイントランジスタからなる群より選択される、請求項16に記載のトランジスタの製造方法。
- 前記工程c)において、前記半導体膜は、50から200ナノメートル(nm)の範囲の厚さで堆積される、請求項16に記載のトランジスタの製造方法。
- 前記絶縁層は、酸化物または窒化物である、請求項17に記載のトランジスタの製造方法。
- 前記絶縁層が酸化物であり、前記異方性エッチングが、緩衝化ヒドロフルオリド(BHF)エッチングを用いて行なわれる、請求項22に記載のトランジスタの製造方法。
- 前記絶縁層が窒化物であり、前記異方性エッチングが、リン酸を用いて行なわれる、請求項22に記載のトランジスタの製造方法。
- 前記工程h)において、前記半導体膜が、NH3OH:H2O2:H2O溶液を用いて除去される、請求項23または24に記載のトランジスタの製造方法。
- 前記高融点金属は、Ti、Co、W、Pt、およびNiからなる群より選択される、請求項16に記載のトランジスタの製造方法。
- 前記シリサイド膜が、40から200nmの範囲の厚さで形成される、請求項16に記載のトランジスタの製造方法。
- 前記シリサイド膜が、2から10オーム/平方インチの範囲の抵抗率を有する、請求項16に記載のトランジスタの製造方法。
- 前記工程g)におけるアニールが、450から650℃の範囲の温度でアニールを行った後に、700から900℃の範囲の温度でアニールを行うことを包含する、請求項16に記載のトランジスタの製造方法。
- 前記第1の側壁と、前記第2の側壁と、該第1の側壁および該第2の側壁の間に位置する前記半導体膜とによって結合側壁厚が形成されており、前記工程e)において、前記ソース/ドレイン領域が、該結合側壁厚の2倍の幅で形成される、請求項16に記載のトランジスタの製造方法。
- 請求項1〜30のいずれかに記載の製造方法によって製造されたトランジスタ。
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