JP3565283B2 - 半導体集積回路 - Google Patents
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Description
【産業上の利用分野】
本発明は、電源配線VDD及びグランド配線GNDから供給される電源にて動作する内部回路を有する半導体集積回路に係り、特に、半導体集積回路の、(1)テスト時等に用いる特殊な信号や、(2)新たに追加する機能に用いる信号等の利用を可能とする半導体集積回路に関する。結果的に、本発明は、半導体集積回路パッケージに設けられるピンを削減し、これによって、半導体集積回路のコスト低減や、前述のように新たに機能を追加する以前の半導体集積回路とのパッケージやピン配置等の互換性の確保を可能とする半導体集積回路に関する。
【0002】
【従来の技術】
LSI(large scale integrated circuit)等の半導体集積回路の試験方法として、スタンバイ電流測定がある。このスタンバイ電流測定は、測定対象となる半導体集積回路に入力される論理状態や出力される論理状態、又場合によってはその内部の論理状態を定常状態とし、その時の電源電流を測定するというものである。
【0003】
又、このようなスタンバイ電流測定によれば、半導体集積回路のスタンバイ状態における静的電流(静的な電源電流)を測定することができる。更に、CMOS(complementary metal oxide semiconductor )型の半導体集積回路では、これに用いられるMOS(metal oxide semiconductor )トランジスタのオフ時のリーク電流を測定することができ、これによって劣化又は故障してしまっているMOSトランジスタの有無を判定することができる。
【0004】
図7は、従来のCMOS型半導体集積回路に用いられる入力回路の一例の回路図である。
【0005】
この図7において、PチャネルMOSトランジスタTP11とNチャネルMOSトランジスタTN10とによって、入力バッファとして用いられるインバータゲートが構成されている。又、抵抗R1、ダイオードD1及びD2は、ESD(electrostatic discharge )対策として用いられている。又、抵抗R3は、前述の入力バッファの入力と電源VDDとの間に接続され、プルアップ抵抗として用いられている。
【0006】
このような入力回路にあって、例えば入力信号DIがH状態に固定されると、前記PチャネルMOSトランジスタTP11のソース:ドレイン間はオフとなる。このため、電源VDDとグランドGNDとの間にあって直列接続される、前記PチャネルMOSトランジスタTP11のソース:ドレイン及び前記NチャネルMOSトランジスタTN10のドレイン:ソースの経路には電流が流れなくなる。従って、この入力回路の静的電流はゼロとなり、消費電力は基本的にゼロとなる。
【0007】
しかしながら、例えば前記PチャネルMOSトランジスタTP11に、例えば製造上の欠陥等があると、ソース:ドレイン間が完全にオフ状態とはならず、リーク電流が流れてしまう。又、このようなリーク電流を測定することで、例えば将来誤動作を生じさせてしまう恐れのある劣化してしまっているMOSトランジスタの有無を検査することができる。
【0008】
なお、前記入力信号DIがL状態でのスタンバイ電流測定については、より詳しく後述する。
【0009】
図8は、従来のCMOS型半導体集積回路に用いられる双方向入出力回路の一例の回路図である。
【0010】
この入出力回路にあって、PチャネルMOSトランジスタTP20とNチャネルMOSトランジスタTN20とによって、出力バッファとされるインバータゲートが構成される。又、PチャネルMOSトランジスタTP22とNチャネルMOSトランジスタTN21とによって、入力バッファとして用いられるインバータゲートが構成される。又、抵抗R2と、ダイオードD3及びD4は、ESD対策として備えられている。又、抵抗R4は、電源VDDに対して接続され、プルアップ抵抗となっている。
【0011】
更に、OR論理ゲートG50とAND論理ゲートG51とによって、前記出力バッファからH状態を出力するか、L状態を出力するか、あるいはその出力をハイインピーダンス状態とするかを制御している。
【0012】
即ち、当該双方向入出力回路にあって、内部回路から生成される出力選択信号SELがL状態となると、前記PチャネルMOSトランジスタTP20はオフ状態となり、且つ、前記NチャネルMOSトランジスタTN20もオフ状態となる。一方、前記出力選択信号SELがH状態となると、内部回路から出力される出力信号SOの論理状態を反転させたものが、前記出力バッファから出力される。
【0013】
即ち、前記出力選択信号SELがH状態となり、且つ前記出力信号SOがH状態となると、前記PチャネルMOSトランジスタTP20はオフ状態となり、前記NチャネルMOSトランジスタTN20はオン状態となり、これらMOSトランジスタによって構成される前記出力バッファからL状態が出力される。一方、前記出力選択信号SELがH状態となり、且つ、前記出力信号SOがL状態となると、前記PチャネルMOSトランジスタTP20はオンとなり前記NチャネルMOSトランジスタTN20はオフとなり、これらMOSトランジスタによって構成される前記出力バッファからはH状態が出力されることとなる。又、該出力バッファから出力される信号は、半導体集積回路のパッケージに設けられる端子DIOから出力される。
【0014】
このような双方向入出力回路にあって、例えば前記出力選択信号SELをH状態に固定し、前記出力信号SOをL状態に固定した定常状態にあっては、前記出力バッファの前記PチャネルMOSトランジスタTP20はオン状態となり、前記NチャネルMOSトランジスタTN20はオフ状態となり、前記入力バッファの前記PチャネルMOSトランジスタTP22はオフ状態となり、前記NチャネルMOSトランジスタTN21はオン状態となる。
【0015】
従って、前記出力バッファや前記入力バッファ、又前記OR論理ゲートG50や前記AND論理ゲートG51等にあって、静的電流はゼロとなり、基本的に消費電力はゼロとなる。
【0016】
しかしながら、例えば前記PチャネルMOSトランジスタTP20やTP22、又前記NチャネルMOSトランジスタTN20やTN21、更には前記OR論理ゲートG50や前記AND論理ゲートG51等に用いられるMOSトランジスタに欠陥があった場合、定常状態であっても、リーク電流による静的電流が生じてしまう。このため、このような双方向入出力回路を定常状態としながら、前述のようなスタンバイ電流測定を行うことで、用いられるMOSトランジスタの不良の存在を見出すことができる。
【0017】
欠陥の混入経路については、例えば、半導体集積回路の製造過程において、洗浄が不十分であったり異物が混入してしまうことがある。又、その半導体集積回路チップ上に異物が付着してしまっていると、その半導体集積回路の動作特性が低下してしまったり、更には後日完全な不良状態となってしまう場合がある。このように表面に異物が付着してしまったものでは、例えば前記スタンバイ電流測定方法によって、一般的にはリーク電流を検出することができる。従って、このようにリーク電流を検出することで、動作特性が低下してしまったり、あるいは動作特性が低下する恐れがあるもの等についても、その不良判定を行うことができる。
【0018】
このようなスタンバイ電流測定方法は、IDDQ テスト、あるいは定常電流IDDQ 測定テスト等とも呼ばれる。又、このようなテストに採用される評価用のテストパターンは、例えば、ユーザが作成した多数の機能テスト用のテストパターンから選択されるものである。しかしながら、このような評価用テストパターンのうち、後述するように例えば前記図7や前記図8のプルアップ抵抗へ流れてしまう電流等、何等かの原因で前述のようなリーク電流に比べて大きな電流が流れる場合には、このリーク電流を十分検出することができない。従って、このように大きな電流が流れてしまうテストパターンや、回路の動作が不安定になってしまう回路パターンは用いることができない。
【0019】
例えば、前述した図7や図8のようなプルアップ抵抗を用いたもの、あるいはプルダウン抵抗を用いたものでは、これらプルアップ抵抗やプルダウン抵抗に電流が流れる場合、前述のようなリーク電流を検出することができない。
【0020】
従って、前記図7や前記図8に示すように、前記プルアップ抵抗や前記プルダウン抵抗を用いるものでは、スタンバイ電流測定に際して加えられるテストパターンを選択する必要がある。即ち、プルアップ抵抗を用いる回路では、プルアップされている箇所の論理状態をH状態としながら、前述のようなスタンバイ電流測定を行わなければならない。あるいは、プルダウン抵抗を用いる回路では、そのプルダウンされている箇所の論理状態をL状態としながら、前述のようなスタンバイ電流測定を行わなければならない。このため、このようなスタンバイ電流測定に用いるテストパターンを作成することが非常に困難である。
【0021】
更に、スタンバイ電流測定によってトランジスタ等の劣化や故障をより確実に見い出すためには、各ノードをH状態にもL状態にも設定しながら、静的電流を測定できることが望ましい。例えば前記図7では、前記PチャネルMOSトランジスタTP11の劣化や故障は、前記入力信号DIがL状態の場合の静的電流を測定しないと、検出が困難である。しかしながら、このようにL状態とした場合には、前述のとおりプルアップ抵抗に電流が流れてしまい、このため静的電流を測定することは困難である。
【0022】
このため、特開平4−152714では、このようなスタンバイ電流測定の際に、前記プルアップ抵抗や前記プルダウン抵抗に電流が流れてしまうことを防止するため、これらプルアップ抵抗あるいはプルダウン抵抗を前記スタンバイ電流測定の際に切り離すよう制御する制御用信号端子を設けるという技術が開示されている。該特開平4−152714では、前記制御用信号端子へ入力される信号に従ってオンオフする、例えばPチャネルMOSトランジスタやNチャネルMOSトランジスタにて、前記スタンバイ電流測定の際に前記プルアップ抵抗や前記プルダウン抵抗を切り離すようにしている。このため、前記スタンバイ電流測定の際、これらプルアップ抵抗やプルダウン抵抗に電流が流れてしまうことがないため、より自由なテストパターンの選択が可能となっている。
【0023】
一方、従来から、LSI等の半導体集積回路のテストを容易化するために、スキャンパス方式と呼ばれる方式が用いられている。これは、回路中の全てのフリップフロップを、テスト時に通常の回路接続から切り離して、1つの長大なシフトレジスタに切り換えるというものである。又、この方式では、テスト中の各フリップフロップへのアクセスは、全てのフリップフロップを1つのシフトレジスタとして動作させながら行う。
【0024】
例えば、全てのフリップフロップを1つのシフトレジスタとして動作させながら、所望のテストパターンをシリアルに入力する。あるいは、それぞれのフリップフロップの論理状態を読み出す際には、全てのフリップフロップを1つのシフトレジスタとして動作させながら、それぞれの論理状態を順次シフトさせながら読み出す。
【0025】
一般的に、論理回路は、フリップフロップやカウンタ等の順序回路と、ゲート等の組合せ回路とに分けることができる。このようなスキャンパステスト法では、テスト対象となる論理回路を、このような順序回路の部分と、組合せ回路の部分とに分けてテストすることができる。
【0026】
一方、従来から行われているLSI等の半導体集積回路のテスト方法として、いわゆるバウンダリスキャンレジスタを用いたものがある。
【0027】
これは、ユーザ回路等のテスト対象となる論理回路の入力あるいは出力、更にはその内部に、バウンダリスキャンレジスタを予め接続しておくというものである。又、このようなテスト対象の論理回路の入力や出力等の論理状態の設定、あるいはその論理状態の読み出しの際には、前記バウンダリスキャンレジスタを介してアクセスする。
【0028】
一般的な前記バウンダリスキャンレジスタは、主として、フリップフロップとマルチプレクサとにより構成される。又、論理状態の設定の際には、個々のバウンダリスキャンレジスタ内のマルチプレクサを切り換えることによって、多数のバウンダリスキャンレジスタを、1つの長大なシフトレジスタに構成する。従って、このようなシフトレジスタとして構成されたものに対して、シリアルなデータパターンを順次シフトしながら入力することにより、個々のバウンダリスキャンレジスタの論理状態の設定を行うことができる。
【0029】
一方、個々の前記バウンダリスキャンレジスタの論理状態を読み出す際には、内部のマルチプレクサを切り換えることによって、同様に、多数のバウンダリスキャンレジスタを1つの長大なシフトレジスタとして構成する。又、このようにシフトレジスタとして構成されたものから、シリアルにデータを順次シフトさせながら、個々の前記バウンダリスキャンレジスタの論理状態を順次半導体集積回路の外部へ読み出す。
【0030】
以上、LSI等の半導体集積回路のテスト方法として、前記スタンバイ電流測定方法と、スキャンパス方式と、バウンダリスキャンレジスタを用いたテスト法とについて言及した。これらを含め、大抵の半導体集積回路のテスト方法では、テスト中には独特の信号を用いるものである。
【0031】
例えば、前記スキャンパス方式にあっては、前述のように被テスト対象となる回路中の全てのフリップフロップを長大なシフトレジスタに切り換えるための信号が少なくとも必要である。又、前記バウンダリスキャンレジスタを用いるテスト方法では、バウンダリスキャンレジスタが有する前記マルチプレクサを切り換えるための信号が必要となる。又、前記スタンバイ電流測定においても、一般的には、例えば前述した特開平4−152714のように、テストのために専用の信号が必要となるものである。
【0032】
このため、本願発明出願時には未公開の特願平6−61588では、図9〜図11に示されるように、特に入力ピンを増加することなく、前述のようなスタンバイ電流測定の際には、プルアップ抵抗やプルダウン抵抗を切り離すようにしている。
【0033】
例えば前記図9において、半導体集積回路外部へ接続されるパッド11に接続される入力バッファ14の入力側には、プルアップ抵抗15が設けられている。ここで、該プルアップ抵抗15に対して、PチャネルMOSトランジスタ12及びインバータゲート13が設けられている。該インバータゲート13には、半導体集積回路の出力回路用の電源OUTVDD が接続されている。この電源OUTVDD は、内部回路の電源VDDとは独立したものである。
【0034】
又、前記図10においては、前記入力バッファ14の入力に、プルダウン抵抗15が設けられている。該プルダウン抵抗15には、NチャネルMOSトランジスタ31が設けられている。該NチャネルMOSトランジスタ31のゲートには、前記電源OUTVDD が接続されている。
【0035】
次に、前記図11については、前記入力バッファ14の入力に、プルアップ抵抗15が接続されている。更に、該プルアップ抵抗15には、NチャネルMOSトランジスタ40及びPチャネルMOSトランジスタ41又インバータゲート13が設けられている。前記NチャネルMOSトランジスタ40と前記PチャネルMOSトランジスタ41とによって、トランスファゲートが構成される。又、前記NチャネルMOSトランジスタ40のゲートと、前記インバータゲート13の入力とには、前記電源OUTVDD が接続されている。
【0036】
これら図9〜図11に示されるような、前記プルアップ抵抗又は前記プルダウン抵抗が用いられる入力回路にあって、前述のようなスタンバイ電流測定に際して、前記電源OUTVDD の供給を停止(該電源OUTVDD の電位がL状態)させる。これによって、前記図9では前記PチャネルMOSトランジスタ12がオフとなって、前記プルアップ抵抗15が切り離される。又、前記図10では、前記NチャネルMOSトランジスタ31がオフとなり、前記プルダウン抵抗15が切り離される。前記図11では、前記トランスファゲートがオフとなり、前記プルアップ抵抗15が切り離される。
【0037】
このように、前記特願平6−61588では、前述のようなスタンバイ電流測定の際に前記電源OUTVDD の電源供給を停止することで、前述のようにプルアップ抵抗やプルダウン抵抗を切り離すことができる。従って、これらプルアップ抵抗やプルダウン抵抗に電流が流れてしまうことがないため、前記スタンバイ電流測定において、より自由なテストパターンの印加もすることができる。
【0038】
又、この特願平6−61588では、特に前記電源OUTVDD によって前記プルアップ抵抗や前記プルダウン抵抗の切り離しの制御を行っているため、半導体集積回路のパッケージに設けられるピンを新たに設ける必要がない。
【0039】
更に、特開平2−201938では、入力ピンを減らす技術が開示されている。即ち、複数の異なる回路部分に独立した電源系統にて電源を供給すると共に、ある回路部分の信号に他の回路部分の電源線を信号入力として接続するようにしている。これによって、通常電源供給に用いられるピンを、信号入力にも用いることができるようにしている。
【0040】
又、特開平5−150017では、独立した電源系統を備えるようにし、それぞれの電源系統の入力端子を例えばトライステート出力バッファのイネーブル入力へ接続している。これによって、ある電源系統の電源供給の有無によって、同時に内部回路の制御も行うようにしている。
【0041】
【発明が達成しようとする課題】
しかしながら、前記特願平6−61588、前記特開平2−201938及び前記特開平5−150017では、半導体集積回路外部から電源を供給する電源ピンを、外部から信号を入力する入力ピンにも共用しているため、内部回路の動作に制限が生じてしまう。
【0042】
例えば、前記特願平6−61588では、前記プルアップ抵抗や前記プルダウン抵抗を切り離す信号を入力している場合には、出力回路の電源を供給することができない。このため、このような出力回路に関しては、前記スタンバイ電流測定方法によってリーク電流を検出し、内部の不良等を検出することができない。
【0043】
又、前記特開平2−201938では、ある回路部分に電源を供給する電源ピンを他の回路部分の信号入力にも用いているため、一方の回路部分の信号を入力している際には、他方の回路部分への電源供給には制限が生じてしまう。前記特開平5−150017についても同様である。又、これら特開平2−201938又特開平5−150017では、前記スタンバイ電流測定方法で検出し難いビアやコンタクト関係の抵抗性オープン不良(未接続不良)を、入力されるテストパターンに対応する出力されるテストパターンにて検出することもできない。又、スタンバイ電流不良と論理不良とを同時に検出することはできない。
【0044】
本発明は、前記従来の問題点を解決するべくなされたもので、半導体集積回路のテスト時等に用いる特殊な信号や、新たに追加する機能に用いる信号等、その信号に対する制限を抑えながら、信号に利用する半導体集積回路パッケージに設けられるピンを削減し、これによって、半導体集積回路のコスト低減や、前述のように新たに機能を追加する以前のものとの互換性の確保を可能とする半導体集積回路を提供することを目的とする。
【0045】
【課題を達成するための手段】
本発明は、電源配線VDD及びグランド配線GNDから供給される電源にて動作する内部回路を有する半導体集積回路において、補助信号を入力する補助信号兼用入力端子AXと、ゲート入力に入力される信号に従って、一方が該補助信号兼用入力端子AXで、他方が前記電源配線VDD又は前記グランド配線GNDの、これらの間をオンオフするスイッチ素子SWと、入力が前記補助信号兼用入力端子AXに接続され、前記内部回路で用いる補助信号AUXを生成すると共に、前記スイッチ素子SWの前記ゲート入力に入力する信号を生成する補助信号入力回路とを備え、前記スイッチ素子SWがオン時に接続される前記電源配線VDD又は前記グランド配線GNDと同一の電位が前記補助信号兼用入力端子AXへ入力される場合には、前記補助信号入力回路から出力される信号によって前記スイッチ素子SWをオンとし、該補助信号兼用入力端子AXへ入力される信号の電流によって、前記電源配線VDD又は前記グランド配線GNDから供給される電源の電源供給能力を補強するようにしたことにより、前記課題を達成したものである。
【0046】
又、前記半導体集積回路おいて、前記スイッチ素子SWを経由した、前記補助信号兼用入力端子AXから前記電源配線VDD又は前記グランド配線GNDまでの経路中に、ダイオードを設けたことにより、前記課題を達成すると共に、前記補助信号兼用入力端子AXから入力する論理状態の設定をより容易に行えるようにしたものである。
【0047】
又、電源配線VDD及びグランド配線GNDから供給される第1の電源にて動作する内部回路を有すると共に、第2の電源配線OUTVDD及びグランド配線GNDから供給される、前記第1の電源とは別の第2の電源が外部から供給される半導体集積回路において、補助信号を入力する補助信号兼用入力端子AXと、ゲート入力に入力される信号に従って、一方が該補助信号兼用入力端子AXで、他方が前記第2の電源配線OUTVDD又は前記グランド配線GNDの、これらの間をオンオフするスイッチ素子SWと、入力が前記補助信号兼用入力端子AXに接続され、前記内部回路で用いる補助信号AUXを生成すると共に、前記スイッチ素子SWの前記ゲート入力に入力する信号を生成する、前記第1の電源にて動作する補助信号入力回路とを備え、前記スイッチ素子SWがオン時に接続される前記第2の電源配線OUTVDD又は前記グランド配線GNDと同一の電位が前記補助信号兼用入力端子AXへ入力される場合には、前記補助信号入力回路から出力される信号によって前記スイッチ素子SWをオンとし、該補助信号兼用入力端子AXへ入力される信号の電流によって、前記第2の電源配線OUTVDD又は前記グランド配線GNDから供給される電源の電源供給能力を補強するようにしたことにより、前記課題を達成したものである。
【0048】
【作用】
本発明は、半導体集積回路の内部に設けられるピンにおいて、通常電源やグランドに関するものが複数設けられていることに着目している。これは、たとえ半導体集積回路へ外部から供給される電源の系統が1系統のみであっても、通常このように複数ピン備えられる。これは、半導体集積回路外部から供給する電源に関する電流は、同じく外部から入力する信号に関する電流よりも多いため等である。このため、半導体集積回路のパッケージに設けられる電源に関するピンの数を複数とすることで、電圧降下や電源ノイズの発生を抑えるようにしている。
【0049】
このような点に着目し、本発明においては、同一系統の電源条件に用いる複数の電源ピンやグランドピンのうち、極一部を、半導体集積回路の内部回路で用いる何等かの信号(以降、補助信号と称する)の入力にも用いるようにしている。このため、電源供給能力の低下についてはある程度抑えながら、このような補助信号の入力に用いるピンを提供することができている。特に、本発明においては、このような補助信号の入力に用いる電源ピンあるいはグランドピンにあっても、その電源供給能力を補強することに極力用いるようにしている。
【0050】
あるいは、別の見方をすると、本発明の半導体集積回路においては、電源供給とは無関係に設けられていた、内部回路に用いる前記補助信号の入力ピンをも、可能な範囲で、半導体集積回路の外部から供給する電源供給能力の補強にも用いるようにしている。
【0051】
例えば、半導体集積回路の外部からH状態の前記補助信号が入力される場合、該補助信号によって、電源配線側の電源供給能力を補強する。あるいは、L状態の前記補助信号が入力される場合には、グランド配線側の電源供給能力を補強するようにしている。このように電源供給能力を補強するようにしていても、本発明においては、補助信号に対する利用制限を極力抑えるようにしている。
【0052】
図1は、本発明の要旨を示すブロック図である。
【0053】
まず、この図1において、符号AXは、補助信号兼用入力端子あるいは補助信号兼用入力ピンである(以降、補助信号兼用入力端子と称する)。該補助信号兼用入力端子AXは、前述した補助信号を入力するものである。又、本発明においては、このような補助信号兼用入力端子AXに加え、スイッチ素子SWと補助信号入力回路7とを備えるようにしている。
【0054】
まず、前記スイッチ素子SWは、前記補助信号兼用入力端子AXと電源配線VDDとの間をオンオフする。あるいは、該スイッチ素子SWは、前記補助信号兼用入力端子AXとグランド配線GNDとの間をオンオフするものであってもよい。なお、これら電源配線VDDとグランド配線GNDとは、一対となり、その半導体集積回路へ電源を供給するものである。
【0055】
次に、前記補助信号入力回路7は、まず、入力が前記補助信号兼用入力端子AXに接続されている。又、該補助信号入力回路7は、前記補助信号兼用入力端子AXの論理状態に従って、半導体集積回路の内部回路で用いる、前述のような補助信号AUXを生成する。又、該補助信号入力回路7は、前記スイッチ素子SWのオンオフを制御する信号を生成する。このようにオンオフを制御する信号は、前記スイッチ素子SWのゲート入力へ入力する。
【0056】
ここで、まず、例えば前記補助信号入力回路7は、前記補助信号兼用入力端子AXからH状態が入力されれば、半導体集積回路の内部回路で用いる補助信号AUXをH状態とし、L状態が入力されれば該補助信号AUXをL状態とする。あるいは、前記補助信号兼用入力端子AXにH状態が入力された場合に前記補助信号AUXをL状態とし、L状態が入力された場合前記補助信号AUXをH状態とするようにしてもよい。
【0057】
このような本発明にあって、例えば前記スイッチ素子SWが前記補助信号兼用入力端子AXと前記電源配線VDDとの間をオンオフするものであった場合は次のとおりである。
【0058】
即ち、前記補助信号兼用入力端子AXからH状態が入力された場合、本発明においては、前記補助信号入力回路7から出力する信号S1によって、前記スイッチ素子SWをオンとする。これによって、前記補助信号兼用入力端子AX側からこのスイッチ素子SWを経て、前記電源配線VDDへと電流を流す。これによって、前記電源配線VDDと前記グランド配線GNDとによって供給される電源の電源供給能力が補強される。一方、前記補助信号兼用入力端子AXからL状態が入力される場合には、前記信号S1によって前記スイッチ素子SWをオフとする。
【0059】
一方、本発明において、前記スイッチ素子SWが前記補助信号兼用入力端子AXと前記グランド配線GNDとの間をオンオフするものであった場合は次のとおりである。
【0060】
即ち、前記補助信号兼用入力端子AXからL状態が入力される場合、前記補助信号入力回路7から出力される前記信号S1によって、前記スイッチ素子SWをオンとする。これによって、前記グランド配線GND側から前記スイッチ素子SWを経て、前記補助信号兼用入力端子AXへと電流が流れることによって、前記電源配線VDDと前記グランド配線GNDとによって供給される電源の電源供給能力が補強される。一方、前記補助信号兼用入力端子AXからH状態が入力される場合には、前記信号S1によって前記スイッチ素子SWはオフとなる。
【0061】
このように、本発明においては、まず、前記補助信号兼用入力端子AXから、その半導体集積回路の内部回路で用いる前記補助信号AUXを生成するための信号を入力したとしても、前記電源配線VDD及び前記グランド配線GNDによる電源供給に悪影響を及ぼさない。即ち、前記補助信号兼用入力端子AXからH状態が入力されても、あるいはL状態が入力されても、前記電源配線VDDや前記グランド配線GNDにて供給される電源供給能力が補強されるか否かの影響以上の影響は与えない。
【0062】
又、前記補助信号AUXを、例えば、以前に広く用いられていた半導体集積回路に新たに追加した機能に用いる信号とすることもできる。この場合、このような機能追加以前の半導体集積回路にも、新たな機能が追加されている半導体集積回路をも用いることができるよう、パッケージやパッケージピンの互換性を確保できるよう配慮することもできる。
【0063】
例えば、このような互換性を配慮する際に、新たに追加した機能を用いない場合、例えば、前記補助信号兼用入力端子AXがH状態となるのであれば、前記スイッチ素子SWは該補助信号兼用入力端子AXと前記電源配線VDDとの間をオン状態とすればよい。一方、このように追加された機能を用いない場合、例えば、前記補助信号兼用入力端子AXがL状態となる場合には、前記スイッチ素子SWを該補助信号兼用入力端子AXと前記グランド配線GNDとの間をオン状態とすればよい。
【0064】
以上説明したように、本発明においては、半導体集積回路のテスト時等に用いる特殊な信号や、新たに追加する機能に用いる信号等にあって、その信号に対する制限を抑えながら、信号に利用する半導体集積回路パッケージに設けられるピンや端子を提供しながら、全体の本数についてはこれを削減することができる。即ち、このような信号に用いる前記補助信号兼用入力端子AXは電源供給能力の補強にも用いられているため、総合的にはピンや端子の削減がなされることとなる。これによって、半導体集積回路のコスト低減や、前述のように新たに機能を追加する以前のものとの互換性の確保も可能となる。
【0065】
【実施例】
以下、図を用いて本発明の実施例を詳細に説明する。
【0066】
図2は、本発明が適用された半導体集積回路の第1実施例の入力部分の回路図である。
【0067】
この図2において、前記図1に示した前記スイッチ素子SWとして、PチャネルMOSトランジスタTP31が備えられる。又、補助信号入力回路7は、抵抗R5とPチャネルMOSトランジスタTP30とNチャネルMOSトランジスタTN30とにより構成される。
【0068】
この図2において、補助信号兼用入力端子AX1(以降、単に入力端子AXと称する)から入力された信号は、前記PチャネルMOSトランジスタTP30と前記NチャネルMOSトランジスタTN30とにより構成されるインバータゲートによって反転される。反転された信号は、補助信号AUX1としてその半導体集積回路の内部回路へ出力されると共に、前記PチャネルMOSトランジスタTP31のゲートへも出力される。
【0069】
従って、その半導体集積回路の内部回路で用いる前記補助信号AUX1としてH状態を入力したい場合には、前記補助信号兼用入力端子AX1をH状態とすればよい。あるいは、前記補助信号AUX1をL状態とする場合には、前記補助信号兼用入力端子AX1からL状態を入力すればよい。
【0070】
又、前記補助信号兼用入力端子AX1からH状態を入力した場合には、前記PチャネルMOSトランジスタTP31がオンとなり、該補助信号兼用入力端子AX1へ入力される信号の電流によって、電源配線VDDにて供給される電源の電源供給能力を補強することができる。一方、前記補助信号兼用入力端子AX1がL状態の場合、前記PチャネルMOSトランジスタTP31はオフとなり、電源供給能力の補強は行われない。
【0071】
このように、本第1実施例においては、MOSトランジスタ等を用い、本発明を具体的に実現することができる。即ち、内部回路へ入力する前記補助信号AUX1を生成するため、H状態でも、あるいはL状態でも、任意の論理状態を前記補助信号兼用入力端子AX1へ入力することができる。又、いずれの論理状態を入力したとしても、前記電源配線VDDにて供給する電源には、電源供給能力の補強の有無以上の影響を与えることはない。
【0072】
なお、本第1実施例において、前記PチャネルMOSトランジスタTP31のオン時のそのソース−ドレイン間の抵抗はより低くすることが望ましい。例えば、数Ω〜数百Ω程度とすることが好ましい。
【0073】
なお、本実施例において、前記補助信号兼用入力端子AX1がその半導体集積回路の外部回路に未接続であったとしても、前記PチャネルMOSトランジスタTP31があるため、該補助信号兼用入力端子AX1と前記電源配線VDDとの間のインピーダンスは異常に上昇することはない。従って、該補助信号兼用入力端子AX1へ、プルアップ抵抗やプルダウン抵抗を備える必要性は低い。
【0074】
なお、本第1実施例において、前記PチャネルMOSトランジスタTP30と前記NチャネルMOSトランジスタTN30とで構成されるインバータゲートの出力と、前記補助信号AUX1を用いる内部回路との間に、シュミット型入力の論理ゲート、例えばシュミット型入力のバッファゲートを用いるようにしてもよい。これによって、動作の安定性をより向上することが可能である。
【0075】
あるいは、本第1実施例の半導体集積回路において、前記補助信号AUX1が得られる前記インバータの出力部分に、数GΩ程度のプルアップ抵抗ないしはプルダウン抵抗を備えるようにしてもよい。これによって、動作の安定性をより向上することが可能である。このようにプルアップ抵抗乃至はプロダウン抵抗の抵抗値を1〜100GΩとすれば、電源電圧5Vでこれらプルアップ抵抗やプルダウン抵抗に流れる電流は、5〜500 nA程度である。従って、スタンバイ電流を精度良く測定できる。
【0076】
なお、本第1実施例において、前記PチャネルMOSトランジスタTP31が一旦オン状態となった後、前記補助信号兼用入力端子AX1からL状態を入力することで、前記補助信号AUX1をH状態としたり、前記PチャネルMOSトランジスタTP31をオフ状態とすることは比較的困難である。特に、前記PチャネルMOSトランジスタTP31のオン抵抗が低くなる程、これがより困難となる。ここで、このように前記PチャネルMOSトランジスタTP31をオフ状態とするのであれば、前記補助信号兼用入力端子AX1へL状態を入力しながら、本第1実施例の半導体集積回路のチップ電源を投入するようにすればよい。
【0077】
なお、本発明において、前記補助信号AUX(実施例のAUX1及びAUX2に相当)の利用方法を特に限定するものではない。即ち、前述のようなスタンバイ電流測定の際や、スキャンパス方式やバウンダリスキャンレジスタを用いたテスト方法等で用いられる種々の信号に用いることができる。例えば、前記図9〜前記図11の符号22へ入力する前記電源OUTVDD の信号に代えて、本発明の前記補助信号AUXを用いることもできる。
【0078】
図3は、本発明が適用された第2実施例の半導体集積回路の入力回路の回路図である。
【0079】
本第2実施例については、この図3及び前記図2を比較して明らかなとおり、前記第1実施例に対してダイオードD5を備えたものである。
【0080】
前述したように、前記第1実施例においては、前記PチャネルMOSトランジスタTP31がオン状態のとき、前記補助信号兼用入力端子AX1へL状態を入力したとしても、前記補助信号AUX1をH状態とし、前記PチャネルMOSトランジスタTP31をオフとすることは比較的困難である。
【0081】
しかしながら、本第2実施例においては、前記ダイオードD5を備えることで、前記補助信号兼用入力端子AX1へL状態を入力すれば、比較的簡単に前記PチャネルMOSトランジスタTP31をオフ状態とすることが可能である。
【0082】
なお、本第2実施例の前記補助信号兼用入力端子AX1への信号の入力に対する動作をまとめると、次のとおりである。
【0083】
(1)前記補助信号兼用入力端子AX1がH状態のとき:前記補助信号AUX1はH状態となる。電源補強は有り。
(2)前記補助信号兼用入力端子AX1がL状態のとき:前記補助信号AUX1はH状態となる。電源補強は行われない。
【0084】
図4は、本発明が適用された半導体集積回路の第3実施例の入力回路の回路図である。
【0085】
本第3実施例については、半導体集積回路の内部回路に用いる電源系統と、当該半導体集積回路外部へ信号を出力する出力回路の電源系統とが独立したものとなっている。即ち、内部回路の電源系統は、電源配線ICVDD とグランド配線GNDとによって供給されるものである。一方、出力回路の電源系統は、前記電源配線OUTVDD と前記グランド配線GNDとによって供給されるものである。例えば本第3実施例については、この図4と前記図2とを比較して明らかなとおり、前記PチャネルMOSトランジスタTP31は前記補助信号兼用入力端子AX2と電源配線OUTVDD との間をオンオフするものである。
【0086】
ここで、前記PチャネルMOSトランジスタTP31をオフ状態とする場合には、まず、前記電源配線OUTVDD への、その半導体集積回路外部からの電源供給を停止する。このように該電源配線OUTVDD への電源供給を停止したとしても、一般的には、半導体集積回路の内部回路の論理状態には影響を与えないものである。
【0087】
この後、前記補助信号兼用入力端子AX2へ入力する論理状態をL状態とする。すると、前記PチャネルMOSトランジスタTP31を、比較的容易にオフ状態とすることができる。
【0088】
このように前記PチャネルMOSトランジスタTP31がオフ状態となった後に、前記電源配線OUTVDD への電源の供給を再開すればよい。
【0089】
図5は、本第3実施例における半導体集積回路チップの概略平面図である。
【0090】
この図5に示される如く、前記補助信号AUX1等が用いられる内部回路は、半導体集積回路チップ1の符号2で示される中心側の領域に作り込まれる。又、該内部回路領域2の周囲には、符号4で示される如く、内部回路で特に用いられる電源を供給する、前記電源配線ICVDD 及び前記グランド配線GNDが設けられている。又、この外側には、符号5で示される如く、出力回路で用いられる電源を供給する、前記電源配線OUTVDD 及び前記グランド配線GNDが設けられている。又、この符号5の周辺に、当該半導体集積回路の外部へ信号を出力する際に用いる出力回路が作り込まれている。
【0091】
なお、本第3実施例において、前記補助信号兼用入力端子AX2に入力される論理状態及び前記電源配線OUTVDD の電源電位に対する動作は次のとおりである。
【0092】
(1)前記補助信号兼用入力端子AX2がH状態であり、且つ、前記電源配線OUTVDD から電源供給有り(OUTVDD がH状態)のとき:前記補助信号AUX1がL状態となる。電源補強が行われる。
(2)前記補助信号兼用入力端子AX2がL状態であり、且つ、前記電源配線OUTVDD に電源が供給されているとき:前記補助信号AUX1の論理状態は不定となる。前記PチャネルMOSトランジスタTP31がオン状態であれば、前記電源配線OUTVDD と前記補助信号兼用入力端子AX2との間が短絡状態となって大きな電流が流れてしまうが、通常はこの後前記PチャネルMOSトランジスタTP31はオフ状態となる。
(3)前記補助信号兼用入力端子AX2がL状態であり、且つ、前記電源配線OUTVDD への電源供給が無い(OUTVDD がL状態)とき:前記補助信号AUX1はH状態となる。電源補強は行われない。
【0093】
図6は、本発明が適用された半導体集積回路の第4実施例の入力回路の回路図である。
【0094】
本第4実施例においては、前記スイッチ素子SWとして用いられる前記PチャネルMOSトランジスタTP31に代えて、同じく前記スイッチ素子SWとして用いられる前記NチャネルMOSトランジスタTN31を用いるようにしている。又、該NチャネルMOSトランジスタTN31は、前記補助信号兼用入力端子AX3と前記グランド配線GNDとの間をオンオフするものである。
【0095】
本第4実施例については、前記補助信号兼用入力端子AX3からL状態が入力される場合、前記補助信号AUX2がH状態となり、前記NチャネルMOSトランジスタTN31がオン状態となる。従って、このように前記補助信号兼用入力端子AX3にL状態が入力されると、本第4実施例では、前記グランド配線GND等で供給される電源の供給能力が補強される。
【0096】
一方、前記補助信号兼用入力端子AX3からH状態が入力される場合、前記補助信号AUX2はL状態となり、前記NチャネルMOSトランジスタTN31はオフ状態となる。従って、該補助信号兼用入力端子AXからH状態が入力される場合、特に電源供給能力は補強されない。
【0097】
このように、本発明は、当該第4実施例の如く、前記グランド配線GND側へと適用することも可能である。
【0098】
以上説明したように、前記第1実施例〜前記第4実施例によれば、様々なテスト方法に用いる専用の信号や、新たに追加する機能に用いる信号等に利用可能な、前記補助信号AUX1、AUX2を提供することが可能である。
【0099】
例えば、これら補助信号AUX1、AUX2を、前記図9〜前記図11の符号22の配線に入力される信号として用いることもできる。即ち、前記図9〜前記図11の前記電源OUTVDD に代えて、前記補助信号AUX1、AUX2を用いることも可能である。このように前記補助信号AUX1及びAUX2を用いることで、半導体集積回路に備えられた前記電源配線VDD、前記電源配線OUTVDD あるいは前記グランド配線GND等に用いる複数の端子やピンの一部を流用し、前記プルアップ抵抗15の切断の制御を行うことが可能である。
【0100】
又、このように前記プルアップ抵抗15の切断の制御を行っていても、その半導体集積回路には従来とほぼ同様の電源が供給され、前記特願平6−61588と異なり、テスト時に出力回路の前記電源OUTVDD を供給することも可能であり、該出力回路のテストをより正確に行うことができる。
【0101】
従って、前記図9〜前記図11に対して前記補助信号AUX1、AUX2を用いた場合には、その出力回路をも含め、半導体集積回路の基本的に全ての回路を動作させながら、前記スタンバイ電流測定を行うことが可能である。又、このようなスタンバイ電流測定の際、前記プルアップ抵抗15を全て切り離すことも可能である。従って、該プルアップ抵抗15へ電流が流れてしまうことを考慮する必要がないため、大抵のテストパターンをより自由に用いながらスタンバイ電流測定のテストを保証でき、内部故障検出能力が飛躍的に上昇する。例えば機能や動作の異常までには至らない、リーケージ欠陥や、ブリッジ欠陥や、ウイーク欠陥を高確率で検出でき、長期信頼性を向上することができる。
【0102】
又、このようなスタンバイ電流測定のテストを、半導体集積回路の機能や動作のテストと並行して行うことも可能である。即ち、順次所定のテストパターンをその半導体集積回路へ入力しながら、これに対応するその半導体集積回路の出力パターンを観測し、その機能や動作をテストすると共に、この過程での定常時の前記スタンバイ電流を測定するということも可能である。これによって、半導体集積回路のテスト能率をより向上することが可能である。
【0103】
例えば、特開平1−179338等で開示されているように、半導体集積回路チップのより綿密な試験を行うために、内部に多数のテストポイントを設けると共に、2次元又は3次元とされたプローブ線及びセンス線によって、各テストポイントに対してアクセスするという、マトリックス・プロービング、あるいはクロスチェックテスト等と称する技術がある。前記図9〜前記図11に対して前記補助信号AUX1、2を用いて、このようなマトリックス・プロービングあるいはクロスチェックテストと並行して、前述のようなスタンバイ電流測定を行い、その半導体集積回路の不良を検出することも可能である。
【0104】
【発明の効果】
以上説明したように、本発明によれば、半導体集積回路のテスト時等に用いる特殊な信号や、新たに追加する機能に用いる信号等、信号に対する制限を抑えながら、この信号に利用する、半導体集積回路パッケージに設けるピンを削減し、これによって、半導体集積回路のコスト低減や、前述のように新たに機能を追加する以前のものとの互換性の確保を可能とする半導体集積回路を提供することができるという優れた効果を得ることができる。
【図面の簡単な説明】
【図1】本発明の要旨を示すブロック図
【図2】本発明が適用された半導体集積回路の第1実施例の入力回路の回路図
【図3】本発明が適用された半導体集積回路の第2実施例の入力回路の回路図
【図4】本発明が適用された半導体集積回路の第3実施例の入力回路の回路図
【図5】前記第3実施例の半導体集積回路チップの概略平面図
【図6】本発明が適用された半導体集積回路の第4実施例の入力回路の回路図
【図7】従来の半導体集積回路に用いられるプルアップされている入力回路の回路図
【図8】従来の半導体集積回路に用いられるプルアップされている双方向入出力回路の回路図
【図9】従来のスタンバイ電流測定を配慮したプルアップされる入力回路の回路図
【図10】従来のスタンバイ電流測定を配慮したプルダウンされる入力回路の回路図
【図11】従来のトランスファゲートを用いてスタンバイ電流測定を配慮したプルアップされる入力回路の回路図
【符号の説明】
1…半導体集積回路チップ
2…内部回路領域
4…内部回路の電源の配線
5…出力回路の電源配線
7…補助信号入力回路
R1〜R5…抵抗
TP11、TP20、TP22、TP30、TP31、12、41
…PチャネルMOSトランジスタ
TN10、TN20、TN21、TN30、TN31、31、40
…NチャネルMOSトランジスタ
AX、AX1〜AX3…補助信号兼用入力端子
AUX、AUX1、AUX2…補助信号
VDD…電源(又はその配線)
ICVDD …内部回路用電源(又はその配線)
OUTVDD …出力回路用電源(又はその配線)
GND…グランド(又はその配線)
Claims (3)
- 電源配線VDD及びグランド配線GNDから供給される電源にて動作する内部回路を有する半導体集積回路において、
補助信号を入力する補助信号兼用入力端子AXと、
ゲート入力に入力される信号に従って、一方が該補助信号兼用入力端子AXで、他方が前記電源配線VDD又は前記グランド配線GNDの、これらの間をオンオフするスイッチ素子SWと、
入力が前記補助信号兼用入力端子AXに接続され、前記内部回路で用いる補助信号AUXを生成すると共に、前記スイッチ素子SWの前記ゲート入力に入力する信号を生成する補助信号入力回路とを備え、
前記スイッチ素子SWがオン時に接続される前記電源配線VDD又は前記グランド配線GNDと同一の電位が前記補助信号兼用入力端子AXへ入力される場合には、前記補助信号入力回路から出力される信号によって前記スイッチ素子SWをオンとし、該補助信号兼用入力端子AXへ入力される信号の電流によって、前記電源配線VDD又は前記グランド配線GNDから供給される電源の電源供給能力を補強するようにしたことを特徴とする半導体集積回路。 - 請求項1において、
前記スイッチ素子SWを経由した、前記補助信号兼用入力端子AXから前記電源配線VDD又は前記グランド配線GNDまでの経路中に、ダイオードを設けたことを特徴とする半導体集積回路。 - 電源配線VDD及びグランド配線GNDから供給される第1の電源にて動作する内部回路を有すると共に、第2の電源配線OUTVDD及びグランド配線GNDから供給される、前記第1の電源とは別の第2の電源が外部から供給される半導体集積回路において、
補助信号を入力する補助信号兼用入力端子AXと、
ゲート入力に入力される信号に従って、一方が該補助信号兼用入力端子AXで、他方が前記第2の電源配線OUTVDD又は前記グランド配線GNDの、これらの間をオンオフするスイッチ素子SWと、
入力が前記補助信号兼用入力端子AXに接続され、前記内部回路で用いる補助信号AUXを生成すると共に、前記スイッチ素子SWの前記ゲート入力に入力する信号を生成する、前記第1の電源にて動作する補助信号入力回路とを備え、
前記スイッチ素子SWがオン時に接続される前記第2の電源配線OUTVDD又は前記グランド配線GNDと同一の電位が前記補助信号兼用入力端子AXへ入力される場合には、前記補助信号入力回路から出力される信号によって前記スイッチ素子SWをオンとし、該補助信号兼用入力端子AXへ入力される信号の電流によって、前記第2の電源配線OUTVDD又は前記グランド配線GNDから供給される電源の電源供給能力を補強するようにしたことを特徴とする半導体集積回路。
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