JP3189744B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、ＣＭＯＳトランジスタを用いて集積回路化された半
導体装置のテスト回路に関する。
し、ＣＭＯＳトランジスタを用いて集積回路化された半
導体装置のテスト回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ ＬＳＩにおいて、安定状態に
ある回路に流れる静的電流の大きさから故障検出を行う
方法がある。通常、ＩＤＤＱテスト（quiescent power
supply current test）と呼ばれており、一般的に
は、被試験ＬＳＩに外部ＬＳＩテスターにてパタンを供
給して走行させながら、または測定パタンまでパターン
走行させた直後、静止電源電流を測定する方法をとり、
例えば短絡故障等の検出に用いられている。
ある回路に流れる静的電流の大きさから故障検出を行う
方法がある。通常、ＩＤＤＱテスト（quiescent power
supply current test）と呼ばれており、一般的に
は、被試験ＬＳＩに外部ＬＳＩテスターにてパタンを供
給して走行させながら、または測定パタンまでパターン
走行させた直後、静止電源電流を測定する方法をとり、
例えば短絡故障等の検出に用いられている。
【０００３】しかし、この方法は、出力バッファのスイ
ッチングによる電流が検出されたり、抵抗付き入力端子
に流れる電流を測定してしまうなど、本来の目的とする
静的電流以外の電流も測定してしまう、という問題があ
り、このためＬＳＩの故障の有無を判定することが困難
である。
ッチングによる電流が検出されたり、抵抗付き入力端子
に流れる電流を測定してしまうなど、本来の目的とする
静的電流以外の電流も測定してしまう、という問題があ
り、このためＬＳＩの故障の有無を判定することが困難
である。
【０００４】その上、内部回路の故障箇所の場所（位置
情報）と故障情報とを出力端子にまで伝搬させなくては
ならないため、回路規模が大きくなるにつれて、テスト
パタンも長大化し多大なテストパタン作成工数を要す
る。
情報）と故障情報とを出力端子にまで伝搬させなくては
ならないため、回路規模が大きくなるにつれて、テスト
パタンも長大化し多大なテストパタン作成工数を要す
る。
【０００５】これらの問題点の解消を図るために、例え
ば特開平６−３４０７号公報には、図４に示すようなテ
スト回路が提案されている。図４を参照すると、テスト
回路１は、ドレイン電極同士が接続されたＰＭＯＳトラ
ンジスタＰ１およびＮＭＯＳトランジスタＮ１と、ドレ
イン電極がこのＮＭＯＳトランジスタＮ１のゲート電極
に接続されたＮＭＯＳトランジスタＮ３とから構成され
ている。
ば特開平６−３４０７号公報には、図４に示すようなテ
スト回路が提案されている。図４を参照すると、テスト
回路１は、ドレイン電極同士が接続されたＰＭＯＳトラ
ンジスタＰ１およびＮＭＯＳトランジスタＮ１と、ドレ
イン電極がこのＮＭＯＳトランジスタＮ１のゲート電極
に接続されたＮＭＯＳトランジスタＮ３とから構成され
ている。
【０００６】テスト切り替え端子３から入力される二値
の制御信号３は、通常動作時は、ハイレベルとしＮＭＯ
ＳトランジスタＮ３をオン、ＰＭＯＳトランジスタＰ１
をオフとし、またグランドライン６は接地電位でＮＭＯ
ＳトランジスタＮ１をオフとし、不良検出端子２はハイ
インピーダンス状態にする。
の制御信号３は、通常動作時は、ハイレベルとしＮＭＯ
ＳトランジスタＮ３をオン、ＰＭＯＳトランジスタＰ１
をオフとし、またグランドライン６は接地電位でＮＭＯ
ＳトランジスタＮ１をオフとし、不良検出端子２はハイ
インピーダンス状態にする。
【０００７】一方、故障検出を行う際には、テスト切り
替え端子３から入力する二値制御信号をロウレベルと
し、ＮＭＯＳトランジスタＮ３をオフとし、ＰＭＯＳト
ランジスタＰ１をオンとし、グランドライン６をオープ
ン状態とするため、不良検出端子２の出力は、グランド
ライン６の電位に依存する。内部ゲート４Ａが安定状態
にあり、静的電流がゼロであれば、グランドライン６は
オープン状態とされる前の状態（接地電位）を保持し、
不良検出端子２は、電源ライン５の電位となる。なお、
図では、内部ゲート４Ａは、電源ライン５とグランドラ
イン６間に直列接続されたＰＭＯＳトランジスタＰ２、
ＮＭＯＳトランジスタＮ２からなる。
替え端子３から入力する二値制御信号をロウレベルと
し、ＮＭＯＳトランジスタＮ３をオフとし、ＰＭＯＳト
ランジスタＰ１をオンとし、グランドライン６をオープ
ン状態とするため、不良検出端子２の出力は、グランド
ライン６の電位に依存する。内部ゲート４Ａが安定状態
にあり、静的電流がゼロであれば、グランドライン６は
オープン状態とされる前の状態（接地電位）を保持し、
不良検出端子２は、電源ライン５の電位となる。なお、
図では、内部ゲート４Ａは、電源ライン５とグランドラ
イン６間に直列接続されたＰＭＯＳトランジスタＰ２、
ＮＭＯＳトランジスタＮ２からなる。
【０００８】もし、内部ゲート４Ａに静的電流が存在し
た場合、グランドライン６の電位が上昇し、ＮＭＯＳト
ランジスタＮ１がオンするため、不良検出端子２が高位
電源５の電位よりも低下する。これによって、内部ゲー
ト４Ａに故障が起きていることを知ることができる。
た場合、グランドライン６の電位が上昇し、ＮＭＯＳト
ランジスタＮ１がオンするため、不良検出端子２が高位
電源５の電位よりも低下する。これによって、内部ゲー
ト４Ａに故障が起きていることを知ることができる。
【０００９】
【発明が解決しようとする課題】前述したように、ＩＤ
ＤＱテストを行う際に、ＬＳＩテスタでＣＭＯＳＬＳＩ
の静止電源電流を測定する場合、電源電流を測定しただ
けでは故障の有無の判定が困難であるという問題点を有
している。その理由は、故障に起因する電流以外の電流
を測定してしまう可能性があるためである。
ＤＱテストを行う際に、ＬＳＩテスタでＣＭＯＳＬＳＩ
の静止電源電流を測定する場合、電源電流を測定しただ
けでは故障の有無の判定が困難であるという問題点を有
している。その理由は、故障に起因する電流以外の電流
を測定してしまう可能性があるためである。
【００１０】また、上記特開平６−３４０７号公報記載
のテスト回路では、正常回路の安定状態における静的電
流をゼロと仮定しており、回路に微少なリーク電流が存
在した場合、オープン状態にしたグランドライン６の電
位は徐々に上昇するため、不良検出端子２の電位が測定
タイミングに依存することになる。そして、大規模回路
のテストに至っては、リーク電流も無視できない値とな
り、結局、上記特開平６−３４０７号公報記載のテスト
回路をもってしても、故障の判断が非常に困難である。
のテスト回路では、正常回路の安定状態における静的電
流をゼロと仮定しており、回路に微少なリーク電流が存
在した場合、オープン状態にしたグランドライン６の電
位は徐々に上昇するため、不良検出端子２の電位が測定
タイミングに依存することになる。そして、大規模回路
のテストに至っては、リーク電流も無視できない値とな
り、結局、上記特開平６−３４０７号公報記載のテスト
回路をもってしても、故障の判断が非常に困難である。
【００１１】したがって、本発明は、上記した問題点を
解消すべくなされたものであって、その目的は、回路の
安定状態に於けるリーク電流を考慮し、より精度の良い
故障検出を行うテスト回路を具備した半導体装置を提供
することにある。
解消すべくなされたものであって、その目的は、回路の
安定状態に於けるリーク電流を考慮し、より精度の良い
故障検出を行うテスト回路を具備した半導体装置を提供
することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、半導体チップの内部回路の
グランドラインに故障検出用のテスト回路を備え、テス
トモード時、前記内部回路に故障による静的電流が流れ
た場合、前記テスト回路は、電源配線の直流電圧の変化
として検出し、前記電源配線の直流電圧の変化の高低に
応じた、直流電位の信号として不良検出端子より出力
し、且つ、前記テスト回路は、前記グランドラインと接
地電位との間に挿入され、テストモード時にオンとされ
る１又は複数のＮＭＯＳトランジスタの電流駆動能力を
調整することにより、前記内部回路が正常な場合に流れ
るリーク電流による前記グランドラインの電位の変動を
抑制し、前記内部回路に故障による静的電流が流れた場
合、前記グランドラインの電位が変動するように構成さ
れている。本発明は、互いのドレイン同士が接続された
第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトラ
ンジスタと、ドレイン電極が前記第１のＮＭＯＳトラン
ジスタのゲート電極に接続された第２のＮＭＯＳトラン
ジスタを備え、前記第２ＮＭＯＳトランジスタに二値制
御信号を入力し、前記第１ＰＭＯＳトランジスタに二値
制御信号の反転信号を入力し、前記第１ＮＭＯＳトラン
ジスタのゲート電極を半導体チップの内部回路のグラン
ド配線に接続し、前記第１ＰＭＯＳトランジスタおよび
第１ＮＭＯＳトランジスタのドレイン電極から前記半導
体チップ外部へ出力信号を取り出す構成のテスト回路を
有する。
め、本発明の半導体装置は、半導体チップの内部回路の
グランドラインに故障検出用のテスト回路を備え、テス
トモード時、前記内部回路に故障による静的電流が流れ
た場合、前記テスト回路は、電源配線の直流電圧の変化
として検出し、前記電源配線の直流電圧の変化の高低に
応じた、直流電位の信号として不良検出端子より出力
し、且つ、前記テスト回路は、前記グランドラインと接
地電位との間に挿入され、テストモード時にオンとされ
る１又は複数のＮＭＯＳトランジスタの電流駆動能力を
調整することにより、前記内部回路が正常な場合に流れ
るリーク電流による前記グランドラインの電位の変動を
抑制し、前記内部回路に故障による静的電流が流れた場
合、前記グランドラインの電位が変動するように構成さ
れている。本発明は、互いのドレイン同士が接続された
第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトラ
ンジスタと、ドレイン電極が前記第１のＮＭＯＳトラン
ジスタのゲート電極に接続された第２のＮＭＯＳトラン
ジスタを備え、前記第２ＮＭＯＳトランジスタに二値制
御信号を入力し、前記第１ＰＭＯＳトランジスタに二値
制御信号の反転信号を入力し、前記第１ＮＭＯＳトラン
ジスタのゲート電極を半導体チップの内部回路のグラン
ド配線に接続し、前記第１ＰＭＯＳトランジスタおよび
第１ＮＭＯＳトランジスタのドレイン電極から前記半導
体チップ外部へ出力信号を取り出す構成のテスト回路を
有する。
【００１３】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体装置は、その好ましい実施
の形態において、内部回路のグランドラインに故障検出
用のテスト回路を備え、テストモード時、内部回路に故
障による静的電流が流れた場合、テスト回路は、電源配
線の直流電圧の変化として検出し、前記変化の高低に応
じた、直流電位の信号として不良検出端子より出力す
る。正常な内部回路の微少なリーク電流による電源電圧
の変化は、グランドラインに設置されたＮＭＯＳトラン
ジスタによって抑制される。
に説明する。本発明の半導体装置は、その好ましい実施
の形態において、内部回路のグランドラインに故障検出
用のテスト回路を備え、テストモード時、内部回路に故
障による静的電流が流れた場合、テスト回路は、電源配
線の直流電圧の変化として検出し、前記変化の高低に応
じた、直流電位の信号として不良検出端子より出力す
る。正常な内部回路の微少なリーク電流による電源電圧
の変化は、グランドラインに設置されたＮＭＯＳトラン
ジスタによって抑制される。
【００１４】本発明の実施の形態において、テスト回路
は、安定状態にある内部回路に流れるリーク電流値の高
低を判断し、回路の故障に起因したリーク電流が生じた
ときに、チップ外部に電位信号の変化として出力する。
は、安定状態にある内部回路に流れるリーク電流値の高
低を判断し、回路の故障に起因したリーク電流が生じた
ときに、チップ外部に電位信号の変化として出力する。
【００１５】すなわち、本発明の実施の形態の特徴とし
て、テストの際、安定状態にある内部回路のグランドラ
インをオープン状態する代りに、グランドラインとグラ
ンド電位の間に挿入されたＮＭＯＳトランジスタによっ
て微少な力（電流駆動能力）でグランドラインを接地電
位にドライブする。
て、テストの際、安定状態にある内部回路のグランドラ
インをオープン状態する代りに、グランドラインとグラ
ンド電位の間に挿入されたＮＭＯＳトランジスタによっ
て微少な力（電流駆動能力）でグランドラインを接地電
位にドライブする。
【００１６】このＮＭＯＳトランジスタにより、正常回
路に流れる微少なリーク電流によるグランドラインの電
位変化を抑制し、回路の故障に起因したリーク電流が流
れた場合のみ、グランドラインの直流電位の変化として
検出し、直流電流電位値に応じた電位の信号を出力す
る。このため、ＣＭＯＳ ＬＳＩにおいて、電源電流の
測定により故障検出を行うテストの精度を向上させると
ともに故障の有無の判断を容易にする。
路に流れる微少なリーク電流によるグランドラインの電
位変化を抑制し、回路の故障に起因したリーク電流が流
れた場合のみ、グランドラインの直流電位の変化として
検出し、直流電流電位値に応じた電位の信号を出力す
る。このため、ＣＭＯＳ ＬＳＩにおいて、電源電流の
測定により故障検出を行うテストの精度を向上させると
ともに故障の有無の判断を容易にする。
【００１７】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
【００１８】［実施例１］図１は、本発明の第１の実施
例の回路構成を示す図である。図１を参照すると、本発
明の第１の実施例は、内部回路２４のグランドライン２
６にテスト回路２１を備えたものであり、内部回路２４
は、論理ゲートまたはそれを組み合わせた論理回路な
ど、ＣＭＯＳ ＬＳＩの回路ブロックからなる。
例の回路構成を示す図である。図１を参照すると、本発
明の第１の実施例は、内部回路２４のグランドライン２
６にテスト回路２１を備えたものであり、内部回路２４
は、論理ゲートまたはそれを組み合わせた論理回路な
ど、ＣＭＯＳ ＬＳＩの回路ブロックからなる。
【００１９】テスト回路２１は、ドレイン電極同士を共
通にして直列に接続されたＰＭＯＳトランジスタＰ１１
およびＮＭＯＳトランジスタＮ１１と、ドレイン電極が
このＮＭＯＳトランジスタＮ１１のゲート電極に接続さ
れたＮＭＯＳトランジスタＮ１３と、を備え、ＮＭＯＳ
トランジスタＮ１３のゲート電極にテスト切り替え端子
２３が接続され、ＰＭＯＳトランジスタＰ１１のゲート
電極にはインバータＩＮＶ１によるテスト切り替え端子
２３の反転信号２８が入力される。ＮＭＯＳトランジス
タＮ１１のゲート電極とＮＭＯＳトランジスタＮ１３の
ドレイン電極は、故障検証を行う内部回路２４のグラン
ドライン２６に接続される。ＰＭＯＳトランジスタＰ１
１とＮＭＯＳトランジスタＮ１１のドレイン電極は不良
検出端子２２に接続され、ここからテスト結果が出力さ
れる。なお、インバータＩＮＶ１は、ゲート電極を共通
接続して入力信号を入力し、ドレイン電極同士を共通接
続して出力信号を出力する、直列接続されたＰＭＯＳト
ランジスタＰ１２およびＮＭＯＳトランジスタＮ１２か
らなるＣＭＯＳインバータよりなる。
通にして直列に接続されたＰＭＯＳトランジスタＰ１１
およびＮＭＯＳトランジスタＮ１１と、ドレイン電極が
このＮＭＯＳトランジスタＮ１１のゲート電極に接続さ
れたＮＭＯＳトランジスタＮ１３と、を備え、ＮＭＯＳ
トランジスタＮ１３のゲート電極にテスト切り替え端子
２３が接続され、ＰＭＯＳトランジスタＰ１１のゲート
電極にはインバータＩＮＶ１によるテスト切り替え端子
２３の反転信号２８が入力される。ＮＭＯＳトランジス
タＮ１１のゲート電極とＮＭＯＳトランジスタＮ１３の
ドレイン電極は、故障検証を行う内部回路２４のグラン
ドライン２６に接続される。ＰＭＯＳトランジスタＰ１
１とＮＭＯＳトランジスタＮ１１のドレイン電極は不良
検出端子２２に接続され、ここからテスト結果が出力さ
れる。なお、インバータＩＮＶ１は、ゲート電極を共通
接続して入力信号を入力し、ドレイン電極同士を共通接
続して出力信号を出力する、直列接続されたＰＭＯＳト
ランジスタＰ１２およびＮＭＯＳトランジスタＮ１２か
らなるＣＭＯＳインバータよりなる。
【００２０】本実施例において、通常の動作の時は、テ
スト切り替え端子２３はロウレベルとし、ＮＭＯＳトラ
ンジスタＮ１３はオフとなり、ＰＭＯＳトランジスタＰ
１１もオフとなる。また端子２７には接地電位が入力さ
れ、ＮＭＯＳトランジスタＮ１１はオフで、不良検出端
子２２はハイインピーダンス状態となる。
スト切り替え端子２３はロウレベルとし、ＮＭＯＳトラ
ンジスタＮ１３はオフとなり、ＰＭＯＳトランジスタＰ
１１もオフとなる。また端子２７には接地電位が入力さ
れ、ＮＭＯＳトランジスタＮ１１はオフで、不良検出端
子２２はハイインピーダンス状態となる。
【００２１】故障検出を行うテスト時は、テスト切り替
え信号２３をハイレベルとし、ＮＭＯＳトランジスタＮ
１３およびＰＭＯＳトランジスタＰ１１をオンとする。
内部回路２４が安定状態にあるとき、端子２７をオープ
ン状態とし、グランドライン２６は、ＮＭＯＳトランジ
スタＮ１３によって接地電位にドライブされる。ＮＭＯ
ＳトランジスタＮ１３のドライブ能力は、正常な内部回
路２４に流れるリーク電流値から決定され、回路の故障
に起因して流れる大きなリーク電流に対して、グランド
ライン２６に電位変化が生じるように設定する。
え信号２３をハイレベルとし、ＮＭＯＳトランジスタＮ
１３およびＰＭＯＳトランジスタＰ１１をオンとする。
内部回路２４が安定状態にあるとき、端子２７をオープ
ン状態とし、グランドライン２６は、ＮＭＯＳトランジ
スタＮ１３によって接地電位にドライブされる。ＮＭＯ
ＳトランジスタＮ１３のドライブ能力は、正常な内部回
路２４に流れるリーク電流値から決定され、回路の故障
に起因して流れる大きなリーク電流に対して、グランド
ライン２６に電位変化が生じるように設定する。
【００２２】内部回路２４が正常の場合は、グランドラ
イン２６に微少なリーク電流が流れたとしても、ＮＭＯ
ＳトランジスタＮ１３のドライブ能力によってグランド
ライン２６はロウレベルに保たれ、ＮＭＯＳトランジス
タＮ１１はオフで、不良検出端子２２は、高電位電源ラ
イン２５の電位となる。
イン２６に微少なリーク電流が流れたとしても、ＮＭＯ
ＳトランジスタＮ１３のドライブ能力によってグランド
ライン２６はロウレベルに保たれ、ＮＭＯＳトランジス
タＮ１１はオフで、不良検出端子２２は、高電位電源ラ
イン２５の電位となる。
【００２３】一方、内部回路２４の故障に起因して大き
なリーク電流が流れた場合には、その電流値の大小に応
じて、グランドライン２６の電位が接地電位よりも上昇
し、グランドライン２６の電位がＮＭＯＳトランジスタ
Ｎ１１の閾値電圧を超えた時、ＮＭＯＳトランジスタＮ
１１がオンし、不良検出端子２２は高電位電源ライン２
５の電位よりも低下する。これにより、内部回路２４が
故障していることを知ることができる。
なリーク電流が流れた場合には、その電流値の大小に応
じて、グランドライン２６の電位が接地電位よりも上昇
し、グランドライン２６の電位がＮＭＯＳトランジスタ
Ｎ１１の閾値電圧を超えた時、ＮＭＯＳトランジスタＮ
１１がオンし、不良検出端子２２は高電位電源ライン２
５の電位よりも低下する。これにより、内部回路２４が
故障していることを知ることができる。
【００２４】［実施例２］図２は、本発明の第２の実施
例の回路構成を示す図である。図２を参照すると、本発
明の第２の実施例は、図１に示した前記第１の実施例の
ＮＭＯＳトランジスタＮ１３を複数個並列に配置し、デ
コーダを備えたものであり、その他の構成は、前記第１
の実施例と同様である。
例の回路構成を示す図である。図２を参照すると、本発
明の第２の実施例は、図１に示した前記第１の実施例の
ＮＭＯＳトランジスタＮ１３を複数個並列に配置し、デ
コーダを備えたものであり、その他の構成は、前記第１
の実施例と同様である。
【００２５】複数並列配置されたＮＭＯＳトランジスタ
Ｎ１３Ａ、Ｎ１３Ｂ、Ｎ１３Ｃは、許容リーク電流を可
変にする目的で配設されたものである。
Ｎ１３Ａ、Ｎ１３Ｂ、Ｎ１３Ｃは、許容リーク電流を可
変にする目的で配設されたものである。
【００２６】デコーダ制御信号３３とテスト切り替え信
号２３を入力とするデコーダ３０により、複数並列配置
されたＮＭＯＳトランジスタＮ１３Ａ、Ｎ１３Ｂ、Ｎ１
３Ｃのゲート電極に与える電位を制御することで、温
度、高位電源電位などの条件に応じたテストが可能とな
るほか、最適な許容電流を決定することができる。ここ
では、許容リーク電流を可変とするために、ＮＭＯＳト
ランジスタＮ１３Ａ、Ｎ１３Ｂ、Ｎ１３Ｃの３個のトラ
ンジスタを用いているが、必要に応じていくら使用して
も良い。
号２３を入力とするデコーダ３０により、複数並列配置
されたＮＭＯＳトランジスタＮ１３Ａ、Ｎ１３Ｂ、Ｎ１
３Ｃのゲート電極に与える電位を制御することで、温
度、高位電源電位などの条件に応じたテストが可能とな
るほか、最適な許容電流を決定することができる。ここ
では、許容リーク電流を可変とするために、ＮＭＯＳト
ランジスタＮ１３Ａ、Ｎ１３Ｂ、Ｎ１３Ｃの３個のトラ
ンジスタを用いているが、必要に応じていくら使用して
も良い。
【００２７】［実施例３］図３は、本発明の第３の実施
例の回路構成を示す図である。図３を参照すると、本発
明の第３の実施例においては、前記第１の実施例または
前記第２の実施例の構成を有するテスト回路２１を複数
個備えると共に、デコーダ制御信号３６とテスト切り替
え信号２３を入力とするデコーダ３５を備え、このデコ
ーダ３５により、内部回路２４Ｂ、２４Ｃ、２４Ｄの中
からテストする回路が選択され、不検出端子２２から出
力される。これにより、内部回路の故障の箇所をある程
度絞り込むことができる。
例の回路構成を示す図である。図３を参照すると、本発
明の第３の実施例においては、前記第１の実施例または
前記第２の実施例の構成を有するテスト回路２１を複数
個備えると共に、デコーダ制御信号３６とテスト切り替
え信号２３を入力とするデコーダ３５を備え、このデコ
ーダ３５により、内部回路２４Ｂ、２４Ｃ、２４Ｄの中
からテストする回路が選択され、不検出端子２２から出
力される。これにより、内部回路の故障の箇所をある程
度絞り込むことができる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００２９】本発明の第１の効果は、回路が安定状態に
ある場合の静的電流を検出して回路故障を検出するテス
トにおいて、正常回路に流れるリーク電流によるグラン
ドラインの電位の変動を抑制することで、故障検出の精
度が向上する、ということである。
ある場合の静的電流を検出して回路故障を検出するテス
トにおいて、正常回路に流れるリーク電流によるグラン
ドラインの電位の変動を抑制することで、故障検出の精
度が向上する、ということである。
【００３０】本発明の第２の効果は、故障検出時に、グ
ランドラインを適当な微笑な電流駆動能力のＮＭＯＳト
ランジスタでドライブすることにより、測定タイミング
に依存しない故障検出が可能となるということである。
ランドラインを適当な微笑な電流駆動能力のＮＭＯＳト
ランジスタでドライブすることにより、測定タイミング
に依存しない故障検出が可能となるということである。
【図１】本発明の第１の実施例の回路構成を示す図であ
る。
る。
【図２】本発明の第２の実施例の回路構成を示す図であ
る。
る。
【図３】本発明の第３の実施例の回路構成を示す図であ
る。
る。
【図４】従来のテスト回路の回路構成を示す図である。
【符号の説明】 １、２１ テスト回路 ２、２２ 故障検出端子 ３、２３ テスト切り替え端子 ４、２４、２４Ｂ、２４Ｃ、２４Ｄ テスト切り替え端
子 ５、２５ 高電位電源ライン ６、２６ グランドライン ７、２７ 端子 ９、２９ 接地電位 ３０、３５ デコーダ ３３、３６ デコーダ制御信号 Ｎ１、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１３Ｂ、Ｎ１３Ｃ、
Ｎ１３Ｄ、Ｎ２、Ｎ３Ｎチャネルトランジスタ Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１、Ｐ２、Ｐ３ Ｐチャネ
ルトランジスタ
子 ５、２５ 高電位電源ライン ６、２６ グランドライン ７、２７ 端子 ９、２９ 接地電位 ３０、３５ デコーダ ３３、３６ デコーダ制御信号 Ｎ１、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１３Ｂ、Ｎ１３Ｃ、
Ｎ１３Ｄ、Ｎ２、Ｎ３Ｎチャネルトランジスタ Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１、Ｐ２、Ｐ３ Ｐチャネ
ルトランジスタ
Claims (7)
- 【請求項１】半導体チップの内部回路のグランドライン
に故障検出用のテスト回路を備え、 テストモード時、前記内部回路に故障による静的電流が
流れた場合、前記テスト回路は、電源配線の直流電圧の
変化として検出し、前記電源配線の直流電圧の変化の高
低に応じた、直流電位の信号として不良検出端子より出
力し、且つ、 前記テスト回路は、前記グランドラインと接地電位との
間に挿入される複数のＮＭＯＳトランジスタのうち、テ
ストモード時にオンとされる１又は複数のＮＭＯＳトラ
ンジスタにより、前記内部回路が正常な場合に流れるリ
ーク電流による前記グランドラインの電位の変動を抑制
する、ように構成されており、さらに、 デコード制御信号を入力してデコードし、該デコード結
果により、前記テスト回路の前記グランドラインと接地
電位との間に挿入される前記複数のＮＭＯＳトランジス
タのオン・オフを制御するデコーダ回路を備えた ことを
特徴とする半導体装置。 - 【請求項２】半導体チップの内部回路のグランドライン
に故障検出用のテスト回路を備え、 テストモード時、前記内部回路に故障による静的電流が
流れた場合、前記テスト回路は、電源配線の直流電圧の
変化として検出し、前記電源配線の直流電圧の変化の高
低に応じた、直流電位の信号として不良検出端子より出
力し、且つ、 前記テスト回路は、前記グランドラインと接地電位との
間に挿入され、テストモード時にオンとされる１又は複
数のＮＭＯＳトランジスタの電流駆動能力により、前記
内部回路が正常な場合に流れるリーク電流による前記グ
ランドラインの電位の変動を抑制し、前記内部回路に故
障による静的電流が流れた場合、前記グランドラインの
電位が変動するように構成されてなることを特徴とする
半導体装置。 - 【請求項３】前記グランドラインを、電源電位及び接地
電位に直列接続しドレインを共通接続して前記不良検出
端子に接続したＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタのうちのＮＭＯＳトランジスタのゲート電極に接
続し、且つ、テストモード時に、前記ＰＭＯＳトランジ
スタをオン状態とする、ことを特徴とする請求項１又は
２記載の半導体装置。 - 【請求項４】デコード制御信号を入力してデコードし、
該デコード結果により前記複数のＮＭＯＳトランジスタ
のオン・オフを制御するデコーダ回路を備えたことを特
徴とする請求項２記載の半導体装置。 - 【請求項５】前記テスト回路が、二値制御信号により、
通常動作又はテストモードに切り換えられる、ことを特
徴とする請求項１又は２記載の半導体装置。 - 【請求項６】前記テスト回路が、ソース電極が高位電源
電位に接続された第１のＰＭＯＳトランジスタと、 ドレイン電極が前記第１のＰＭＯＳトランジスタのドレ
イン電極に接続されソース電極が接地電位に接続された
第１のＮＭＯＳトランジスタと、 ドレイン電極が前記第１のＮＭＯＳトランジスタのゲー
ト電極に接続されソース電極が接地電位に接続された第
２のＮＭＯＳトランジスタと、 を備え、 前記第２のＮＭＯＳトランジスタのゲート電極に二値制
御信号を入力し、 前記第１のＰＭＯＳトランジスタのゲート電極に前記二
値制御信号の反転信号を入力し、 前記第１のＮＭＯＳトランジスタのゲート電極を前記内
部回路の前記グランドラインに接続し、 前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭ
ＯＳトランジスタのドレイン電極から前記半導体チップ
外部へ出力信号を取り出す構成とされており、 通常動作時は、前記内部回路の前記グランドラインを接
地電位として、前記第１のＮＭＯＳトランジスタおよび
第１のＰＭＯＳトランジスタを共にオフ状態とし、 テストモード時には、前記二値制御信号により、前記第
２のＮＭＯＳトランジスタ及び前記第１のＰＭＯＳトラ
ンジスタをオン状態に設定する、ことを特徴とする請求
項２記載の半導体装置。 - 【請求項７】前記テスト回路が、ソース電極が高位電源
電位に接続された第１のＰＭＯＳトランジスタと、 ドレイン電極が前記第１のＰＭＯＳトランジスタのドレ
イン電極に接続されソース電極が接地電位に接続された
第１のＮＭＯＳトランジスタと、 ドレイン電極が前記第１のＮＭＯＳトランジスタのゲー
ト電極に共通接続されソース電極が接地電位に共通接続
された第２乃至第ｍ（但し、ｍは３以上の所定の整数）
のＮＭＯＳトランジスタと、 を備え、 前記第２乃至第ｍのＮＭＯＳトランジスタのゲート電極
には前記デコーダ回路からそれぞれ出力される二値制御
信号を入力し、 前記第１のＰＭＯＳトランジスタのゲート電極には、前
記第２のＮＭＯＳトランジスタのゲート電極に供給する
前記二値制御信号の反転信号を入力し、 前記第１のＮＭＯＳトランジスタのゲート電極を前記内
部回路のグランドラインに接続し、 前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭ
ＯＳトランジスタのドレイン電極から前記半導体チップ
外部へ出力信号を取り出す構成とされており、 通常動作時は、前記内部回路の前記グランドラインを接
地電位として、前記第１のＮＭＯＳトランジスタおよび
第１のＰＭＯＳトランジスタを共にオフ状態とし、 テストモード時には、前記デコード制御信号、及び、テ
ストモードと通常動作とを切り換えるテスト切換信号を
入力とする前記デコーダ回路の出力により、前記第２乃
至第ｍのＮＭＯＳトランジスタを選択してオン状態とす
るとともに前記第１のＰＭＯＳトランジスタをオン状態
に設定する、ことを特徴とする請求項１記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18060497A JP3189744B2 (ja) | 1997-06-20 | 1997-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18060497A JP3189744B2 (ja) | 1997-06-20 | 1997-06-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1114707A JPH1114707A (ja) | 1999-01-22 |
| JP3189744B2 true JP3189744B2 (ja) | 2001-07-16 |
Family
ID=16086164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18060497A Expired - Fee Related JP3189744B2 (ja) | 1997-06-20 | 1997-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189744B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693448B1 (en) * | 1998-08-24 | 2004-02-17 | Renesas Technology Corporation | Semiconductor integrated circuit |
| US8330483B2 (en) | 2006-11-29 | 2012-12-11 | Nec Corporation | Semiconductor device to detect abnormal leakage current caused by a defect |
-
1997
- 1997-06-20 JP JP18060497A patent/JP3189744B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1114707A (ja) | 1999-01-22 |
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