JPH0749366A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
- Publication number
- JPH0749366A JPH0749366A JP5193559A JP19355993A JPH0749366A JP H0749366 A JPH0749366 A JP H0749366A JP 5193559 A JP5193559 A JP 5193559A JP 19355993 A JP19355993 A JP 19355993A JP H0749366 A JPH0749366 A JP H0749366A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- semiconductor integrated
- integrated circuit
- input
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路に関
し、詳細には、半導体集積回路のテストの容易化が図ら
れた半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit which facilitates testing of the semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】従来より半導体集積回路のテストの一環
として、半導体集積回路に流れる電源電流の値を測定し
良否の判断をする方法が採られている。特にＣＭＯＳプ
ロセスの半導体集積回路の場合においては、回路に異常
が無い場合は微少な電流しか流れないため、規定以上の
電流が流れる場合は回路中に異常があることがわかるた
め、このテスト方法が有効である。2. Description of the Related Art Conventionally, as a part of a test of a semiconductor integrated circuit, a method of measuring the value of a power supply current flowing in the semiconductor integrated circuit and judging whether it is good or bad has been adopted. In particular, in the case of a semiconductor integrated circuit of the CMOS process, a minute current flows only when there is no abnormality in the circuit. Therefore, it is known that there is an abnormality in the circuit when a current more than a specified amount flows. It is valid.
【０００３】ここでＣＭＯＳとは、相補形（ｃｏｍｐｌ
ｅｍｅｎｔａｒｙ）ＭＯＳ論理回路をいい、基本回路は
ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳ
トランジスタ一対で構成され、高集積度のチップが実現
可能であり、システムの低コスト化が可能であるので最
近の多くの半導体集積回路に使用されている。ところ
で、半導体集積回路の入力バッファの入力側には、電源
もしくはグランドとの間に配置されたトランジスタが形
成されることがあるが、この目的の１つは、未使用の入
力バッファの入力側の端子に電源もしくはグランドとの
間に配置されたトランジスタである負荷を接続し、電位
を定義し又外乱ノイズ等に対処させ、誤った情報を入力
バッファの出力側に出力させないために、半導体集積回
路内に設けられたものであり、この半導体集積回路を使
用する顧客側のシステムのボード上で未使用の入力バッ
ファの入力側の処理を施さなくてもよいという利点があ
る。Here, CMOS is a complementary type (compl).
elementary) MOS logic circuit, the basic circuit of which is P-channel MOS transistor and N-channel MOS
Since it is composed of a pair of transistors, a highly integrated chip can be realized, and the cost of the system can be reduced, it is used in many recent semiconductor integrated circuits. By the way, a transistor arranged between the power supply or the ground may be formed on the input side of the input buffer of the semiconductor integrated circuit. One of the purposes is to use the input side of the unused input buffer. In order to connect a load, which is a transistor placed between the power supply or ground, to the terminal, define the potential, cope with disturbance noise, etc., and prevent incorrect information from being output to the output side of the input buffer, a semiconductor integrated circuit The semiconductor integrated circuit is provided inside, and there is an advantage that the processing on the input side of the unused input buffer does not have to be performed on the board of the system on the customer side using this semiconductor integrated circuit.
【０００４】しかし、半導体集積回路の良否判断に必要
な電源電流の測定のテストに関しては、電源との間に配
置されたトランジスタに対しては入力バッファの入力側
を”Ｈｉｇｈ”レベル、グランドとの間に配置されたト
ランジスタに対しては入力バッファの入力側を”Ｌｏ
ｗ”レベルに保ち、これらのトランジスタに流れる貫通
電流を遮断して微少電流を測定しなければ、半導体集積
回路の良否判断は困難となる。そこでこれらのトランジ
スタに流れる貫通電流を遮断するように配慮したテスト
パターンを必要とする。However, regarding the test for measuring the power supply current necessary for judging the quality of the semiconductor integrated circuit, the input side of the input buffer is set to the "High" level and the ground with respect to the transistor arranged between the power supply and the power supply. For the transistor arranged between them, the input side of the input buffer is set to "Lo
It is difficult to judge the pass / fail of the semiconductor integrated circuit unless the minute current is measured by keeping the w "level and cutting off the through current flowing through these transistors. Therefore, it is necessary to cut off the through current flowing through these transistors. You need a test pattern that you did.
【０００５】[0005]
【発明が解決しようとする課題】前述したように、半導
体集積回路の良否判断に必要な電源電流の測定のテスト
に関しては、電源との間に配置されたトランジスタに対
しては入力バッファの入力側を”Ｈｉｇｈ”レベルに保
持し、電源側より該トランジスタへの電流の流入を遮断
し、又グランドとの間に配置されたトランジスタに対し
ては入力バッファの入力側を”Ｌｏｗ”レベルに保持し
該トランジスタを経由してグランド側に流れる電流を遮
断するように制約されたパターンを作成するか、既存の
テストパターンの中からこれらの条件に合致するテスト
パターンを探し出す必要があり、煩雑で手間がかかる。As described above, regarding the test for measuring the power supply current necessary for judging the quality of the semiconductor integrated circuit, the input side of the input buffer is connected to the transistor arranged between the power supply and the power supply. Is kept at "High" level to block the inflow of current from the power supply side to the transistor, and for the transistor arranged between it and the ground, the input side of the input buffer is kept at "Low" level. It is necessary to create a pattern restricted to cut off the current flowing to the ground side via the transistor, or to find a test pattern that matches these conditions from existing test patterns, which is cumbersome and troublesome. It takes.
【０００６】本発明は、上記事情に鑑み、従来の電源も
しくはグランドとの間に配置されたトランジスタの電流
を遮断することを条件とする制約事項を有するテストパ
ターンの作成を必要とせず、任意に、自由に、各種の組
み合わせパターン作成を可能とし、半導体集積回路の良
否判断に必要な電源電流の測定のテストの容易化が図れ
る半導体集積回路を提供することを目的とする。In view of the above-mentioned circumstances, the present invention does not need to create a test pattern having a restriction condition that the current of a transistor arranged between the power supply and the ground is interrupted, and it is not necessary to create a test pattern. An object of the present invention is to provide a semiconductor integrated circuit that enables various combinations of patterns to be created freely and facilitates a test for measuring a power supply current required for determining the quality of a semiconductor integrated circuit.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、複数の入力バッファと、これら
複数の入力バッファの入力側と電源もしくはグランドと
の間に配置された複数のトランジスタと、上記複数のト
ランジスタの導通及び遮断を切り換えるモード切換信号
を入力するモード切換信号入力端子とを備えたことを特
徴とするものである。A semiconductor integrated circuit according to the present invention which achieves the above object comprises a plurality of input buffers and a plurality of transistors arranged between the input side of the plurality of input buffers and a power supply or ground. And a mode switching signal input terminal for inputting a mode switching signal for switching between conduction and interruption of the plurality of transistors.
【０００８】[0008]
【作用】本発明の半導体集積回路は、電源もしくはグラ
ンドとの間に配置された複数のトランジスタと、前記複
数のトランジスタの導通及び遮断を切り換えるモード切
換信号を入力するモード切換信号入力端子を備えている
ものであるため、モード切換信号入力端子に、遮断する
信号を入力することにより、電源もしくはグランドとの
間に配置された複数のトランジスタに流れる電流を簡単
かつ容易に遮断することができる。A semiconductor integrated circuit of the present invention comprises a plurality of transistors arranged between a power source and a ground and a mode switching signal input terminal for inputting a mode switching signal for switching between conduction and interruption of the plurality of transistors. Therefore, by inputting a cutoff signal to the mode switching signal input terminal, it is possible to easily and easily cut off the current flowing through the plurality of transistors arranged between the power supply and the ground.
【０００９】さらにモード切換信号入力端子に、導通す
る信号を入力することにより、電源もしくはグランドと
の間に配置された複数のトランジスタに電流を流すこと
ができるので、従来と同様な入力バッファのための負荷
を備えた半導体集積回路として働く。Further, by inputting a conducting signal to the mode switching signal input terminal, a current can be made to flow through a plurality of transistors arranged between the power supply or the ground, so that an input buffer similar to the conventional one is used. It works as a semiconductor integrated circuit with the load.
【００１０】[0010]
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例の半導体集積回路を示した回路
図である。入力バッファ１４の入力側は、電源ＶDDとの
間に配置されたトランジスタ１２の片側と接続されパッ
ド１７の端子に引き出されており、半導体集積回路の１
つの入力信号端子として使用される。トランジスタ１２
の入力側は、トランジスタ１２専用のバッファ１０の出
力側と接続され、この出力側の出力が”Ｈｉｇｈ”レベ
ル状態におかれるとトランジスタ１２は遮断され半導体
集積回路の良否判断に必要な電源電流の測定テストを可
能とする。一方バッファ１０の出力が”Ｌｏｗ”レベル
状態におかれるとトランジスタ１２は導通し従来の半導
体集積回路内の負荷の一素子として使用できる。EXAMPLES Examples of the present invention will be described below. FIG. 1 is a circuit diagram showing a semiconductor integrated circuit according to an embodiment of the present invention. The input side of the input buffer 14 is connected to one side of the transistor 12 arranged between the power source V DD and is drawn to the terminal of the pad 17, and is connected to the terminal of the semiconductor integrated circuit.
Used as two input signal terminals. Transistor 12
The input side of is connected to the output side of the buffer 10 dedicated to the transistor 12, and when the output of this output side is in the "High" level state, the transistor 12 is cut off and the power supply current necessary for judging the quality of the semiconductor integrated circuit is supplied. Enables measurement test. On the other hand, when the output of the buffer 10 is in the "Low" level state, the transistor 12 becomes conductive and can be used as one element of the load in the conventional semiconductor integrated circuit.
【００１１】同様に入力バッファ１４ａの入力側は、グ
ランドＶｓｓとの間に配置されたトランジスタ１３の片
側と接続されパッド１７ａの端子に引き出されており、
半導体集積回路の１つの入力信号端子として使用され
る。トランジスタ１３の入力側は、トランジスタ１３の
専用のインバータ１１の出力側と接続され、この出力
が”Ｌｏｗ”レベル状態に置かれるとトランジスタ１３
は遮断され半導体集積回路の良否判断に必要な電源電流
の測定テストを可能とする。他方インバータ１１の出力
が”Ｈｉｇｈ”レベル状態に置かれるトランジスタ１３
は導通しやはり従来と同様な半導体集積回路内の負荷の
一素子として使用できる。Similarly, the input side of the input buffer 14a is connected to one side of the transistor 13 arranged between the input buffer 14a and the ground Vss and is led to the terminal of the pad 17a.
Used as one input signal terminal of a semiconductor integrated circuit. The input side of the transistor 13 is connected to the output side of the dedicated inverter 11 of the transistor 13, and when this output is placed in the “Low” level state, the transistor 13 is connected.
Is cut off to enable a measurement test of the power supply current necessary for judging the quality of the semiconductor integrated circuit. On the other hand, the output of the inverter 11 is placed in the "High" level transistor 13
Is also conductive and can be used as an element of a load in a semiconductor integrated circuit similar to the conventional one.
【００１２】さらに１つの信号で同時にバッファ１０及
びインバータ１１を駆動するために、バッファ１０及び
インバータ１１の入力側はバッファ１６の出力側と接続
されている。バッファ１６の入力側はモード切り換え信
号入力端子であるパッド１５に引き出されている。Further, in order to drive the buffer 10 and the inverter 11 simultaneously with one signal, the input sides of the buffer 10 and the inverter 11 are connected to the output side of the buffer 16. The input side of the buffer 16 is led out to the pad 15 which is a mode switching signal input terminal.
【００１３】ここでパッド１５に”Ｈｉｇｈ”レベルの
信号を入力すると、トランジスタ１２及びトランジスタ
１３は遮断されこの時点でパッド１７もしくはおよびパ
ッド１７ａに任意の自由な組み合わせのパターンを入力
信号として入力することができ、半導体集積回路の電源
電流の測定テストの容易化が図れる。逆にこのパッド１
５に”Ｌｏｗ”レベルの信号を印加するとトランジスタ
１２及びトランジスタ１３は導通し、いわゆるプルアッ
プ及びプルダウンの素子としての役割を果たすことがで
きる。When a "High" level signal is input to the pad 15, the transistor 12 and the transistor 13 are cut off, and at this time, any arbitrary combination pattern can be input to the pad 17 or the pad 17a as an input signal. Therefore, the measurement test of the power supply current of the semiconductor integrated circuit can be facilitated. On the contrary, this pad 1
When a "Low" level signal is applied to 5, the transistor 12 and the transistor 13 become conductive and can function as so-called pull-up and pull-down elements.
【００１４】[0014]
【発明の効果】以上説明したように、本発明の半導体集
積回路は、複数のトランジスタの導通及び遮断を切り換
えるモード切換信号を入力するモード切換信号入力端子
に遮断入力信号を入力することにより、従来行われてい
るトランジスタを流れる電流を遮断する組み合わせの制
約事項を満たすパターンを注意深く作成するという困難
さがなくなり、又既存のパターンの中から上記制約条件
に合致するテストパターンを探す煩雑で面倒な作業の必
要もなくなり、時間の削減も図れ、テストの容易化につ
ながる。As described above, in the semiconductor integrated circuit of the present invention, by inputting the cutoff input signal to the mode changeover signal input terminal for inputting the mode changeover signal for switching between conduction and cutoff of a plurality of transistors, it is possible to achieve the conventional structure. The difficulty of carefully creating a pattern that satisfies the restrictions of the combination that cuts off the current that flows through the existing transistor is eliminated, and searching for a test pattern that matches the above restrictions from existing patterns is a troublesome and troublesome task. Eliminates the need for, saves time, and facilitates testing.
【００１５】又、自由に任意な組み合わせのパターン作
成が可能であるので、パターン作成の柔軟性が増加す
る。更にテスト効率の良い組み合わせのパターンの作成
が可能となるので、テスト時間の短縮が図れ、コスト削
減へとつながる。又いかなる組み合わせのパターンに対
してもテストが可能となるので、種々のパターンの組み
合わせでテストすることにより、半導体集積回路の信頼
性が高まる。Further, since it is possible to freely create patterns in any combination, flexibility in pattern creation is increased. Furthermore, since it is possible to create a combination pattern with better test efficiency, the test time can be shortened and the cost can be reduced. Further, since it is possible to test any combination of patterns, the reliability of the semiconductor integrated circuit is improved by testing with various combinations of patterns.
【００１６】なお、モード切換信号入力端子を有してい
るので、この端子に複数のトランジスタを導通するよう
な信号を与えることにより簡単に従来の半導体集積回路
として使用できる。トランジスタを導通もしくは遮断す
る付加回路は比較的スペースのある入力バッファに近い
ので、この近傍に効率よく配置でき、内部回路領域を圧
迫することもない。Since it has a mode switching signal input terminal, it can be easily used as a conventional semiconductor integrated circuit by giving a signal for conducting a plurality of transistors to this terminal. Since the additional circuit that turns on or off the transistor is close to the input buffer having a relatively large space, it can be efficiently arranged in the vicinity of the input buffer and does not squeeze the internal circuit area.
【図１】本発明の実施例の半導体集積回路を示した回路
図である。FIG. 1 is a circuit diagram showing a semiconductor integrated circuit according to an embodiment of the present invention.
１０、１６ バッファ １１ インバータ １２、１３ トランジスタ １４、１４ａ 入力バッファ １５、１７、１７ａ パッド 10, 16 Buffer 11 Inverter 12, 13 Transistor 14, 14a Input Buffer 15, 17, 17a Pad
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8122−4Ｍ Ｈ０１Ｌ 21/82 Ｓ Continuation of front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location 8122-4M H01L 21/82 S
Claims (1)
力バッファの入力側と電源もしくはグランドとの間に配
置された複数のトランジスタと、前記複数のトランジス
タの導通および遮断を切り換えるモード切換信号を入力
するモード切換信号入力端子とを備えたことを特徴とす
る半導体集積回路。1. A plurality of input buffers, a plurality of transistors arranged between an input side of the plurality of input buffers and a power supply or a ground, and a mode switching signal for switching between conduction and interruption of the plurality of transistors. And a mode switching signal input terminal for operating the semiconductor integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193559A JPH0749366A (en) | 1993-08-04 | 1993-08-04 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193559A JPH0749366A (en) | 1993-08-04 | 1993-08-04 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0749366A true JPH0749366A (en) | 1995-02-21 |
Family
ID=16310055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5193559A Pending JPH0749366A (en) | 1993-08-04 | 1993-08-04 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0749366A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1298038C (en) * | 2003-04-18 | 2007-01-31 | 索尼株式会社 | Semiconductor device |
-
1993
- 1993-08-04 JP JP5193559A patent/JPH0749366A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1298038C (en) * | 2003-04-18 | 2007-01-31 | 索尼株式会社 | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0364925B1 (en) | Semiconductor integrated circuit having i/o terminals allowing independent connection test | |
| US5103166A (en) | Semiconductor integrated circuit chip having an identification circuit therein | |
| JPH1075170A (en) | Mode-setting circuit for semiconductor device | |
| JP2500048B2 (en) | BiCMOS integrated circuit and IDD test method | |
| JPH09120324A (en) | Input circuit for setting operation mode of microcomputer | |
| JPH0749366A (en) | Semiconductor integrated circuit | |
| US6353336B1 (en) | Electrical ID method for output driver | |
| JPH0568103B2 (en) | ||
| JPH05259879A (en) | Input output buffer | |
| JP3593602B2 (en) | Small amplitude signal input interface circuit | |
| JPS63186462A (en) | Semiconductor integrated circuit | |
| JP3189744B2 (en) | Semiconductor device | |
| JP3179415B2 (en) | Semiconductor integrated circuit device and circuit selection method thereof | |
| JP2894090B2 (en) | Semiconductor device | |
| JPH08139279A (en) | Semiconductor device | |
| JP3563212B2 (en) | CMOS gate test circuit | |
| JP2848441B2 (en) | CMOS semiconductor device | |
| JP2760333B2 (en) | Semiconductor device | |
| JPH0749367A (en) | Semiconductor integrated circuit | |
| JPH04213849A (en) | Semiconductor device and method of detecting initial failure thereof | |
| JP3437867B2 (en) | Semiconductor memory | |
| JPH08285924A (en) | Semiconductor integrated circuit | |
| JP3565283B2 (en) | Semiconductor integrated circuit | |
| JP2924465B2 (en) | Semiconductor integrated circuit | |
| JPH07270497A (en) | Semiconductor integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010619 |