JP2894090B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2894090B2 JP2894090B2 JP4165173A JP16517392A JP2894090B2 JP 2894090 B2 JP2894090 B2 JP 2894090B2 JP 4165173 A JP4165173 A JP 4165173A JP 16517392 A JP16517392 A JP 16517392A JP 2894090 B2 JP2894090 B2 JP 2894090B2
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- Japan
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- effect transistor
- semiconductor chip
- power supply
- signal
- test
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＣＭＯＳトランジスタを用いて集積回路化された半導体
装置に関するものである。
ＣＭＯＳトランジスタを用いて集積回路化された半導体
装置に関するものである。
【０００２】
【従来の技術】正常なＣＭＯＳ・ＬＳＩでは、回路動作
が安定状態にあるときには静的電流がほとんど流れない
のに対して、故障の場合にはかなり大きな静的電流が流
れることが多い。このことを利用して、ＬＳＩ内部のＣ
ＭＯＳ回路のテストとして、電源の静的電流を計測する
ことにより故障を発見することができる。
が安定状態にあるときには静的電流がほとんど流れない
のに対して、故障の場合にはかなり大きな静的電流が流
れることが多い。このことを利用して、ＬＳＩ内部のＣ
ＭＯＳ回路のテストとして、電源の静的電流を計測する
ことにより故障を発見することができる。
【０００３】これは、通常、電流テストと呼ばれ、一般
に、外部ＬＳＩテスターで電流測定を行う。このテスト
では、ＬＳＩテスターでテストパタンを走行させながら
その時の電源電流を計測する。この方法では、出力バッ
ファのスイッチングにより流れる電流も測定してしま
い、正常，異常を誤判定することがあるので、この出力
バッファのスイッチングによる電流を除くため、出力端
子はオープン状態にしておき、測定パタンまでテストパ
タンを走らせ、そこでパタンを止め電源電流を計測する
テストも行われる。しかし、このテストでも抵抗付きの
入力端子に流れる電流は測定してしまうので、判定条件
を決めるのが難かしい。
に、外部ＬＳＩテスターで電流測定を行う。このテスト
では、ＬＳＩテスターでテストパタンを走行させながら
その時の電源電流を計測する。この方法では、出力バッ
ファのスイッチングにより流れる電流も測定してしま
い、正常，異常を誤判定することがあるので、この出力
バッファのスイッチングによる電流を除くため、出力端
子はオープン状態にしておき、測定パタンまでテストパ
タンを走らせ、そこでパタンを止め電源電流を計測する
テストも行われる。しかし、このテストでも抵抗付きの
入力端子に流れる電流は測定してしまうので、判定条件
を決めるのが難かしい。
【０００４】
【発明が解決しようとする課題】前述のように、外部の
ＬＳＩテスターで電源電流を測定する場合、測定時の入
出力の状態によってはＬＳＩの故障に起因する電流以外
の電流も測定してしまうなどの問題があり、電源電流を
測定しただけでは単純にＬＳＩの故障の有無を判定する
事が困難であった。
ＬＳＩテスターで電源電流を測定する場合、測定時の入
出力の状態によってはＬＳＩの故障に起因する電流以外
の電流も測定してしまうなどの問題があり、電源電流を
測定しただけでは単純にＬＳＩの故障の有無を判定する
事が困難であった。
【０００５】また従来のテストパタン作成法では、内部
回路の故障箇所の場所と故障情報とを出力端子まで伝搬
させなくてはならないので、現在のゲートアレイの傾向
のように、回路規模が大きくなるにつれて、多大の工数
をテストパタン作成に費やさなくてはならない。
回路の故障箇所の場所と故障情報とを出力端子まで伝搬
させなくてはならないので、現在のゲートアレイの傾向
のように、回路規模が大きくなるにつれて、多大の工数
をテストパタン作成に費やさなくてはならない。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
半導体チップに外部から入力される二値制御信号によっ
て動作、非動作を制御され、前記二値制御信号の一方の
状態において、半導体装置が目的とする本来の信号処理
のために前記半導体チップ上に設けられた各各の内部ゲ
ートの高位、低位の電源線間に流れる直流電源電流の大
小を電源配線の直流電位の高低として検出し、二値信号
に変換して、前記内部ゲートの信号出力経路とは異なる
独立した出力経路で、半導体チップの外部へ出力するテ
スト回路を備えている。
半導体チップに外部から入力される二値制御信号によっ
て動作、非動作を制御され、前記二値制御信号の一方の
状態において、半導体装置が目的とする本来の信号処理
のために前記半導体チップ上に設けられた各各の内部ゲ
ートの高位、低位の電源線間に流れる直流電源電流の大
小を電源配線の直流電位の高低として検出し、二値信号
に変換して、前記内部ゲートの信号出力経路とは異なる
独立した出力経路で、半導体チップの外部へ出力するテ
スト回路を備えている。
【０００７】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例の
ブロック図である。図１を参照すると、本実施例は、内
部ゲート４Ａのグランドライン６に接続されたテスト回
路１を備えている。
を参照して説明する。図１は、本発明の第１の実施例の
ブロック図である。図１を参照すると、本実施例は、内
部ゲート４Ａのグランドライン６に接続されたテスト回
路１を備えている。
【０００８】内部ゲート４としては、一例として、ＰＭ
ＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とか
らなるＣＭＯＳインバータを示してある。この内部ゲー
ト４は、前段の回路（図示せず）から入力信号ＩＮを入
力され、次段の回路（図示せず）に出力信号ＯＵＴを伝
達する。内部ゲート４は、ＣＭＯＳインバータに限られ
るものではなく、他の基本論理ゲートあるいはそれを組
み合せた論理回路であってもよい。
ＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とか
らなるＣＭＯＳインバータを示してある。この内部ゲー
ト４は、前段の回路（図示せず）から入力信号ＩＮを入
力され、次段の回路（図示せず）に出力信号ＯＵＴを伝
達する。内部ゲート４は、ＣＭＯＳインバータに限られ
るものではなく、他の基本論理ゲートあるいはそれを組
み合せた論理回路であってもよい。
【０００９】テスト回路１は、ドレイン電極どうしを共
通にして直列に接続されたＰＭＯＳトランジスタＰ１お
よびＮＭＯＳトランジスタＮ１と、ドレイン電極がこの
ＮＭＯＳトランジスタＮ１のゲート電極に接続されたＮ
ＭＯＳトランジスタＮ３とからなっている。ＰＭＯＳト
ランジスタＰ１のゲート電極とＮＭＯＳトランジスタＮ
３のゲート電極とはテスト切り換え端子３に接続されて
おり、ここにチップ外部からテスト信号ＴＳＴが入力さ
れる。ＮＭＯＳトランジスタＮ１のゲート電極とＮＭＯ
ＳトランジスタＮ３のドレイン電極とは、グランドライ
ン６に接続されている。ＰＭＯＳトランジスタＰ１とＮ
ＭＯＳトランジスタＮ１の共通のドレイン電極は不良検
出端子２に接続され、ここからテスト結果の信号Ｅがチ
ップ外部へ出力される。
通にして直列に接続されたＰＭＯＳトランジスタＰ１お
よびＮＭＯＳトランジスタＮ１と、ドレイン電極がこの
ＮＭＯＳトランジスタＮ１のゲート電極に接続されたＮ
ＭＯＳトランジスタＮ３とからなっている。ＰＭＯＳト
ランジスタＰ１のゲート電極とＮＭＯＳトランジスタＮ
３のゲート電極とはテスト切り換え端子３に接続されて
おり、ここにチップ外部からテスト信号ＴＳＴが入力さ
れる。ＮＭＯＳトランジスタＮ１のゲート電極とＮＭＯ
ＳトランジスタＮ３のドレイン電極とは、グランドライ
ン６に接続されている。ＰＭＯＳトランジスタＰ１とＮ
ＭＯＳトランジスタＮ１の共通のドレイン電極は不良検
出端子２に接続され、ここからテスト結果の信号Ｅがチ
ップ外部へ出力される。
【００１０】本実施例では、テスト回路１は、ＬＳＩチ
ップ内部に設けられる内部ゲート４の近辺に設けられ
る。一方、テスト切り換え端子３と不良検出端子２と
は、通常チップの周辺部に配置されるＬＳＩの入出力回
路領域近辺に設けられる。
ップ内部に設けられる内部ゲート４の近辺に設けられ
る。一方、テスト切り換え端子３と不良検出端子２と
は、通常チップの周辺部に配置されるＬＳＩの入出力回
路領域近辺に設けられる。
【００１１】本実施例において、通常の動作のときは、
テスト切り換え端子３をハイの状態に固定して、ＰＭＯ
ＳトランジスタＰ１をオフ、ＮＭＯＳトランジスタＮ３
をオン、ＮＭＯＳトランジスタＮ１をオフ、不良検出端
子２をハイインピーダンス状態にする。
テスト切り換え端子３をハイの状態に固定して、ＰＭＯ
ＳトランジスタＰ１をオフ、ＮＭＯＳトランジスタＮ３
をオン、ＮＭＯＳトランジスタＮ１をオフ、不良検出端
子２をハイインピーダンス状態にする。
【００１２】テストモードのときは、テスト切り換え端
子３をロウにする。従って、ＮＭＯＳトランジスタＮ３
がオフ、ＰＭＯＳトランジスタＰ１がオン、ＮＭＯＳト
ランジスタＮ１がオフとなって、不良検出端子２の電位
はＶDD（高位電源ライン８の電位）の状態になってい
る。この状態で、内部ゲート４Ａの入力端にあるレベル
の入力信号ＩＮを入れたとき、ゲート短絡などの不良に
より、グランドライン６に電流が流れると、その電流に
よりＮＭＯＳトランジスタのゲート電位ＶG が上昇す
る。この電位ＶG がＮＭＯＳトランジスタＮ１のしきい
値電圧より大きくなる場合、このＮＭＯＳトランジスタ
Ｎ１がオンし不良検出端子２の出力信号Ｅの電位はＶDD
よりグランドレベルに近くなる。これによって故障が起
きていることを知ることができる。
子３をロウにする。従って、ＮＭＯＳトランジスタＮ３
がオフ、ＰＭＯＳトランジスタＰ１がオン、ＮＭＯＳト
ランジスタＮ１がオフとなって、不良検出端子２の電位
はＶDD（高位電源ライン８の電位）の状態になってい
る。この状態で、内部ゲート４Ａの入力端にあるレベル
の入力信号ＩＮを入れたとき、ゲート短絡などの不良に
より、グランドライン６に電流が流れると、その電流に
よりＮＭＯＳトランジスタのゲート電位ＶG が上昇す
る。この電位ＶG がＮＭＯＳトランジスタＮ１のしきい
値電圧より大きくなる場合、このＮＭＯＳトランジスタ
Ｎ１がオンし不良検出端子２の出力信号Ｅの電位はＶDD
よりグランドレベルに近くなる。これによって故障が起
きていることを知ることができる。
【００１３】尚、図１において、通常動作状態での性能
の低下を防ぐ為にもうけられた端子９は、テストモード
のときはオープン状態にする。
の低下を防ぐ為にもうけられた端子９は、テストモード
のときはオープン状態にする。
【００１４】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例のブロック図であ
る。図２を参照すると、本実施例は、テスト回路１を複
数個備え、デコーダ７により、それらのテスト回路のテ
スト切り換え端子を選択できる構成になっている。
する。図２は、本発明の第２の実施例のブロック図であ
る。図２を参照すると、本実施例は、テスト回路１を複
数個備え、デコーダ７により、それらのテスト回路のテ
スト切り換え端子を選択できる構成になっている。
【００１５】本実施例では、テストモードのとき、デコ
ーダ７によって、内部ゲート４Ｂ，４Ｃ，４Ｄ，４Ｅご
とにテストすることにより、故障がある場合その故障箇
所をある程度絞り込むことができる。
ーダ７によって、内部ゲート４Ｂ，４Ｃ，４Ｄ，４Ｅご
とにテストすることにより、故障がある場合その故障箇
所をある程度絞り込むことができる。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
ＣＭＯＳＬＳＩ内部に電源ラインの電位の変動を検出す
るテスト回路を備えることにより、内部ゲートの故障検
出の精度を向上させることができる。
ＣＭＯＳＬＳＩ内部に電源ラインの電位の変動を検出す
るテスト回路を備えることにより、内部ゲートの故障検
出の精度を向上させることができる。
【００１７】また、テストは、故障の顕在化のみで十分
であるので、テストパターンとしては、通常のパタン数
より大幅に減らすことができ、テストパターン作成に費
やす工数を削減できる。
であるので、テストパターンとしては、通常のパタン数
より大幅に減らすことができ、テストパターン作成に費
やす工数を削減できる。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
１ テスト回路 ２ 不良検出端子 ３ テスト切り換え端子 ４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅ 内部ゲート ６ グランドライン ７ デコーダ ８ 高位電源ライン ９ 端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/26 G01R 31/28 H01L 21/66
Claims (2)
- 【請求項１】 半導体チップに外部から入力される二値
制御信号によって動作、非動作を制御され、前記二値制
御信号の一方の状態において、半導体装置が目的とする
本来の信号処理のために前記半導体チップ上に設けられ
た各各の内部ゲートの高位、低位の電源線間に流れる直
流電源電流の大小を電源配線の直流電位の高低として検
出し、二値信号に変換して、前記内部ゲートの信号出力
経路とは異なる独立した出力経路で、半導体チップの外
部へ出力するテスト回路を備えたことを特徴とする半導
体装置。 - 【請求項２】 互いのドレイン電極どうしが接続された
ＰＭＯＳ電界効果トランジスタおよび第１のＮＭＯＳ電
界効果トランジスタと、ドレイン電極が前記第１のＮＭ
ＯＳ電界効果トランジスタのゲート電極に接続された第
２のＮＭＯＳ電界効果トランジスタとを備え、 前記ＰＭＯＳ電界効果トランジスタのソース電極に高位
電源電位を与え、前記ＰＭＯＳ電界効果トランジスタの
ゲート電極および前記第２のＮＭＯＳ電界効果トランジ
スタのゲート電極に半導体チップ外部からの二値制御信
号を入力し、前記第１のＮＭＯＳ電界効果トランジスタ
のゲート電極を、前記半導体チップに設けられた内部ゲ
ートのグランド配線に接続し、前記ＰＭＯＳ電界効果ト
ランジスタおよび前記第１のＮＭＯＳ電界効果トランジ
スタのドレイン電極から前記半導体チップ外部への出力
信号を取り出す構成のテスト回路を有することを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4165173A JP2894090B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4165173A JP2894090B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH063407A JPH063407A (ja) | 1994-01-11 |
| JP2894090B2 true JP2894090B2 (ja) | 1999-05-24 |
Family
ID=15807246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4165173A Expired - Lifetime JP2894090B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894090B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693448B1 (en) * | 1998-08-24 | 2004-02-17 | Renesas Technology Corporation | Semiconductor integrated circuit |
-
1992
- 1992-06-24 JP JP4165173A patent/JP2894090B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH063407A (ja) | 1994-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990202 |