JPH05327465A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05327465A JPH05327465A JP4095118A JP9511892A JPH05327465A JP H05327465 A JPH05327465 A JP H05327465A JP 4095118 A JP4095118 A JP 4095118A JP 9511892 A JP9511892 A JP 9511892A JP H05327465 A JPH05327465 A JP H05327465A
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- input
- voltage
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Abstract
(57)【要約】
【構成】外部からの信号ＶＩＮが入力される信号入力端
子２とバッファインバータ１の入力端との間にトランス
ファゲートのＮＭＯＳトランジスタＴＧを設け、そのゲ
ート電極に高位電源電圧ＶDDを与える。 【効果】電源電圧が外部の信号の電圧よりも低く信号振
幅の小さい半導体集積回路において、外部信号の高い電
圧が入，出力のバッファインバータに直接加わらないよ
うにするためのレベル変換回路での消費電力を減らすこ
とができる。信号の伝達遅延時間を従来に較べて小さく
することができる。
子２とバッファインバータ１の入力端との間にトランス
ファゲートのＮＭＯＳトランジスタＴＧを設け、そのゲ
ート電極に高位電源電圧ＶDDを与える。 【効果】電源電圧が外部の信号の電圧よりも低く信号振
幅の小さい半導体集積回路において、外部信号の高い電
圧が入，出力のバッファインバータに直接加わらないよ
うにするためのレベル変換回路での消費電力を減らすこ
とができる。信号の伝達遅延時間を従来に較べて小さく
することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、外部の信号の振幅よりも小さい振幅の内部信号で
動作する半導体集積回路に関する。
特に、外部の信号の振幅よりも小さい振幅の内部信号で
動作する半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路（以後、集積回路
と記す）においては、高速化、高密度化、低電力化のた
めの手段の一つとして、トランジスタをはじめとする素
子の微細化が高度にすすめられており、これに伴なっ
て、電源電圧が従来よりも低くされ、例えば、３Ｖ電源
で動作する集積回路が実現されている。この種の集積回
路に用いられる信号入力部の一例の回路図を図３（ａ）
に示す。図３（ａ）を参照すると、この信号入力部は、
バッファインバータ１と、信号入力端子２と接地線３と
の間に直列接続された２つの抵抗Ｒ１，Ｒ２とからなっ
ており、抵抗の直列接続点とバッファインバータ１の入
力端とが接続されている。そして、この集積回路の電源
電圧は、通常の集積回路に使用される電源電圧よりも低
く、例えば、３Ｖであり、バッファインバータ１から集
積回路の内部回路（図示せず）へ出力される内部信号Ｓ
Ｉのレベルは３Ｖである。一方、外部からの入力信号Ｖ
ＩＮの信号レベルは内部信号より高く、例えば、５Ｖで
ある。この集積回路では、信号入力端子１に外部から入
力される入力信号ＶＩＮの高い電圧が、バッファインバ
ータ１を構成するトランジスタのゲート電極に直接入力
されないようにするために、抵抗Ｒ１，Ｒ２の直列回路
で５Ｖから３Ｖにレベル変換している。
と記す）においては、高速化、高密度化、低電力化のた
めの手段の一つとして、トランジスタをはじめとする素
子の微細化が高度にすすめられており、これに伴なっ
て、電源電圧が従来よりも低くされ、例えば、３Ｖ電源
で動作する集積回路が実現されている。この種の集積回
路に用いられる信号入力部の一例の回路図を図３（ａ）
に示す。図３（ａ）を参照すると、この信号入力部は、
バッファインバータ１と、信号入力端子２と接地線３と
の間に直列接続された２つの抵抗Ｒ１，Ｒ２とからなっ
ており、抵抗の直列接続点とバッファインバータ１の入
力端とが接続されている。そして、この集積回路の電源
電圧は、通常の集積回路に使用される電源電圧よりも低
く、例えば、３Ｖであり、バッファインバータ１から集
積回路の内部回路（図示せず）へ出力される内部信号Ｓ
Ｉのレベルは３Ｖである。一方、外部からの入力信号Ｖ
ＩＮの信号レベルは内部信号より高く、例えば、５Ｖで
ある。この集積回路では、信号入力端子１に外部から入
力される入力信号ＶＩＮの高い電圧が、バッファインバ
ータ１を構成するトランジスタのゲート電極に直接入力
されないようにするために、抵抗Ｒ１，Ｒ２の直列回路
で５Ｖから３Ｖにレベル変換している。
【０００３】又、図３（ｂ）には、従来の半導体集積回
路に用いられる信号出力部の一例の回路図を示す。図３
（ｂ）を参照すると、この信号出力部は、バッファイン
バータ４と、出力端子５と接地線３との間に直列に接続
された２つの抵抗Ｒ３，Ｒ４とからなり、バッファイン
バータ４の出力端と抵抗回路の直列接続点とが接続され
ている。集積回路の内部回路（図示せず）からの信号Ｓ
Ｏは、バッファインバータ４で反転され抵抗の直列接続
点を介して、信号出力端子５に出力される。信号出力端
子は、例えば、外部のバスライン（図示せず）などに接
続され、このバスラインでは５Ｖの信号が扱われてい
る。この信号出力部では、内部信号のレベルよりも高い
外部信号の電圧がバッファインバータ４を構成するトラ
ンジスタに直接加わらないように、抵抗の直列回路でレ
ベル変換している。
路に用いられる信号出力部の一例の回路図を示す。図３
（ｂ）を参照すると、この信号出力部は、バッファイン
バータ４と、出力端子５と接地線３との間に直列に接続
された２つの抵抗Ｒ３，Ｒ４とからなり、バッファイン
バータ４の出力端と抵抗回路の直列接続点とが接続され
ている。集積回路の内部回路（図示せず）からの信号Ｓ
Ｏは、バッファインバータ４で反転され抵抗の直列接続
点を介して、信号出力端子５に出力される。信号出力端
子は、例えば、外部のバスライン（図示せず）などに接
続され、このバスラインでは５Ｖの信号が扱われてい
る。この信号出力部では、内部信号のレベルよりも高い
外部信号の電圧がバッファインバータ４を構成するトラ
ンジスタに直接加わらないように、抵抗の直列回路でレ
ベル変換している。
【０００４】
【発明が解決しようとする課題】上述した従来の集積回
路では、それぞれの信号入力端子あるいは信号出力端子
ごとに、抵抗分割によって入，出力信号のレベル変換を
行なっている。ところが、集積回路上で実用的に実現で
きる抵抗値の大きさには限度があることから、消費電力
が大きくなってしまうことは避けられない。又、信号伝
達経路に抵抗分が加わるために、信号の伝達遅延時間が
大きくなってしまう。このような問題は、集積回路の規
模が大きくなって入出力する信号数が増大するしたがっ
て顕著になり、電源電圧を低電圧化したことによる低消
費電力化、高速化の効果を損なうものである。
路では、それぞれの信号入力端子あるいは信号出力端子
ごとに、抵抗分割によって入，出力信号のレベル変換を
行なっている。ところが、集積回路上で実用的に実現で
きる抵抗値の大きさには限度があることから、消費電力
が大きくなってしまうことは避けられない。又、信号伝
達経路に抵抗分が加わるために、信号の伝達遅延時間が
大きくなってしまう。このような問題は、集積回路の規
模が大きくなって入出力する信号数が増大するしたがっ
て顕著になり、電源電圧を低電圧化したことによる低消
費電力化、高速化の効果を損なうものである。
【０００５】本発明は上記のような従来の半導体集積回
路における問題点に鑑みてなされたものであって、消費
電力の増大や信号伝達遅延時間の増大を伴なうことなし
に、外部信号のレベルを変換することのできる低電源電
圧の半導体集積回路を提供することを目的とする。
路における問題点に鑑みてなされたものであって、消費
電力の増大や信号伝達遅延時間の増大を伴なうことなし
に、外部信号のレベルを変換することのできる低電源電
圧の半導体集積回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、外部からの信号が入力される信号入力端子と入力端
との間に双方向型レベル変換回路が設けられた入力回
路、外部への信号を出力する信号出力端子と出力端との
間に双方向型レベル変換回路が設けられた出力回路並び
に外部からおよび外部への信号を入出力する信号入出力
端子と入出力端との間に双方向型レベル変換回路が設け
られた入出力回路のいずれか一つ以上を含むことを特徴
としている。
は、外部からの信号が入力される信号入力端子と入力端
との間に双方向型レベル変換回路が設けられた入力回
路、外部への信号を出力する信号出力端子と出力端との
間に双方向型レベル変換回路が設けられた出力回路並び
に外部からおよび外部への信号を入出力する信号入出力
端子と入出力端との間に双方向型レベル変換回路が設け
られた入出力回路のいずれか一つ以上を含むことを特徴
としている。
【０００７】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１（ａ）は、本発明の第１の実
施例の信号入力部の回路図である。図１（ａ）を参照す
ると、本実施例では、バッファインバータ１はＰＭＯＳ
トランジスタＰ１とＮＭＯＳトランジスタＮ１の直列回
路からなっている。高位電源線６の電圧ＶDDは３Ｖであ
る。２つのＭＯＳトランジスタの共通のゲート電極と信
号入力端子２との間には、レベル変換用のトランスファ
ゲートのＮＭＯＳトランジスタＴＧが接続されており、
このトランジスタのゲート電極には、高位電源電圧ＶDD
が与えられている。
を参照して説明する。図１（ａ）は、本発明の第１の実
施例の信号入力部の回路図である。図１（ａ）を参照す
ると、本実施例では、バッファインバータ１はＰＭＯＳ
トランジスタＰ１とＮＭＯＳトランジスタＮ１の直列回
路からなっている。高位電源線６の電圧ＶDDは３Ｖであ
る。２つのＭＯＳトランジスタの共通のゲート電極と信
号入力端子２との間には、レベル変換用のトランスファ
ゲートのＮＭＯＳトランジスタＴＧが接続されており、
このトランジスタのゲート電極には、高位電源電圧ＶDD
が与えられている。
【０００８】図１（ａ）において、信号入力端子２に外
部からの入力信号ＶＩＮが入力された場合、バッファイ
ンバータ１のＭＯＳトランジスタＰ１，Ｎ１のゲート電
極に印加されるゲート電圧ＶGIは、トランスファゲート
のＭＯＳトランジスタＴＧのゲート電圧をＶGG（＝
ＶDD）、しきい値電圧をＶT 、入力信号ＶＩＮの信号電
圧をＶINとすると、ＶGG−ＶT ＜ＶINの時、ＶGI＝ＶGG
−ＶT ＝ＶDD−ＶT である。又、ＶGG−ＶT ＞ＶINの
時、ＶGI＝ＶINとなる。
部からの入力信号ＶＩＮが入力された場合、バッファイ
ンバータ１のＭＯＳトランジスタＰ１，Ｎ１のゲート電
極に印加されるゲート電圧ＶGIは、トランスファゲート
のＭＯＳトランジスタＴＧのゲート電圧をＶGG（＝
ＶDD）、しきい値電圧をＶT 、入力信号ＶＩＮの信号電
圧をＶINとすると、ＶGG−ＶT ＜ＶINの時、ＶGI＝ＶGG
−ＶT ＝ＶDD−ＶT である。又、ＶGG−ＶT ＞ＶINの
時、ＶGI＝ＶINとなる。
【０００９】いま、仮りに、トランスファゲートのＮＭ
ＯＳトランジスタＴＧのゲート電圧ＶGGを３Ｖとし、し
きい値電圧ＶT を１．０Ｖとすると、この時のトランス
ファゲートの直流伝達特性は、図１（ｂ）に示すような
特性となる。図１（ｂ）によれば、入力電圧（外部から
の入力信号の信号電圧ＶIN）が２Ｖ以下の時は、出力電
圧（ＭＯＳトランジスタＰ１，Ｎ１のゲート電圧ＶGI）
が入力電圧に等しく、入力電圧が２Ｖ以上では、出力電
圧は２Ｖで一定の値となる。
ＯＳトランジスタＴＧのゲート電圧ＶGGを３Ｖとし、し
きい値電圧ＶT を１．０Ｖとすると、この時のトランス
ファゲートの直流伝達特性は、図１（ｂ）に示すような
特性となる。図１（ｂ）によれば、入力電圧（外部から
の入力信号の信号電圧ＶIN）が２Ｖ以下の時は、出力電
圧（ＭＯＳトランジスタＰ１，Ｎ１のゲート電圧ＶGI）
が入力電圧に等しく、入力電圧が２Ｖ以上では、出力電
圧は２Ｖで一定の値となる。
【００１０】ここで、図１（ｂ）において、出力電圧が
一定（＝２Ｖ）となる時の入力電圧の値（＝２Ｖ）は、
トランスファゲートのＮＭＯＳトランジスタＴＧのしき
い値電圧ＶT で決まる。従って、集積回路の製造工程中
で、トランスファゲートのＭＯＳトランジスタにはチャ
ンネルドープを行なわず、それ以外のＭＯＳトランジス
タにチャンネルドープを施すことによって、トランスフ
ァゲートのＮＭＯＳトランジスタＴＧのしきい値電圧Ｖ
T をほぼ０Ｖにし、それ以外のＭＯＳトランジスタのし
きい値電圧を、例えば１．０Ｖなどの所定の値に設定し
て、バッファインバータ１の入力信号の振幅を所望の値
にすることができる。ＮＭＯＳトランジスタＴＧのしき
い値電圧を０Ｖにした時のトランスファゲートの直流伝
達特性は図１（ｃ）に示すようになり、この場合には、
バッファインバータ１には０〜３Ｖの振幅の信号が入力
される。
一定（＝２Ｖ）となる時の入力電圧の値（＝２Ｖ）は、
トランスファゲートのＮＭＯＳトランジスタＴＧのしき
い値電圧ＶT で決まる。従って、集積回路の製造工程中
で、トランスファゲートのＭＯＳトランジスタにはチャ
ンネルドープを行なわず、それ以外のＭＯＳトランジス
タにチャンネルドープを施すことによって、トランスフ
ァゲートのＮＭＯＳトランジスタＴＧのしきい値電圧Ｖ
T をほぼ０Ｖにし、それ以外のＭＯＳトランジスタのし
きい値電圧を、例えば１．０Ｖなどの所定の値に設定し
て、バッファインバータ１の入力信号の振幅を所望の値
にすることができる。ＮＭＯＳトランジスタＴＧのしき
い値電圧を０Ｖにした時のトランスファゲートの直流伝
達特性は図１（ｃ）に示すようになり、この場合には、
バッファインバータ１には０〜３Ｖの振幅の信号が入力
される。
【００１１】以上説明した第１の実施例では、本発明を
集積回路の信号入力部に適用した場合ついて述べたが、
本発明は、以下に述べる第２の実施例のように、信号出
力部にも適用することができる。図２（ａ）は、本発明
の第２の実施例の回路図である。同図を参照すると本実
施例では、ＰＭＯＳトランジスタとＮＭＯＳトランジス
タとからなるバッファインバータ４の出力端と信号出力
端子５との間に、トランスファゲートのＮＭＯＳトラン
ジスタＴＧが設けられている。ＮＭＯＳトランジスタＴ
Ｇのゲート電極は高位電源線６に接続されている。信号
出力端子５は、５Ｖ系の信号のバスライン（図示せず）
に接続されている。本実施例において、バスラインから
の信号を入力信号と見立てると、トランスファゲートと
しての入出力間の直流伝達特性は、図１（ａ），（ｂ）
と同様の特性となる。これにより出力信号（バッファイ
ンバータ４の出力端への信号）の上限が制限されるの
で、外部の５Ｖ系の信号の高い電圧がバッファインバー
タ４を構成するＭＯＳトランジスタのドレインに直接加
わることがない。
集積回路の信号入力部に適用した場合ついて述べたが、
本発明は、以下に述べる第２の実施例のように、信号出
力部にも適用することができる。図２（ａ）は、本発明
の第２の実施例の回路図である。同図を参照すると本実
施例では、ＰＭＯＳトランジスタとＮＭＯＳトランジス
タとからなるバッファインバータ４の出力端と信号出力
端子５との間に、トランスファゲートのＮＭＯＳトラン
ジスタＴＧが設けられている。ＮＭＯＳトランジスタＴ
Ｇのゲート電極は高位電源線６に接続されている。信号
出力端子５は、５Ｖ系の信号のバスライン（図示せず）
に接続されている。本実施例において、バスラインから
の信号を入力信号と見立てると、トランスファゲートと
しての入出力間の直流伝達特性は、図１（ａ），（ｂ）
と同様の特性となる。これにより出力信号（バッファイ
ンバータ４の出力端への信号）の上限が制限されるの
で、外部の５Ｖ系の信号の高い電圧がバッファインバー
タ４を構成するＭＯＳトランジスタのドレインに直接加
わることがない。
【００１２】本発明は、信号入力部あるいは信号出力部
にのみ用いられるものではなく、以下に述べる第３の実
施例のように、一つの信号入出力端子を介して、入力側
のバッファインバータと出力側のバッファインバータと
が信号を入，出力する構成の信号入出力部に用いること
もできる。図２（ｂ）は、本発明の第３の実施例の回路
図である。図２（ｂ）を参照すると、本実施例では、信
号入出力端子７にトランスファゲートのＮＭＯＳトラン
ジスタＴＧの一端が接続されている。このＮＭＯＳトラ
ンジスタＴＧの他端には、入力側のバッファインバータ
１の入力端と出力側バッファインバータ４の出力端とが
接続されている。尚、出力側バッファインバータ４を構
成するＭＯＳトランジスタに接続されている論理回路８
は、集積回路内部からのイネーブル信号ＥＮによって制
御され、出力側バッファインバータ４から内部信号ＳＯ
を出力するか、あるいは出力側バッファインバータ４の
出力端をハイインピーダンス状態にし、外部から信号入
出力端子７への信号を入力側バッファインバータ１を介
して信号ＳＩとして集積回路内部に伝達するかを制御す
るものである。本実施例においても、信号入出力端子に
は５Ｖ系の信号の電圧が加わるが、この高い電圧が入力
側バッファインバータ１または出力側バッファインバー
タ４に直接加わることはない。
にのみ用いられるものではなく、以下に述べる第３の実
施例のように、一つの信号入出力端子を介して、入力側
のバッファインバータと出力側のバッファインバータと
が信号を入，出力する構成の信号入出力部に用いること
もできる。図２（ｂ）は、本発明の第３の実施例の回路
図である。図２（ｂ）を参照すると、本実施例では、信
号入出力端子７にトランスファゲートのＮＭＯＳトラン
ジスタＴＧの一端が接続されている。このＮＭＯＳトラ
ンジスタＴＧの他端には、入力側のバッファインバータ
１の入力端と出力側バッファインバータ４の出力端とが
接続されている。尚、出力側バッファインバータ４を構
成するＭＯＳトランジスタに接続されている論理回路８
は、集積回路内部からのイネーブル信号ＥＮによって制
御され、出力側バッファインバータ４から内部信号ＳＯ
を出力するか、あるいは出力側バッファインバータ４の
出力端をハイインピーダンス状態にし、外部から信号入
出力端子７への信号を入力側バッファインバータ１を介
して信号ＳＩとして集積回路内部に伝達するかを制御す
るものである。本実施例においても、信号入出力端子に
は５Ｖ系の信号の電圧が加わるが、この高い電圧が入力
側バッファインバータ１または出力側バッファインバー
タ４に直接加わることはない。
【００１３】以上の実施例においては、直流的な消費電
力はほぼ零である。又、信号の伝達遅延に関しては、ト
ランスファゲートのスイッチング時間が増加するだけで
あるので、従来の集積回路に比べて有利である。例え
ば、図３（ａ）に示す従来の半導体集積回路の信号入力
部において、抵抗Ｒ１を１０ｋΩ、寄生容量を１ｐＦと
した場合の信号伝達遅延時間が約７ｎｓであるのに対し
て、図１（ａ）に示す第１の実施例では、約０．５ｎｓ
と高速になっている。
力はほぼ零である。又、信号の伝達遅延に関しては、ト
ランスファゲートのスイッチング時間が増加するだけで
あるので、従来の集積回路に比べて有利である。例え
ば、図３（ａ）に示す従来の半導体集積回路の信号入力
部において、抵抗Ｒ１を１０ｋΩ、寄生容量を１ｐＦと
した場合の信号伝達遅延時間が約７ｎｓであるのに対し
て、図１（ａ）に示す第１の実施例では、約０．５ｎｓ
と高速になっている。
【００１４】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、外部からの信号が入力される信号入力端子と
入力端との間に双方向型レベル変換回路が設けられた入
力回路、外部への信号を出力する信号出力端子と出力端
との間に双方向型レベル変換回路が設けられた出力回路
並びに外部からおよび外部への信号を入出力する信号入
出力端子と入出力端との間に双方向型レベル変換回路が
設けられた入出力回路のいずれか一つ以上を含んでい
る。
積回路は、外部からの信号が入力される信号入力端子と
入力端との間に双方向型レベル変換回路が設けられた入
力回路、外部への信号を出力する信号出力端子と出力端
との間に双方向型レベル変換回路が設けられた出力回路
並びに外部からおよび外部への信号を入出力する信号入
出力端子と入出力端との間に双方向型レベル変換回路が
設けられた入出力回路のいずれか一つ以上を含んでい
る。
【００１５】このことより本発明によれば、電源電圧が
低く信号振幅の小さい半導体集積回路において、外部信
号の高い電圧が入，出力のバッファインバータに直接加
わらないようにするためのレベル変換回路での消費電力
を減らすことができる。しかも、信号の伝達遅延時間を
小さくすることができる。
低く信号振幅の小さい半導体集積回路において、外部信
号の高い電圧が入，出力のバッファインバータに直接加
わらないようにするためのレベル変換回路での消費電力
を減らすことができる。しかも、信号の伝達遅延時間を
小さくすることができる。
【図１】分図（ａ）は、本発明の第１の実施例の回路図
である。分図（ｂ）は、本発明の第１の実施例における
トランスファゲートの入出力直流伝達特性の一例を表す
図である。分図（ｃ）は、本発明の第１の実施例におけ
るトランスファゲートの入出力直流伝達特性の他の例を
表す図である。
である。分図（ｂ）は、本発明の第１の実施例における
トランスファゲートの入出力直流伝達特性の一例を表す
図である。分図（ｃ）は、本発明の第１の実施例におけ
るトランスファゲートの入出力直流伝達特性の他の例を
表す図である。
【図２】分図（ａ）は、本発明の第２の実施例の回路図
である。分図（ｂ）は、本発明の第３の実施例の回路図
である。
である。分図（ｂ）は、本発明の第３の実施例の回路図
である。
【図３】分図（ａ）は、従来の半導体集積回路における
信号入力部の一例の回路図である。分図（ｂ）は、従来
の半導体集積回路における信号出力部の一例の回路図で
ある。
信号入力部の一例の回路図である。分図（ｂ）は、従来
の半導体集積回路における信号出力部の一例の回路図で
ある。
【符号の説明】 １，４ バッファインバータ ２ 信号入力端子 ３ 接地線 ５ 信号出力端子 ６ 高位電源線 ７ 信号入出力端子 ８ 論理回路
Claims (1)
- 【請求項１】 外部からの信号が入力される信号入力端
子と入力端との間に双方向型レベル変換回路が設けられ
た入力回路、外部への信号を出力する信号出力端子と出
力端との間に双方向型レベル変換回路が設けられた出力
回路並びに外部からおよび外部への信号を入出力する信
号入出力端子と入出力端との間に双方向型レベル変換回
路が設けられた入出力回路のいずれか一つ以上を含むこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095118A JPH05327465A (ja) | 1992-04-15 | 1992-04-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095118A JPH05327465A (ja) | 1992-04-15 | 1992-04-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327465A true JPH05327465A (ja) | 1993-12-10 |
Family
ID=14128927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095118A Pending JPH05327465A (ja) | 1992-04-15 | 1992-04-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327465A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799437A (ja) * | 1993-09-27 | 1995-04-11 | Nec Corp | 半導体装置の入出力回路 |
| US7663354B2 (en) | 2004-01-21 | 2010-02-16 | Renesas Technology Corp. | Voltage clamp circuit, a switching power supply device, a semiconductor integrated circuit device, and a voltage level conversion circuit |
| US7696807B2 (en) | 2006-11-30 | 2010-04-13 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit with input buffer having high voltage protection |
| JP2013168874A (ja) * | 2012-02-16 | 2013-08-29 | Toppan Printing Co Ltd | 半導体集積回路 |
-
1992
- 1992-04-15 JP JP4095118A patent/JPH05327465A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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