JPH0522091A - ゼロクロス検出器 - Google Patents
ゼロクロス検出器Info
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- JPH0522091A JPH0522091A JP3198868A JP19886891A JPH0522091A JP H0522091 A JPH0522091 A JP H0522091A JP 3198868 A JP3198868 A JP 3198868A JP 19886891 A JP19886891 A JP 19886891A JP H0522091 A JPH0522091 A JP H0522091A
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Abstract
(57)【要約】
【目的】 回路素子数を少なくし、入力オフセット電圧
の発生要因を減らすことにより、入力交流信号のゼロク
ロス検出精度を高める。 【構成】 Ｎ型ＭＯＳトランジスタ１９，２０のドレイ
ンにそれぞれ電流源１７，１８を接続し、Ｎ型ＭＯＳト
ランジスタ１９，２０のゲートとＮ型ＭＯＳトランジス
タ１９のドレインは接続される。Ｎ型ＭＯＳトランジス
タ１９のソースにはドレイン及びゲートを接地したＰ型
ＭＯＳトランジスタ２１のソース、Ｎ型ＭＯＳトランジ
スタ２０のソースにはドレインを接地したＰ型ＭＯＳト
ランジスタ２２のソースが接続され、Ｐ型ＭＯＳトラン
ジスタ２２のゲートには入力端子３、Ｎ型ＭＯＳトラン
ジスタ２０のドレインには出力端子２３が接続される。
の発生要因を減らすことにより、入力交流信号のゼロク
ロス検出精度を高める。 【構成】 Ｎ型ＭＯＳトランジスタ１９，２０のドレイ
ンにそれぞれ電流源１７，１８を接続し、Ｎ型ＭＯＳト
ランジスタ１９，２０のゲートとＮ型ＭＯＳトランジス
タ１９のドレインは接続される。Ｎ型ＭＯＳトランジス
タ１９のソースにはドレイン及びゲートを接地したＰ型
ＭＯＳトランジスタ２１のソース、Ｎ型ＭＯＳトランジ
スタ２０のソースにはドレインを接地したＰ型ＭＯＳト
ランジスタ２２のソースが接続され、Ｐ型ＭＯＳトラン
ジスタ２２のゲートには入力端子３、Ｎ型ＭＯＳトラン
ジスタ２０のドレインには出力端子２３が接続される。
Description
【０００１】
【産業上の利用分野】この発明は入力された交流信号と
ゼロボルトとのクロス点を検出するゼロクロス検出器に
関するものである。
ゼロボルトとのクロス点を検出するゼロクロス検出器に
関するものである。
【０００２】
【従来の技術】図２は一般にＤＣ結合型と呼ばれるゼロ
クロス検出器の要部構成を示す回路図である。図２にお
いて、１は半導体集積回路、２は上記半導体集積回路１
内に備えられた電圧比較器である。電圧比較器２は、反
転入力端が零電位に接地され、非反転入力端が半導体集
積回路１の入力端子３に接続されている。また４は信号
源の入力端子、５及び６は信号源の入力端子４とＧＮＤ
の間に直列に設けられた抵抗体であり、抵抗体５と６の
間の信号線が入力端子３に接続されている。図３は上記
入力端子３への入力信号Ｖinと上記電圧比較器２の出力
信号Ｖoutの波形を示す図である。
クロス検出器の要部構成を示す回路図である。図２にお
いて、１は半導体集積回路、２は上記半導体集積回路１
内に備えられた電圧比較器である。電圧比較器２は、反
転入力端が零電位に接地され、非反転入力端が半導体集
積回路１の入力端子３に接続されている。また４は信号
源の入力端子、５及び６は信号源の入力端子４とＧＮＤ
の間に直列に設けられた抵抗体であり、抵抗体５と６の
間の信号線が入力端子３に接続されている。図３は上記
入力端子３への入力信号Ｖinと上記電圧比較器２の出力
信号Ｖoutの波形を示す図である。
【０００３】次に図２と図３を用いてＡＣ１００Ｖ（±
５０Ｖ）の交流信号の０Ｖを検出する場合のゼロクロス
検出動作の概略を説明する。信号源の入力端子４に入力
された±５０Ｖの交流信号は抵抗体５，６により±３Ｖ
程度に圧縮され入力端子３を通して電圧比較器２の非反
転入力端に入力される。電圧比較器２は反転入力端が０
Ｖに設定されているため、非反転入力端の電位が０Ｖよ
り低ければ‘Ｌ’（ほぼ０Ｖ）を高ければ‘Ｈ’（ほぼ
ＶCC）を出力する。理想的には図３の（ｂ）のＶout の
ように入力信号Ｖinの０Ｖ点で変化する矩形波が得られ
るが実際には電圧比較器２が持っている入力オフセット
電圧ＶIOや電圧増幅率Ａv の大きさにより図３の（Ｃ）
のＶout のような波形となってしまう。したがって、ゼ
ロクロス検出器は要求される検出精度を確保するために
電圧比較器の入力オフセット電圧を小さくし電圧増幅率
を大きくするように設計する。
５０Ｖ）の交流信号の０Ｖを検出する場合のゼロクロス
検出動作の概略を説明する。信号源の入力端子４に入力
された±５０Ｖの交流信号は抵抗体５，６により±３Ｖ
程度に圧縮され入力端子３を通して電圧比較器２の非反
転入力端に入力される。電圧比較器２は反転入力端が０
Ｖに設定されているため、非反転入力端の電位が０Ｖよ
り低ければ‘Ｌ’（ほぼ０Ｖ）を高ければ‘Ｈ’（ほぼ
ＶCC）を出力する。理想的には図３の（ｂ）のＶout の
ように入力信号Ｖinの０Ｖ点で変化する矩形波が得られ
るが実際には電圧比較器２が持っている入力オフセット
電圧ＶIOや電圧増幅率Ａv の大きさにより図３の（Ｃ）
のＶout のような波形となってしまう。したがって、ゼ
ロクロス検出器は要求される検出精度を確保するために
電圧比較器の入力オフセット電圧を小さくし電圧増幅率
を大きくするように設計する。
【０００４】図４は従来のゼロクロス検出器の構成を示
す回路図である。図４において、図２に示す構成要素に
対応するものには同一の符号を付し、その説明を省略す
る。図４において、７，８，９は各々第１，第２，第３
の電流源であり、それぞれ電源ＶCCに接続されている。
１０，１１，１２，１３はＰ型ＭＯＳトランジスタ、１
４，１５はＮ型ＭＯＳトランジスタである。第１の電流
源７はＰ型ＭＯＳトランジスタ１２，１３のソースに接
続され、Ｐ型ＭＯＳトランジスタ１２のドレインはＮ型
ＭＯＳトランジスタ１４のドレイン及び出力端子１６に
接続されている。Ｐ型ＭＯＳトランジスタ１３のドレイ
ンは、Ｎ型ＭＯＳトランジスタ１５のドレイン及びゲー
ト、ならびにＮ型ＭＯＳトランジスタ１４のゲートに接
続されている。Ｎ型ＭＯＳトランジスタ１４，１５のソ
ースはグランドＧＮＤに接地されている。第２の電流源
８はＰ型ＭＯＳトランジスタ１２のゲート及びＰ型ＭＯ
Ｓトランジスタ１０のソースに接続され、Ｐ型ＭＯＳト
ランジスタ１０のドレイン及びゲートはＧＮＤに接地さ
れている。第３の電流源９はＰ型ＭＯＳトランジスタ１
３のゲート及びＰ型ＭＯＳトランジスタ１１のソースに
接続され、Ｐ型ＭＯＳトランジスタ１１のドレインはＧ
ＮＤに接地され、ゲートは入力端子３に接続されてい
る。通常、電流源８と９、Ｐ型ＭＯＳトランジスタ１０
と１１、Ｐ型ＭＯＳトランジスタ１２と１３及びＮ型Ｍ
ＯＳトランジスタ１４と１５の各整合性は、電圧比較時
の入力オフセット電圧を左右する。入力オフセット電圧
を抑えるため実際には、電流源８と９の電流値、Ｐ型Ｍ
ＯＳトランジスタ１０と１１、Ｐ型ＭＯＳトランジスタ
１２と１３、Ｎ型ＭＯＳトランジスタ１４と１５の利得
計数やしきい電圧がそれぞれ揃うような配慮を行なう。
す回路図である。図４において、図２に示す構成要素に
対応するものには同一の符号を付し、その説明を省略す
る。図４において、７，８，９は各々第１，第２，第３
の電流源であり、それぞれ電源ＶCCに接続されている。
１０，１１，１２，１３はＰ型ＭＯＳトランジスタ、１
４，１５はＮ型ＭＯＳトランジスタである。第１の電流
源７はＰ型ＭＯＳトランジスタ１２，１３のソースに接
続され、Ｐ型ＭＯＳトランジスタ１２のドレインはＮ型
ＭＯＳトランジスタ１４のドレイン及び出力端子１６に
接続されている。Ｐ型ＭＯＳトランジスタ１３のドレイ
ンは、Ｎ型ＭＯＳトランジスタ１５のドレイン及びゲー
ト、ならびにＮ型ＭＯＳトランジスタ１４のゲートに接
続されている。Ｎ型ＭＯＳトランジスタ１４，１５のソ
ースはグランドＧＮＤに接地されている。第２の電流源
８はＰ型ＭＯＳトランジスタ１２のゲート及びＰ型ＭＯ
Ｓトランジスタ１０のソースに接続され、Ｐ型ＭＯＳト
ランジスタ１０のドレイン及びゲートはＧＮＤに接地さ
れている。第３の電流源９はＰ型ＭＯＳトランジスタ１
３のゲート及びＰ型ＭＯＳトランジスタ１１のソースに
接続され、Ｐ型ＭＯＳトランジスタ１１のドレインはＧ
ＮＤに接地され、ゲートは入力端子３に接続されてい
る。通常、電流源８と９、Ｐ型ＭＯＳトランジスタ１０
と１１、Ｐ型ＭＯＳトランジスタ１２と１３及びＮ型Ｍ
ＯＳトランジスタ１４と１５の各整合性は、電圧比較時
の入力オフセット電圧を左右する。入力オフセット電圧
を抑えるため実際には、電流源８と９の電流値、Ｐ型Ｍ
ＯＳトランジスタ１０と１１、Ｐ型ＭＯＳトランジスタ
１２と１３、Ｎ型ＭＯＳトランジスタ１４と１５の利得
計数やしきい電圧がそれぞれ揃うような配慮を行なう。
【０００５】次に図４を用いて従来例の動作につき説明
する。Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタは単にトランジスタと称する。トランジスタ１０及
び１１は０Ｖ近辺でトランジスタ１２，１３及びトラン
ジスタ１４を飽和領域で動作させるためのレベルシフト
用のものである。レベルシフト量は次式（１）における
ＶG1に等しい。
する。Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタは単にトランジスタと称する。トランジスタ１０及
び１１は０Ｖ近辺でトランジスタ１２，１３及びトラン
ジスタ１４を飽和領域で動作させるためのレベルシフト
用のものである。レベルシフト量は次式（１）における
ＶG1に等しい。
【０００６】
【数１】
【０００７】つまり、トランジスタ１０のソース（トラ
ンジスタ１２のゲート）の電圧は｜ＶG1｜となり、トラ
ンジスタ１１のソース（トランジスタ１３のゲート）の
電圧は入力端子３の電圧をＶ3 とするとＶ3＋｜ＶG1｜
となる。したがって、電流源８と９の電流値やトランジ
スタ１０及び１１の利得係数を変えてこのレベルシフト
量ＶG1を必要な値に設定することにより、トランジスタ
１２，１３及びトランジスタ１４を飽和領域で動作させ
ることが可能となる。
ンジスタ１２のゲート）の電圧は｜ＶG1｜となり、トラ
ンジスタ１１のソース（トランジスタ１３のゲート）の
電圧は入力端子３の電圧をＶ3 とするとＶ3＋｜ＶG1｜
となる。したがって、電流源８と９の電流値やトランジ
スタ１０及び１１の利得係数を変えてこのレベルシフト
量ＶG1を必要な値に設定することにより、トランジスタ
１２，１３及びトランジスタ１４を飽和領域で動作させ
ることが可能となる。
【０００８】電流源７、トランジスタ１２，１３及びト
ランジスタ１４，１５は差動増幅器を構成し、トランジ
スタ１２のゲートとトランジスタ１３のゲート間に入力
された電圧を増幅してトランジスタ１２のドレイン（ト
ランジスタ１４のドレイン）に出力する。トランジスタ
１４と１５はカレントミラー回路と呼ばれトランジスタ
１５のドレインに流れ込む電流と等しい量の電流をトラ
ンジスタ１４のドレインから吸い込むように働く。
ランジスタ１４，１５は差動増幅器を構成し、トランジ
スタ１２のゲートとトランジスタ１３のゲート間に入力
された電圧を増幅してトランジスタ１２のドレイン（ト
ランジスタ１４のドレイン）に出力する。トランジスタ
１４と１５はカレントミラー回路と呼ばれトランジスタ
１５のドレインに流れ込む電流と等しい量の電流をトラ
ンジスタ１４のドレインから吸い込むように働く。
【０００９】まず入力端子３が０Ｖのときは、トランジ
スタ１２のゲート電圧とトランジスタ１３のゲート電圧
が等しく、トランジスタ１２のゲート・ソース間電圧と
トランジスタ１３のゲート・ソース間電圧も等しいた
め、トランジスタ１２とトランジスタ１３を流れる電流
は等しい。したがってトランジスタ１４のドレイン電圧
つまり出力端子１６は、トランジスタ１５のドレイン電
圧と等しい値となる。
スタ１２のゲート電圧とトランジスタ１３のゲート電圧
が等しく、トランジスタ１２のゲート・ソース間電圧と
トランジスタ１３のゲート・ソース間電圧も等しいた
め、トランジスタ１２とトランジスタ１３を流れる電流
は等しい。したがってトランジスタ１４のドレイン電圧
つまり出力端子１６は、トランジスタ１５のドレイン電
圧と等しい値となる。
【００１０】次に入力端子３が０Ｖより低いときは、ト
ランジスタ１２のゲート電圧よりもトランジスタ１３の
ゲート電圧の方が低く、トランジスタ１２のゲート・ソ
ース間電圧よりもトランジスタ１３のゲート・ソース間
電圧の方が高いため、トランジスタ１２よりもトランジ
スタ１３を流れる電流の方が大きい。したがって、トラ
ンジスタ１２を流れ出す電流よりもトランジスタ１４か
ら吸い込もうとする電流の方が大きいためトランジスタ
１４は非飽和領域に入り、トランジスタ１４のドレイン
電圧つまり出力端子１６はほぼ０Ｖとなる。
ランジスタ１２のゲート電圧よりもトランジスタ１３の
ゲート電圧の方が低く、トランジスタ１２のゲート・ソ
ース間電圧よりもトランジスタ１３のゲート・ソース間
電圧の方が高いため、トランジスタ１２よりもトランジ
スタ１３を流れる電流の方が大きい。したがって、トラ
ンジスタ１２を流れ出す電流よりもトランジスタ１４か
ら吸い込もうとする電流の方が大きいためトランジスタ
１４は非飽和領域に入り、トランジスタ１４のドレイン
電圧つまり出力端子１６はほぼ０Ｖとなる。
【００１１】また入力端子３が０Ｖより高いときは、ト
ランジスタ１２のゲート電圧の方がトランジスタ１３の
ゲート電圧よりも低く、トランジスタ１２のゲート・ソ
ース間電圧の方がトランジスタ１３のゲート・ソース間
電圧よりも高いため、トランジスタ１３よりもトランジ
スタ１２を流れる電流の方が大きい。したがって、トラ
ンジスタ１２を流れ出す電流の方がトランジスタ１４か
ら吸い込もうとする電流よりも大きいためトランジスタ
１２は非飽和領域に入り、トランジスタ１４のドレイン
電圧つまり出力端子１６はほぼＶCCとなる。したがっ
て、Ｖin＜０Ｖの時はＶ16＝‘Ｌ’、Ｖin＞０Ｖの時は
Ｖ16＝‘Ｈ’となり、理想的には図３の（ｂ）と同様な
動作をする。
ランジスタ１２のゲート電圧の方がトランジスタ１３の
ゲート電圧よりも低く、トランジスタ１２のゲート・ソ
ース間電圧の方がトランジスタ１３のゲート・ソース間
電圧よりも高いため、トランジスタ１３よりもトランジ
スタ１２を流れる電流の方が大きい。したがって、トラ
ンジスタ１２を流れ出す電流の方がトランジスタ１４か
ら吸い込もうとする電流よりも大きいためトランジスタ
１２は非飽和領域に入り、トランジスタ１４のドレイン
電圧つまり出力端子１６はほぼＶCCとなる。したがっ
て、Ｖin＜０Ｖの時はＶ16＝‘Ｌ’、Ｖin＞０Ｖの時は
Ｖ16＝‘Ｈ’となり、理想的には図３の（ｂ）と同様な
動作をする。
【００１２】次に実際に電圧増幅率を求めてみる。電圧
増幅率をＡv1、トランジスタ１２，１３のゲート・ソー
ス間電圧とトランジスタ１２，１３，１４，１５のドレ
イン電流をそれぞれＶ12，Ｖ13，Ｉ12，Ｉ13，Ｉ14，Ｉ
15とする。
増幅率をＡv1、トランジスタ１２，１３のゲート・ソー
ス間電圧とトランジスタ１２，１３，１４，１５のドレ
イン電流をそれぞれＶ12，Ｖ13，Ｉ12，Ｉ13，Ｉ14，Ｉ
15とする。
【００１３】
【数２】
【００１４】上記（４）式におけるＩ12とＩ13はそれぞ
れ次式で表される。
れ次式で表される。
【００１５】
【数３】
【００１６】（７）式より
【００１７】
【数４】
【００１８】
【数５】
【００１９】（５），（９），（１０）式より
【００２０】
【数６】
【００２１】（１１），（１２）式よりＩ12を求める。
【００２２】
【数７】
【００２３】（４），（１３）式によりΔＩL は
【００２４】
【数８】
【００２５】（３），（１５）式より
【００２６】
【数９】
【００２７】したがって、（２），（６），（１６）式
より電圧増幅率ＡV1は次のようになる。
より電圧増幅率ＡV1は次のようになる。
【００２８】
【数１０】
【００２９】次に入力オフセット電圧を求める。入力オ
フセット電圧とは出力が反転する変化点での出力と入力
間の電位差である。図４において入力オフセット電圧の
主な発生源は前述したように電流源８と９、トランジス
タ１０と１１、トランジスタ１２と１３、トランジスタ
１４と１５の各整合性である。これら各整合性からくる
入力オフセット電圧をそれぞれΔＶI1，ΔＶT1，Δ
ＶT2，ΔＶT3，とすると、これらの要因は一般に独立で
あるから、総合的な入力オフセット電圧ΔＶI01 は次の
ようになる。
フセット電圧とは出力が反転する変化点での出力と入力
間の電位差である。図４において入力オフセット電圧の
主な発生源は前述したように電流源８と９、トランジス
タ１０と１１、トランジスタ１２と１３、トランジスタ
１４と１５の各整合性である。これら各整合性からくる
入力オフセット電圧をそれぞれΔＶI1，ΔＶT1，Δ
ＶT2，ΔＶT3，とすると、これらの要因は一般に独立で
あるから、総合的な入力オフセット電圧ΔＶI01 は次の
ようになる。
【００３０】
【数１１】
【００３１】
【発明が解決しようとする課題】以上説明したように従
来のゼロクロス検出器は、回路素子数が多く、また回路
的に上記（１８）式に示すような４つの要因からくる入
力オフセット電圧を避けることができないという問題点
があった。
来のゼロクロス検出器は、回路素子数が多く、また回路
的に上記（１８）式に示すような４つの要因からくる入
力オフセット電圧を避けることができないという問題点
があった。
【００３２】この発明は上記のような問題点を解決する
ためになされたもので、回路素子数を少なくし、入力オ
フセット電圧の発生要因を減らすことにより、入力交流
信号のゼロクロス検出精度の向上を図れるゼロクロス検
出器を提供することを目的とする。
ためになされたもので、回路素子数を少なくし、入力オ
フセット電圧の発生要因を減らすことにより、入力交流
信号のゼロクロス検出精度の向上を図れるゼロクロス検
出器を提供することを目的とする。
【００３３】
【課題を解決するための手段】この発明に係るゼロクロ
ス検出器は、第１のＮ型ＭＯＳトランジスタ１９のドレ
イン及びゲートと第１の電流源１７と第２のＮ型ＭＯＳ
トランジスタ２０のゲートとが互いに接続され、第１の
Ｎ型ＭＯＳトランジスタ１９のソースが第１のＰ型ＭＯ
Ｓトランジスタ２１のソースに接続され、第１のＰ型Ｍ
ＯＳトランジスタ２１のドレイン及びゲートが接地さ
れ、第２のＮ型ＭＯＳトランジスタ２０のドレインが第
２の電流源１８及び出力端子２３に接続され、第２のＮ
型ＭＯＳトランジスタ２０のソースが第２のＰ型ＭＯＳ
トランジスタ２２のソースに接続され、第２のＰ型ＭＯ
Ｓトランジスタ２２のドレインが接地され、第２のＰ型
ＭＯＳトランジスタ２２のゲートが入力端子３に接続さ
れているものである。
ス検出器は、第１のＮ型ＭＯＳトランジスタ１９のドレ
イン及びゲートと第１の電流源１７と第２のＮ型ＭＯＳ
トランジスタ２０のゲートとが互いに接続され、第１の
Ｎ型ＭＯＳトランジスタ１９のソースが第１のＰ型ＭＯ
Ｓトランジスタ２１のソースに接続され、第１のＰ型Ｍ
ＯＳトランジスタ２１のドレイン及びゲートが接地さ
れ、第２のＮ型ＭＯＳトランジスタ２０のドレインが第
２の電流源１８及び出力端子２３に接続され、第２のＮ
型ＭＯＳトランジスタ２０のソースが第２のＰ型ＭＯＳ
トランジスタ２２のソースに接続され、第２のＰ型ＭＯ
Ｓトランジスタ２２のドレインが接地され、第２のＰ型
ＭＯＳトランジスタ２２のゲートが入力端子３に接続さ
れているものである。
【００３４】
【作用】第１，第２の電流源１７，１８と第１，第２の
Ｎ型ＭＯＳトランジスタ１９，２０と第１，第２のＰ型
ＭＯＳトランジスタ２１，２２とにより差動増幅器が形
成され、入力端子３に入力された交流信号はゼロボルト
とのクロス点で出力端子２３へのパルス信号をレベル変
化させる。
Ｎ型ＭＯＳトランジスタ１９，２０と第１，第２のＰ型
ＭＯＳトランジスタ２１，２２とにより差動増幅器が形
成され、入力端子３に入力された交流信号はゼロボルト
とのクロス点で出力端子２３へのパルス信号をレベル変
化させる。
【００３５】
【実施例】図１はこの発明の一実施例によるゼロックス
検出器の回路図である。図１において、図４に示す構成
要素に対応するものには同一の符号を付し、その説明を
省略する。図１において、１７は第１の電流源、１８は
第２の電流源で、それぞれ電源ＶDDに接続されている。
第１のＮ型ＭＯＳトランジスタ（以下単にトランジスタ
と呼ぶ）１９のドレイン及びゲートと第１の電流源１７
と第２のＮ型ＭＯＳトランジスタ（以下単にトランジス
タと呼ぶ）２０のゲートとが互いに接続されている。ト
ランジスタ１９のソースが第１のＰ型ＭＯＳトランジス
タ（以下単にトランジスタと呼ぶ）２１のソースに接続
され、トランジスタ２１のドレイン及びゲートが接地さ
れている。トランジスタ２０のドレインが第２の電流源
１８及び出力端子２３に接続され、トランジスタ２０の
ソースが第２のＰ型ＭＯＳトランジスタ（以下単にトラ
ンジスタと呼ぶ）２２のソースに接続されている。トラ
ンジスタ２２のドレインが接地され、トランジスタ２２
のゲートが入力端子３に接続されている。
検出器の回路図である。図１において、図４に示す構成
要素に対応するものには同一の符号を付し、その説明を
省略する。図１において、１７は第１の電流源、１８は
第２の電流源で、それぞれ電源ＶDDに接続されている。
第１のＮ型ＭＯＳトランジスタ（以下単にトランジスタ
と呼ぶ）１９のドレイン及びゲートと第１の電流源１７
と第２のＮ型ＭＯＳトランジスタ（以下単にトランジス
タと呼ぶ）２０のゲートとが互いに接続されている。ト
ランジスタ１９のソースが第１のＰ型ＭＯＳトランジス
タ（以下単にトランジスタと呼ぶ）２１のソースに接続
され、トランジスタ２１のドレイン及びゲートが接地さ
れている。トランジスタ２０のドレインが第２の電流源
１８及び出力端子２３に接続され、トランジスタ２０の
ソースが第２のＰ型ＭＯＳトランジスタ（以下単にトラ
ンジスタと呼ぶ）２２のソースに接続されている。トラ
ンジスタ２２のドレインが接地され、トランジスタ２２
のゲートが入力端子３に接続されている。
【００３６】ところで、上記電流源１７と１８、上記ト
ランジスタ１９と２０、上記トランジスタ２１と２２の
各整合性は電圧比較時の入力オフセット電圧を左右す
る。入力オフセット電圧を抑えるため実際には、電流源
１７と１８の電流値、トランジスタ１９と２０、トラン
ジスタ２１と２２の利得係数やしきい電圧がそれぞれ揃
うような配慮を行なう。
ランジスタ１９と２０、上記トランジスタ２１と２２の
各整合性は電圧比較時の入力オフセット電圧を左右す
る。入力オフセット電圧を抑えるため実際には、電流源
１７と１８の電流値、トランジスタ１９と２０、トラン
ジスタ２１と２２の利得係数やしきい電圧がそれぞれ揃
うような配慮を行なう。
【００３７】次に図１を用いて本実施例によるゼロクロ
ス検出器の動作について説明する。電流源１７，１８、
トランジスタ１９，２０及びトランジスタ２１，２２は
差動増幅器を構成する。ここで、入力端子３の電圧をＶ
3とする。まずＶ3 ＝０Ｖのときはトランジスタ１９と
２０及びトランジスタ２１と２１に加わるゲート・ソー
ス間電圧が等しくなり電流源１７と１８の電流値も等し
いため、トランジスタ２０のドレイン電圧つまり出力端
子２３の電圧はトランジスタ１９のドレイン電圧と等し
くなる。次にＶ3 ＜０Ｖのときはトランジスタ２０と２
２に加わるゲート・ソース間電圧の方がトランジスタ１
９と２１に加わるゲート・ソース間電圧よりも高くな
り、トランジスタ２０，２２は電流源１８の電流よりも
大きな電流を吸い込もうと働くために非飽和領域に入
り、トランジスタ２０のドレイン電圧つまり出力端子２
３の電圧はほぼ０Ｖとなる。またＶ3 ＞０Ｖのときはト
ランジスタ２０と２２に加わるゲート・ソース間電圧よ
りもトランジスタ１９と２１に加わるゲート・ソース間
電圧の方が高くなり、トランジスタ２０，２２が吸い込
もうとする電流値が電流源１８の電流よりも小さいた
め、電流源１８を構成しているトランジスタは非飽和領
域に入りトランジスタ２０のドレイン電圧つまり出力端
子２３の電圧はほぼＶccとなるしたがって、Ｖin＜０Ｖ
時はＶ16＝‘Ｌ’、Ｖin＞０Ｖ時はＶ16＝‘Ｈ’とな
り、理想的には図３の（ｂ）と同様な動作をする。
ス検出器の動作について説明する。電流源１７，１８、
トランジスタ１９，２０及びトランジスタ２１，２２は
差動増幅器を構成する。ここで、入力端子３の電圧をＶ
3とする。まずＶ3 ＝０Ｖのときはトランジスタ１９と
２０及びトランジスタ２１と２１に加わるゲート・ソー
ス間電圧が等しくなり電流源１７と１８の電流値も等し
いため、トランジスタ２０のドレイン電圧つまり出力端
子２３の電圧はトランジスタ１９のドレイン電圧と等し
くなる。次にＶ3 ＜０Ｖのときはトランジスタ２０と２
２に加わるゲート・ソース間電圧の方がトランジスタ１
９と２１に加わるゲート・ソース間電圧よりも高くな
り、トランジスタ２０，２２は電流源１８の電流よりも
大きな電流を吸い込もうと働くために非飽和領域に入
り、トランジスタ２０のドレイン電圧つまり出力端子２
３の電圧はほぼ０Ｖとなる。またＶ3 ＞０Ｖのときはト
ランジスタ２０と２２に加わるゲート・ソース間電圧よ
りもトランジスタ１９と２１に加わるゲート・ソース間
電圧の方が高くなり、トランジスタ２０，２２が吸い込
もうとする電流値が電流源１８の電流よりも小さいた
め、電流源１８を構成しているトランジスタは非飽和領
域に入りトランジスタ２０のドレイン電圧つまり出力端
子２３の電圧はほぼＶccとなるしたがって、Ｖin＜０Ｖ
時はＶ16＝‘Ｌ’、Ｖin＞０Ｖ時はＶ16＝‘Ｈ’とな
り、理想的には図３の（ｂ）と同様な動作をする。
【００３８】次に実際に電圧増幅率を求めてみる。電圧
増幅率をＡv2、トランジスタ１９，２０，２１，２２の
ゲート・ソース間電圧とドレイン電流をそれぞれＶ19，
Ｖ20，Ｖ21，Ｖ22とＩ19，Ｉ20，Ｉ21，Ｉ22とする。
増幅率をＡv2、トランジスタ１９，２０，２１，２２の
ゲート・ソース間電圧とドレイン電流をそれぞれＶ19，
Ｖ20，Ｖ21，Ｖ22とＩ19，Ｉ20，Ｉ21，Ｉ22とする。
【００３９】
【数１２】
【００４０】
【数１３】
【００４１】
【数１４】
【００４２】
【数１５】
【００４３】ここでトランジスタ２０のゲートとトラン
ジスタ２２のゲート間の電圧をＶG3とすると次式が成り
立つ。
ジスタ２２のゲート間の電圧をＶG3とすると次式が成り
立つ。
【００４４】
【数１６】
【００４５】（２１）〜（２３）式よりＶ3 ＝０Ｖ時
は、トランジスタ２０，２１は飽和領域にあり、かつＩ
18＝Ｉ20＝Ｉ22の状態にあるため、次式が成り立つ。
は、トランジスタ２０，２１は飽和領域にあり、かつＩ
18＝Ｉ20＝Ｉ22の状態にあるため、次式が成り立つ。
【００４６】
【数１７】
【００４７】（２６）式よりＧm は次のようになる。
【００４８】
【数１８】
【００４９】したがって電圧利得Ａv2は次のようにな
る。
る。
【００５０】
【数１９】
【００５１】次に入力オフセット電圧を求める。図１に
おいて、入力オフセット電圧の主な発生源は、電流源１
７と１８、トランジスタ１９と２０、トランジスタ２１
と２２の各整合性によるものである。これらの各整合性
からくる入力オフセット電圧をそれぞれΔＶI2，Δ
ＶT4，ΔＶT5とすると、これらの要因は一般に独立であ
るから、総合的な入力オフセット電圧ΔＶI02 が次のよ
うになる。
おいて、入力オフセット電圧の主な発生源は、電流源１
７と１８、トランジスタ１９と２０、トランジスタ２１
と２２の各整合性によるものである。これらの各整合性
からくる入力オフセット電圧をそれぞれΔＶI2，Δ
ＶT4，ΔＶT5とすると、これらの要因は一般に独立であ
るから、総合的な入力オフセット電圧ΔＶI02 が次のよ
うになる。
【００５２】
【数２０】
【００５３】ここで、従来例と本実施例とにおいて、電
圧増幅幅率と入力オフセット電圧について比較を行なう
と次のようになる。ただし、電圧増幅率についてはＩ7
＝Ｉ17＝Ｉ18，β2 ＝β3 ，Ｒ12＝Ｒ14＝Ｒ18＝Ｒ20と
仮定し、入力オフセット電圧についてはΔＶI1＝ΔＶT1
＝ΔＶT2＝ΔＶT3＝ΔＶI2＝ΔＶT4＝ΔＶT5と仮定し
た。
圧増幅幅率と入力オフセット電圧について比較を行なう
と次のようになる。ただし、電圧増幅率についてはＩ7
＝Ｉ17＝Ｉ18，β2 ＝β3 ，Ｒ12＝Ｒ14＝Ｒ18＝Ｒ20と
仮定し、入力オフセット電圧についてはΔＶI1＝ΔＶT1
＝ΔＶT2＝ΔＶT3＝ΔＶI2＝ΔＶT4＝ΔＶT5と仮定し
た。
【００５４】
【数２１】
【００５５】
【数２２】
【００５６】（３０）式と（３１）式より、本実施例は
従来例に比べ、電圧増幅率の点で劣るが、入力オフセッ
ト電圧の点で優れていることが言える。ここで電圧増幅
率については（２８）式よりトランジスタの利得計数β
（Ｗ／Ｌ比）や電流源の電流量を増加させることにより
改善できる。
従来例に比べ、電圧増幅率の点で劣るが、入力オフセッ
ト電圧の点で優れていることが言える。ここで電圧増幅
率については（２８）式よりトランジスタの利得計数β
（Ｗ／Ｌ比）や電流源の電流量を増加させることにより
改善できる。
【００５７】
【発明の効果】以上のように本発明によれば、第１，第
２の電流源と第１，第２のＮ型トランジスタと第１，第
２のＰ型トランジスタとから構成したので、従来に比べ
回路素子数及び電流源が少なくなり、これにより回路素
子数が減った分だけ入力オフセット電圧の発生要因が減
り、回路素子数が少なくても電圧増幅率の低下を小さく
抑えることができ、したがって入力交流信号のゼロクロ
ス検出精度が向上するという効果が得られる。
２の電流源と第１，第２のＮ型トランジスタと第１，第
２のＰ型トランジスタとから構成したので、従来に比べ
回路素子数及び電流源が少なくなり、これにより回路素
子数が減った分だけ入力オフセット電圧の発生要因が減
り、回路素子数が少なくても電圧増幅率の低下を小さく
抑えることができ、したがって入力交流信号のゼロクロ
ス検出精度が向上するという効果が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例によるゼロクロス検出器の
回路図である。
回路図である。
【図２】一般のゼロクロス検出器の要部構成を示す回路
図である。
図である。
【図３】ゼロックス検出器の入力信号と出力信号の波形
図である。
図である。
【図４】従来のゼロクロス検出器の回路図である。
３ 入力端子 １７ 第１の電流源 １８ 第２の電流源 １９ 第１のＮ型ＭＯＳトランジスタ ２０ 第２のＮ型ＭＯＳトランジスタ ２１ 第１のＰ型ＭＯＳトランジスタ ２２ 第２のＰ型ＭＯＳトランジスタ ２３ 出力端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【数１】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【数３】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】
【数４】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】
【数５】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】
【数６】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】次に入力オフセット電圧を求める。入力オ
フセット電圧とは出力が反転する変化点での入力間の電
位差である。図４において入力オフセット電圧の主な発
生源は前述したように電流源８と９、トランジスタ１０
と１１、トランジスタ１２と１３、トランジスタ１４と
１５の各整合性である。これら各整合性からくる入力オ
フセット電圧をそれぞれΔＶI1，ΔＶT1，ΔＶT2，ΔＶ
T3，とすると、これらの要因は一般に独立であるから、
総合的な入力オフセット電圧ΔＶI01 は次のようにな
る。
フセット電圧とは出力が反転する変化点での入力間の電
位差である。図４において入力オフセット電圧の主な発
生源は前述したように電流源８と９、トランジスタ１０
と１１、トランジスタ１２と１３、トランジスタ１４と
１５の各整合性である。これら各整合性からくる入力オ
フセット電圧をそれぞれΔＶI1，ΔＶT1，ΔＶT2，ΔＶ
T3，とすると、これらの要因は一般に独立であるから、
総合的な入力オフセット電圧ΔＶI01 は次のようにな
る。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】
【実施例】図１はこの発明の一実施例によるゼロクロス
検出器の回路図である。図１において、図４に示す構成
要素に対応するものには同一の符号を付し、その説明を
省略する。図１において、１７は第１の電流源、１８は
第２の電流源で、それぞれ電源Ｖcc に接続されている。
第１のＮ型ＭＯＳトランジスタ（以下単にトランジスタ
と呼ぶ）１９のドレイン及びゲートと第１の電流源１７
と第２のＮ型ＭＯＳトランジスタ（以下単にトランジス
タと呼ぶ）２０のゲートとが互いに接続されている。ト
ランジスタ１９のソースが第１のＰ型ＭＯＳトランジス
タ（以下単にトランジスタと呼ぶ）２１のソースに接続
され、トランジスタ２１のドレイン及びゲートが接地さ
れている。トランジスタ２０のドレインが第２の電流源
１８及び出力端子２３に接続され、トランジスタ２０の
ソースが第２のＰ型ＭＯＳトランジスタ（以下単にトラ
ンジスタと呼ぶ）２２のソースに接続されている。トラ
ンジスタ２２のドレインが接地され、トランジスタ２２
のゲートが入力端子３に接続されている。
検出器の回路図である。図１において、図４に示す構成
要素に対応するものには同一の符号を付し、その説明を
省略する。図１において、１７は第１の電流源、１８は
第２の電流源で、それぞれ電源Ｖcc に接続されている。
第１のＮ型ＭＯＳトランジスタ（以下単にトランジスタ
と呼ぶ）１９のドレイン及びゲートと第１の電流源１７
と第２のＮ型ＭＯＳトランジスタ（以下単にトランジス
タと呼ぶ）２０のゲートとが互いに接続されている。ト
ランジスタ１９のソースが第１のＰ型ＭＯＳトランジス
タ（以下単にトランジスタと呼ぶ）２１のソースに接続
され、トランジスタ２１のドレイン及びゲートが接地さ
れている。トランジスタ２０のドレインが第２の電流源
１８及び出力端子２３に接続され、トランジスタ２０の
ソースが第２のＰ型ＭＯＳトランジスタ（以下単にトラ
ンジスタと呼ぶ）２２のソースに接続されている。トラ
ンジスタ２２のドレインが接地され、トランジスタ２２
のゲートが入力端子３に接続されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】
【数１７】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】この発明の一実施例によるゼロクロス検出器の
回路図である。
回路図である。
【図２】一般のゼロクロス検出器の要部構成を示す回路
図である。
図である。
【図３】ゼロクロス検出器の入力信号と出力信号の波形
図である。
図である。
【図４】従来のゼロクロス検出器の回路図である。
【符号の説明】 ３ 入力端子 １７ 第１の電流源 １８ 第２の電流源 １９ 第１のＮ型ＭＯＳトランジスタ ２０ 第２のＮ型ＭＯＳトランジスタ ２１ 第１のＰ型ＭＯＳトランジスタ ２２ 第２のＰ型ＭＯＳトランジスタ ２３ 出力端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 入力端子に入力された交流信号とゼロボ
ルトとのクロス点を検出して、パルス信号を出力端子へ
出力するゼロクロス検出器において、第１のＮ型トラン
ジスタのドレイン及びゲートと第１の電流源と第２のＮ
型トランジスタのゲートとが互いに接続され、第１のＮ
型トランジスタのソースが第１のＰ型トランジスタのソ
ースに接続され、第１のＰ型トランジスタのドレイン及
びゲートが接地され、第２のＮ型トランジスタのドレイ
ンが第２の電流源及び出力端子に接続され、第２のＮ型
トランジスタのソースが第２のＰ型トランジスタのソー
スに接続され、第２のＰ型トランジスタのドレインが接
地され、第２のＰ型トランジスタのゲートが入力端子に
接続されていることを特徴とするゼロクロス検出器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198868A JPH0522091A (ja) | 1991-07-12 | 1991-07-12 | ゼロクロス検出器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198868A JPH0522091A (ja) | 1991-07-12 | 1991-07-12 | ゼロクロス検出器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522091A true JPH0522091A (ja) | 1993-01-29 |
Family
ID=16398263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3198868A Pending JPH0522091A (ja) | 1991-07-12 | 1991-07-12 | ゼロクロス検出器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522091A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693458B1 (en) * | 2002-09-19 | 2004-02-17 | National Semiconductor Corporation | Apparatus for an optimized high speed comparator |
| CN105974185A (zh) * | 2016-06-23 | 2016-09-28 | 电子科技大学 | 一种过零检测电路 |
-
1991
- 1991-07-12 JP JP3198868A patent/JPH0522091A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693458B1 (en) * | 2002-09-19 | 2004-02-17 | National Semiconductor Corporation | Apparatus for an optimized high speed comparator |
| CN105974185A (zh) * | 2016-06-23 | 2016-09-28 | 电子科技大学 | 一种过零检测电路 |
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