JP3052039B2 - 入力アンプ回路 - Google Patents
入力アンプ回路Info
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- JP3052039B2 JP3052039B2 JP6174224A JP17422494A JP3052039B2 JP 3052039 B2 JP3052039 B2 JP 3052039B2 JP 6174224 A JP6174224 A JP 6174224A JP 17422494 A JP17422494 A JP 17422494A JP 3052039 B2 JP3052039 B2 JP 3052039B2
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Description
【０００１】
【産業上の利用分野】本発明は入力アンプ回路、特にＣ
ＭＯＳ構成の集積回路に用いるものに関するものであ
る。
ＭＯＳ構成の集積回路に用いるものに関するものであ
る。
【０００２】
【従来の技術】現在、各種の機能回路の集積化は著し
く、特にＣＭＯＳ構成の集積回路が主流を占めつつあ
る。このようなＣＭＯＳ構成の集積回路では、論理レベ
ルに満たない振幅の入力信号を処理するため、入力信号
の振幅を論理レベルに増幅する入力アンプ回路が用いら
れている。この種の入力アンプ回路は一般的にＣＭＯＳ
インバータの入出力端子間を帰還抵抗としてのＭＯＳ抵
抗にて接続し、ＣＭＯＳインバータの入力端子に印加さ
れる入力信号を反転増幅する反転増幅器であり、このよ
うな入力アンプ回路としては、例えば、特公平６−３６
４８２号に開示されるものがある。これは、図２に示す
ように、ＣＭＯＳインバータ３１の入出力端子間にＭＯ
Ｓ抵抗３２を設けてある。
く、特にＣＭＯＳ構成の集積回路が主流を占めつつあ
る。このようなＣＭＯＳ構成の集積回路では、論理レベ
ルに満たない振幅の入力信号を処理するため、入力信号
の振幅を論理レベルに増幅する入力アンプ回路が用いら
れている。この種の入力アンプ回路は一般的にＣＭＯＳ
インバータの入出力端子間を帰還抵抗としてのＭＯＳ抵
抗にて接続し、ＣＭＯＳインバータの入力端子に印加さ
れる入力信号を反転増幅する反転増幅器であり、このよ
うな入力アンプ回路としては、例えば、特公平６−３６
４８２号に開示されるものがある。これは、図２に示す
ように、ＣＭＯＳインバータ３１の入出力端子間にＭＯ
Ｓ抵抗３２を設けてある。
【０００３】また、ＭＯＳ抵抗３２は、Ｎチャネル型の
ＭＯＳトランジスタ３４、Ｐチャネル型のＭＯＳトラン
ジスタ３５の互いのソース、ドレインを接続してなり、
ＭＯＳトランジスタ３４、３５のゲートにはそれぞれ、
制御端子３６、制御端子３６の出力を反転するインバー
タ３７の出力端子が接続されてあり、制御端子３６に論
理レベル“Ｈ”の信号が印加されるとＭＯＳ抵抗として
機能する。また、ＣＭＯＳインバータ３１の入力端子に
は信号源３３からの入力信号をカップリングコンデンサ
ｃ１を介して受ける外部端子３８が接続されており、こ
の外部端子３８には静電保護のためのＰチャネル型のＭ
ＯＳトランジスタ３９、Ｎチャネル型のＭＯＳトランジ
スタ４０が接続されている。ＭＯＳトランジスタ３９は
ゲートとソースを接続してありダイオードとして動作
し、また、ＭＯＳトランジスタ４０のゲートはインバー
タ３７の出力端子に接続されてあり、制御端子３６に論
理レベル“Ｈ”の信号が印加される際、すなわち、入力
アンプ回路の増幅動作の際は、ダイオードとして動作す
る。
ＭＯＳトランジスタ３４、Ｐチャネル型のＭＯＳトラン
ジスタ３５の互いのソース、ドレインを接続してなり、
ＭＯＳトランジスタ３４、３５のゲートにはそれぞれ、
制御端子３６、制御端子３６の出力を反転するインバー
タ３７の出力端子が接続されてあり、制御端子３６に論
理レベル“Ｈ”の信号が印加されるとＭＯＳ抵抗として
機能する。また、ＣＭＯＳインバータ３１の入力端子に
は信号源３３からの入力信号をカップリングコンデンサ
ｃ１を介して受ける外部端子３８が接続されており、こ
の外部端子３８には静電保護のためのＰチャネル型のＭ
ＯＳトランジスタ３９、Ｎチャネル型のＭＯＳトランジ
スタ４０が接続されている。ＭＯＳトランジスタ３９は
ゲートとソースを接続してありダイオードとして動作
し、また、ＭＯＳトランジスタ４０のゲートはインバー
タ３７の出力端子に接続されてあり、制御端子３６に論
理レベル“Ｈ”の信号が印加される際、すなわち、入力
アンプ回路の増幅動作の際は、ダイオードとして動作す
る。
【０００４】また、制御端子３６に論理レベル“Ｌ”の
信号を入力した際には、ＭＯＳ抵抗３２を構成するＭＯ
Ｓトランジスタ３４、３５がオフとなり、ＣＭＯＳイン
バータ３１の入出力端子間は遮断される。これととも
に、ＭＯＳトランジスタ４０がオンとなり、ＣＭＯＳイ
ンバータ３１の入力端子が電源端子ＶSSの電位レベルに
固定され、ＣＭＯＳインバータ３１の出力端子の論理レ
ベルは“Ｈ”となり、反転増幅動作が停止される。この
とき、ＣＭＯＳインバータ３１の出力端子の論理レベル
は“Ｈ”となっているが、入出力端子間がＭＯＳ抵抗３
２により遮断されているので、ＣＭＯＳインバータ３１
の入出力端子間に電流が流れることはない、すなわち、
通常のＭＯＳ抵抗を使用したもののように出力端子から
ＭＯＳ抵抗を介して入力端子側の電源端子ＶSSに電流は
流れることはなく、反転増幅動作停止時の消費電力を抑
えている。
信号を入力した際には、ＭＯＳ抵抗３２を構成するＭＯ
Ｓトランジスタ３４、３５がオフとなり、ＣＭＯＳイン
バータ３１の入出力端子間は遮断される。これととも
に、ＭＯＳトランジスタ４０がオンとなり、ＣＭＯＳイ
ンバータ３１の入力端子が電源端子ＶSSの電位レベルに
固定され、ＣＭＯＳインバータ３１の出力端子の論理レ
ベルは“Ｈ”となり、反転増幅動作が停止される。この
とき、ＣＭＯＳインバータ３１の出力端子の論理レベル
は“Ｈ”となっているが、入出力端子間がＭＯＳ抵抗３
２により遮断されているので、ＣＭＯＳインバータ３１
の入出力端子間に電流が流れることはない、すなわち、
通常のＭＯＳ抵抗を使用したもののように出力端子から
ＭＯＳ抵抗を介して入力端子側の電源端子ＶSSに電流は
流れることはなく、反転増幅動作停止時の消費電力を抑
えている。
【０００５】
【発明が解決しようとする課題】上述のようにＭＯＳ抵
抗を帰還抵抗として用いる入力アンプ回路では、そのゲ
インはＭＯＳ抵抗に依存している。例えば、ＭＯＳ抵抗
の抵抗値Ｒf、ＣＭＯＳインバータの利得Ａ0、カップリ
ングコンデンサの容量Ｃ1とすると、ゲインＡνはほ
ぼ、Ａν＝Ａ0Ｒf／（Ｒf＋（１−Ａ0）／ｊωＣ1）で
与えられる。しかしながら、ＭＯＳ抵抗の抵抗値Ｒf
は、図３のＲf−ＶXIN特性図に示すように、入力電圧Ｖ
XINにより変動する。このため、入力波形の立上がり、
立下がり時でのゲインが変動し、出力波形が歪んでしま
う。このため、入力信号と出力信号のデューティが異な
ったものとなってしまう。
抗を帰還抵抗として用いる入力アンプ回路では、そのゲ
インはＭＯＳ抵抗に依存している。例えば、ＭＯＳ抵抗
の抵抗値Ｒf、ＣＭＯＳインバータの利得Ａ0、カップリ
ングコンデンサの容量Ｃ1とすると、ゲインＡνはほ
ぼ、Ａν＝Ａ0Ｒf／（Ｒf＋（１−Ａ0）／ｊωＣ1）で
与えられる。しかしながら、ＭＯＳ抵抗の抵抗値Ｒf
は、図３のＲf−ＶXIN特性図に示すように、入力電圧Ｖ
XINにより変動する。このため、入力波形の立上がり、
立下がり時でのゲインが変動し、出力波形が歪んでしま
う。このため、入力信号と出力信号のデューティが異な
ったものとなってしまう。
【０００６】また、図２に示すようなものでは、反転増
幅動作停止時の消費電力を低減するため、ＭＯＳ抵抗３
２を構成するＭＯＳトランジスタ３４、３５をオン、オ
フとしているが、この制御用にインバータ３７を必要と
しており、回路規模の拡大等、回路構成上コスト高とな
る。
幅動作停止時の消費電力を低減するため、ＭＯＳ抵抗３
２を構成するＭＯＳトランジスタ３４、３５をオン、オ
フとしているが、この制御用にインバータ３７を必要と
しており、回路規模の拡大等、回路構成上コスト高とな
る。
【０００７】そこで、本発明の目的は、簡単な回路構成
にて消費電力を抑えるとともに、出力波形の歪を抑えた
入力アンプ回路を提供することにある。
にて消費電力を抑えるとともに、出力波形の歪を抑えた
入力アンプ回路を提供することにある。
【０００８】
【課題を解決するための手段】ＣＭＯＳ構成のインバー
タと、上記インバータの入力に接続された信号入力用の
信号入力端子と、ゲートを特定電位に固定された第１の
ＭＯＳトランジスタと第１のＭＯＳトランジスタと異な
る導電型の第２のＭＯＳトランジスタとを電源端子間に
直列に接続してあるとともに、第１のＭＯＳトランジス
タと第２のＭＯＳトランジスタとの接続点を上記インバ
ータの入力に接続してあり、この第２のＭＯＳトランジ
スタのゲートに接続され、このゲートの電位制御用の制
御端子とから入力アンプ回路を構成し、制御端子に第１
の制御信号が印加された際の第２のＭＯＳトランジスタ
のオン抵抗と第１のＭＯＳトランジスタのオン抵抗とに
よって上記インバータの動作点を設定して上記信号入力
端子から入力される信号を増幅して出力し、制御端子に
第１の制御信号と異なる電位レベルの第２の制御信号が
印加された際には第２のＭＯＳトランジスタをオフとし
て上記インバータの入力を所定電位に固定することによ
り上記目的を達成する。
タと、上記インバータの入力に接続された信号入力用の
信号入力端子と、ゲートを特定電位に固定された第１の
ＭＯＳトランジスタと第１のＭＯＳトランジスタと異な
る導電型の第２のＭＯＳトランジスタとを電源端子間に
直列に接続してあるとともに、第１のＭＯＳトランジス
タと第２のＭＯＳトランジスタとの接続点を上記インバ
ータの入力に接続してあり、この第２のＭＯＳトランジ
スタのゲートに接続され、このゲートの電位制御用の制
御端子とから入力アンプ回路を構成し、制御端子に第１
の制御信号が印加された際の第２のＭＯＳトランジスタ
のオン抵抗と第１のＭＯＳトランジスタのオン抵抗とに
よって上記インバータの動作点を設定して上記信号入力
端子から入力される信号を増幅して出力し、制御端子に
第１の制御信号と異なる電位レベルの第２の制御信号が
印加された際には第２のＭＯＳトランジスタをオフとし
て上記インバータの入力を所定電位に固定することによ
り上記目的を達成する。
【０００９】
【実施例】次に、本発明の一実施例の入力アンプ回路に
ついて説明する。図１ａは本例の構成を示す電気回路図
であり、同図において、１はＣＭＯＳ構成のインバータ
すなわちＣＭＯＳインバータであり、２は信号入力用の
入力端子であり、ＣＭＯＳインバータ１の入力端子に接
続してある。３は信号源であり、カップリングコンデン
サＣ0を介して入力端子２に接続してある。４は第１の
ＭＯＳトランジスタとしてのＰチャネル型のＭＯＳトラ
ンジスタであり、ゲートを特定電位、ここではＶSSに接
続してある。５は第２のＭＯＳトランジスタとしてのＮ
チャネル型のＭＯＳトランジスタである。これらＭＯＳ
トランジスタ４、５は互いのドレインを接続して、この
順に電源端子ＶDD、ＶSS間に直列に接続されてあるとと
もに、ＭＯＳトランジスタ４、５の接続点はＣＭＯＳイ
ンバータ１の入力端子に接続されている。６は制御端子
であり、ＭＯＳトランジスタ５のゲートに接続してあ
り、第１、第２の制御信号としてそれぞれ“Ｈ”、
“Ｌ”が印加される。
ついて説明する。図１ａは本例の構成を示す電気回路図
であり、同図において、１はＣＭＯＳ構成のインバータ
すなわちＣＭＯＳインバータであり、２は信号入力用の
入力端子であり、ＣＭＯＳインバータ１の入力端子に接
続してある。３は信号源であり、カップリングコンデン
サＣ0を介して入力端子２に接続してある。４は第１の
ＭＯＳトランジスタとしてのＰチャネル型のＭＯＳトラ
ンジスタであり、ゲートを特定電位、ここではＶSSに接
続してある。５は第２のＭＯＳトランジスタとしてのＮ
チャネル型のＭＯＳトランジスタである。これらＭＯＳ
トランジスタ４、５は互いのドレインを接続して、この
順に電源端子ＶDD、ＶSS間に直列に接続されてあるとと
もに、ＭＯＳトランジスタ４、５の接続点はＣＭＯＳイ
ンバータ１の入力端子に接続されている。６は制御端子
であり、ＭＯＳトランジスタ５のゲートに接続してあ
り、第１、第２の制御信号としてそれぞれ“Ｈ”、
“Ｌ”が印加される。
【００１０】次に、以上のように構成される本例の動作
について説明する。まず、信号源からの入力信号を増幅
させる増幅動作の際には、第１の制御信号により制御端
子６を“Ｈ”としてＭＯＳトランジスタ５をオンとする
と、ＭＯＳトランジスタ４、５のオン抵抗により電源端
子ＶDD、ＶSS間が分圧される。これにより、ＣＭＯＳイ
ンバータ１の入力端子は所定の電位にバイアスされ、Ｃ
ＭＯＳインバータ１の動作点が設定される。ここで、例
えば、電源端子ＶDD、ＶSS間の電圧を５ｖ、ＣＭＯＳイ
ンバータ１の反転電位を２．５ｖとすれば、ＭＯＳトラ
ンジスタ４、５のオン抵抗を等しく設定して動作点を
２．５ｖに設定することとなり、これを動作点として、
ＣＭＯＳインバータ１は入力信号を反転増幅して出力端
子７より出力する。
について説明する。まず、信号源からの入力信号を増幅
させる増幅動作の際には、第１の制御信号により制御端
子６を“Ｈ”としてＭＯＳトランジスタ５をオンとする
と、ＭＯＳトランジスタ４、５のオン抵抗により電源端
子ＶDD、ＶSS間が分圧される。これにより、ＣＭＯＳイ
ンバータ１の入力端子は所定の電位にバイアスされ、Ｃ
ＭＯＳインバータ１の動作点が設定される。ここで、例
えば、電源端子ＶDD、ＶSS間の電圧を５ｖ、ＣＭＯＳイ
ンバータ１の反転電位を２．５ｖとすれば、ＭＯＳトラ
ンジスタ４、５のオン抵抗を等しく設定して動作点を
２．５ｖに設定することとなり、これを動作点として、
ＣＭＯＳインバータ１は入力信号を反転増幅して出力端
子７より出力する。
【００１１】従来のもののように、帰還抵抗によりＣＭ
ＯＳインバータの動作点を設定するものでは、入出力端
子間の電圧変動は、入力信号のそれに対して大きく、そ
の影響によりＭＯＳ抵抗の抵抗値が変動し、上述したよ
うなゲイン変動により出力波形は歪んでしまうことがあ
ったが、本例では、入力端子側のみにより動作点を設定
するため、入出力端子間の電圧変動の影響を受けず、動
作点の変動、ひいてはゲインの変動は抑えられたものと
なり、出力波形の歪を低減することが可能となる。
ＯＳインバータの動作点を設定するものでは、入出力端
子間の電圧変動は、入力信号のそれに対して大きく、そ
の影響によりＭＯＳ抵抗の抵抗値が変動し、上述したよ
うなゲイン変動により出力波形は歪んでしまうことがあ
ったが、本例では、入力端子側のみにより動作点を設定
するため、入出力端子間の電圧変動の影響を受けず、動
作点の変動、ひいてはゲインの変動は抑えられたものと
なり、出力波形の歪を低減することが可能となる。
【００１２】また、上述した増幅動作を停止させる際に
は、第２の制御信号により制御端子６を“Ｌ”とする。
これによりＭＯＳトランジスタ５はオフとなり、ＣＭＯ
Ｓインバータ１の入力端子はＭＯＳトランジスタ４によ
り電源端子ＶDDの側に引かれ、“Ｈ”となり、ＣＭＯＳ
インバータ１を構成するＰチャネル型のＭＯＳトランジ
スタ（図示せず。）はオフとなる。これにより、ＣＭＯ
Ｓインバータ１には貫通電流が流れることはなく、増幅
動作停止時のＣＭＯＳインバータ１による電力消費を抑
えることが可能となる。
は、第２の制御信号により制御端子６を“Ｌ”とする。
これによりＭＯＳトランジスタ５はオフとなり、ＣＭＯ
Ｓインバータ１の入力端子はＭＯＳトランジスタ４によ
り電源端子ＶDDの側に引かれ、“Ｈ”となり、ＣＭＯＳ
インバータ１を構成するＰチャネル型のＭＯＳトランジ
スタ（図示せず。）はオフとなる。これにより、ＣＭＯ
Ｓインバータ１には貫通電流が流れることはなく、増幅
動作停止時のＣＭＯＳインバータ１による電力消費を抑
えることが可能となる。
【００１３】また、本例によれば、動作点を設定する一
対のＭＯＳトランジスタ４、５は増幅動作の停止制御を
も担っているため、従来のものに比べて簡単な回路構成
にて電力消費を抑えることが可能であり、回路規模の縮
小をも可能とする。
対のＭＯＳトランジスタ４、５は増幅動作の停止制御を
も担っているため、従来のものに比べて簡単な回路構成
にて電力消費を抑えることが可能であり、回路規模の縮
小をも可能とする。
【００１４】また、本例では図１ａに示したように第１
のＭＯＳトランジスタとしてＰチャネル型のＭＯＳトラ
ンジスタを第２のＭＯＳトランジスタとしてＮチャネル
型のＭＯＳトランジスタを用いるものに限らず、Ｐチャ
ネル型、Ｎチャネル型のＭＯＳトランジスタを逆にして
用いても良い。その場合、図１ｂに示すようになり、同
図１ｂにおいて、図１ａと同一の番号は同一の構成要素
を示してある。ここで、第１のＭＯＳトランジスタはＮ
チャネル型のＭＯＳトランジスタ２１、第２のＭＯＳト
ランジスタはＰチャネル型のＭＯＳトランジスタ２２で
あり、ＭＯＳトランジスタ２１のゲートは電源端子ＶDD
に接続されて特定電位に固定されている。また、制御端
子６はＭＯＳトランジスタ２２のゲートに接続されてあ
り、増幅動作の際には、制御端子を“Ｌ”にし、増幅動
作停止の際には、制御端子を“Ｈ”にする。制御端子に
印加する第１、第２の制御信号が図１ａのものに対して
反転していることを除いて、図１ａに示したものと同様
の動作により、同様の作用、効果を奏する。
のＭＯＳトランジスタとしてＰチャネル型のＭＯＳトラ
ンジスタを第２のＭＯＳトランジスタとしてＮチャネル
型のＭＯＳトランジスタを用いるものに限らず、Ｐチャ
ネル型、Ｎチャネル型のＭＯＳトランジスタを逆にして
用いても良い。その場合、図１ｂに示すようになり、同
図１ｂにおいて、図１ａと同一の番号は同一の構成要素
を示してある。ここで、第１のＭＯＳトランジスタはＮ
チャネル型のＭＯＳトランジスタ２１、第２のＭＯＳト
ランジスタはＰチャネル型のＭＯＳトランジスタ２２で
あり、ＭＯＳトランジスタ２１のゲートは電源端子ＶDD
に接続されて特定電位に固定されている。また、制御端
子６はＭＯＳトランジスタ２２のゲートに接続されてあ
り、増幅動作の際には、制御端子を“Ｌ”にし、増幅動
作停止の際には、制御端子を“Ｈ”にする。制御端子に
印加する第１、第２の制御信号が図１ａのものに対して
反転していることを除いて、図１ａに示したものと同様
の動作により、同様の作用、効果を奏する。
【００１５】
【発明の効果】本発明では、電源端子間に直列に接続さ
れるとともに、その接続点を入力信号の増幅動作を行な
うＣＭＯＳインバータの入力に接続した第１、第２のＭ
ＯＳトランジスタのオン抵抗により上記ＣＭＯＳインバ
ータの動作点を設定するため、動作点の変動は小さく、
従来のものに対し、出力信号の波形の歪は抑えられたも
のとなる。
れるとともに、その接続点を入力信号の増幅動作を行な
うＣＭＯＳインバータの入力に接続した第１、第２のＭ
ＯＳトランジスタのオン抵抗により上記ＣＭＯＳインバ
ータの動作点を設定するため、動作点の変動は小さく、
従来のものに対し、出力信号の波形の歪は抑えられたも
のとなる。
【００１６】また、上記動作点を設定する第１、第２の
ＭＯＳトランジスタは、増幅動作停止制御を兼用してい
るため、従来のものに比べて簡単な回路構成にて電力消
費を抑えることが可能であり、回路規模の縮小をも可能
とする。
ＭＯＳトランジスタは、増幅動作停止制御を兼用してい
るため、従来のものに比べて簡単な回路構成にて電力消
費を抑えることが可能であり、回路規模の縮小をも可能
とする。
【図１】本発明の第一実施例の入力アンプ回路の構成を
示す電気回路図。
示す電気回路図。
【図２】従来の入力アンプ回路を示す電気回路図。
【図３】従来の入力アンプ回路のＭＯＳ抵抗の抵抗値−
入力電圧特性を示す特性図。
入力電圧特性を示す特性図。
１ ＣＭＯＳインバータ（ＣＭＯＳ構成のインバ
ータ） ２ 信号入力端子 ４ ＭＯＳトランジスタ（第１のＭＯＳトランジ
スタ） ５ ＭＯＳトランジスタ（第２のＭＯＳトランジ
スタ） ６ 制御端子 ＶDD 電源端子 ＶSS 電源端子 ２１ ＭＯＳトランジスタ（第１のＭＯＳトランジ
スタ） ２２ ＭＯＳトランジスタ（第２のＭＯＳトランジ
スタ）
ータ） ２ 信号入力端子 ４ ＭＯＳトランジスタ（第１のＭＯＳトランジ
スタ） ５ ＭＯＳトランジスタ（第２のＭＯＳトランジ
スタ） ６ 制御端子 ＶDD 電源端子 ＶSS 電源端子 ２１ ＭＯＳトランジスタ（第１のＭＯＳトランジ
スタ） ２２ ＭＯＳトランジスタ（第２のＭＯＳトランジ
スタ）
Claims (1)
- 【請求項１】 ＣＭＯＳ構成のインバータと、 上記インバータの入力に接続された信号入力用の信号入
力端子と、 ゲートを特定電位に固定されてオンとされた第１のＭＯ
Ｓトランジスタと当該第１のＭＯＳトランジスタと異な
る導電型の第２のＭＯＳトランジスタとを電源端子間に
直列に接続してあるとともに、上記第１のＭＯＳトラン
ジスタと上記第２のＭＯＳトランジスタとの接続点を上
記インバータの入力に接続してあり、上記第２のＭＯＳ
トランジスタのゲートに接続され、このゲートの電位制
御用の制御端子とを具備し、 上記制御端子に第１の制御信号が印加された際にオンと
なる第２のＭＯＳトランジスタのオン抵抗と上記第１の
ＭＯＳトランジスタのオン抵抗とによって上記インバー
タの動作点を設定して上記信号入力端子から入力される
信号を増幅して出力し、上記制御端子に第１の制御信号
と異なる電位レベルの第２の制御信号が印加された際に
は上記第２のＭＯＳトランジスタをオフとして上記イン
バータの入力を所定電位に固定することを特徴とする入
力アンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174224A JP3052039B2 (ja) | 1994-07-26 | 1994-07-26 | 入力アンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174224A JP3052039B2 (ja) | 1994-07-26 | 1994-07-26 | 入力アンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846461A JPH0846461A (ja) | 1996-02-16 |
| JP3052039B2 true JP3052039B2 (ja) | 2000-06-12 |
Family
ID=15974900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6174224A Expired - Fee Related JP3052039B2 (ja) | 1994-07-26 | 1994-07-26 | 入力アンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052039B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101412949B1 (ko) * | 2012-10-08 | 2014-06-26 | 삼성전기주식회사 | 드라이버 앰프 회로 및 그를 이용한 전력 증폭기 |
-
1994
- 1994-07-26 JP JP6174224A patent/JP3052039B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0846461A (ja) | 1996-02-16 |
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