JPH0721776A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0721776A JPH0721776A JP5163719A JP16371993A JPH0721776A JP H0721776 A JPH0721776 A JP H0721776A JP 5163719 A JP5163719 A JP 5163719A JP 16371993 A JP16371993 A JP 16371993A JP H0721776 A JPH0721776 A JP H0721776A
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- G11C2029/5006—Current
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- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】時間的余裕値および動作状態余裕値を所定の記
憶手段により半導体集積回路（ＩＣ）内部に記憶させ、
ＩＣ試作後にこれらの値を変更可能にする。 【構成】ＩＣ１はビット線負荷トランジスタＭＰ１１お
よびＭＰ１２を能動状態にするための電位データのデジ
タル値が記憶されるレベル値レジスタ１０と、このデジ
タル値をアナログ値に変換するデジタル・アナログ（Ｄ
／Ａ）変換回路１１と、書き込みクロックの供給タイミ
ングを調整するためのデジタル値が記憶されるマージン
値レジスタ３０と、このデジタル値に応答してクロック
信号が遅延されてセンスアンプ１２をイコライズする遅
延回路（ＤＬ）４０と、センス回路１２を能動状態にす
る余裕値が記憶されるマージン値レジスタ５０と、その
出力に応答してクロック信号が遅延されセンスアンプ１
２を制御するＤＬ６０とを備える。
憶手段により半導体集積回路（ＩＣ）内部に記憶させ、
ＩＣ試作後にこれらの値を変更可能にする。 【構成】ＩＣ１はビット線負荷トランジスタＭＰ１１お
よびＭＰ１２を能動状態にするための電位データのデジ
タル値が記憶されるレベル値レジスタ１０と、このデジ
タル値をアナログ値に変換するデジタル・アナログ（Ｄ
／Ａ）変換回路１１と、書き込みクロックの供給タイミ
ングを調整するためのデジタル値が記憶されるマージン
値レジスタ３０と、このデジタル値に応答してクロック
信号が遅延されてセンスアンプ１２をイコライズする遅
延回路（ＤＬ）４０と、センス回路１２を能動状態にす
る余裕値が記憶されるマージン値レジスタ５０と、その
出力に応答してクロック信号が遅延されセンスアンプ１
２を制御するＤＬ６０とを備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路（ＩＣ）
に関し、特にタイミングマージン（時間的余裕値）が調
整されかあるいは基準電圧レベルマージン（動作状態余
裕値）の調整によりその性能が決る半導体集積回路に関
する。
に関し、特にタイミングマージン（時間的余裕値）が調
整されかあるいは基準電圧レベルマージン（動作状態余
裕値）の調整によりその性能が決る半導体集積回路に関
する。
【０００２】
【従来の技術】従来のＩＣ設計においては、そのＩＣの
電気的特性あるいは製造時の拡散条件のばらつきを考慮
しながらＩＣ内部の各信号の時間的余裕値およびの設定
を行なっている。これらの値の設定は平均的な電気的特
性をもつ素子を目安として行なわれる。
電気的特性あるいは製造時の拡散条件のばらつきを考慮
しながらＩＣ内部の各信号の時間的余裕値およびの設定
を行なっている。これらの値の設定は平均的な電気的特
性をもつ素子を目安として行なわれる。
【０００３】したがって、極端に電気的特性のよい素子
が得られたとしてもＩＣとしてその能力を十分に発揮さ
せることは困難である。たとえば、スタティック・ラン
ダムアクセスメモリ（ＳＲＡＭ）におけるビット線の振
幅は可能な限り小さい方が高速化のためには好ましい。
しかし、ＩＣにおける電気的特性のばらつきを考慮する
と、そのばらつきの範囲は、相補型絶縁ゲート電界効果
トランジスタ（ＣＭＯＳ）回路では５０ミリボルト以上
であり、ばらつきの比較的少ないバイポーラ型トランジ
スタを用いる場合でも２０ミリボルト以上のマージンが
とられている。
が得られたとしてもＩＣとしてその能力を十分に発揮さ
せることは困難である。たとえば、スタティック・ラン
ダムアクセスメモリ（ＳＲＡＭ）におけるビット線の振
幅は可能な限り小さい方が高速化のためには好ましい。
しかし、ＩＣにおける電気的特性のばらつきを考慮する
と、そのばらつきの範囲は、相補型絶縁ゲート電界効果
トランジスタ（ＣＭＯＳ）回路では５０ミリボルト以上
であり、ばらつきの比較的少ないバイポーラ型トランジ
スタを用いる場合でも２０ミリボルト以上のマージンが
とられている。
【０００４】実際の動作に必要なビット線振幅は１０〜
３０ミリボルトであるが、より多くの良品を確保するた
めにこのような余裕度をもたせた設計になっている。し
かし、試作の結果得られるＩＣのなかには設計時の見積
り以上に素子の特性ばらつきの少ないもの、あるいはば
らつきの大きなものも含まれている。したがって、これ
らのＩＣは、実際にはより高速に動作する能力をもつＩ
Ｃであり、あるいはばらつきにさらに余裕をもたせて設
計すれば十分に動作可能なＩＣである。
３０ミリボルトであるが、より多くの良品を確保するた
めにこのような余裕度をもたせた設計になっている。し
かし、試作の結果得られるＩＣのなかには設計時の見積
り以上に素子の特性ばらつきの少ないもの、あるいはば
らつきの大きなものも含まれている。したがって、これ
らのＩＣは、実際にはより高速に動作する能力をもつＩ
Ｃであり、あるいはばらつきにさらに余裕をもたせて設
計すれば十分に動作可能なＩＣである。
【０００５】この種の半導体集積回路は特開昭６２−２
４４９５に記載されている。図３によればこの回路は、
マトリックス状に配置されたＣＭＯＳ型スタティックＲ
ＡＭセルＭ１１，Ｍ１２，２１，Ｍ２２，…と、行線Ｘ
１，Ｘ２，…と、列線Ｄ１，Ｄ２，…と、プリチャージ
信号反転ΦP がゲートに供給されるＰチャネル型ＭＯＳ
ＦＥＴ（以下、単にＦＥＴと称す）Ｐ１〜Ｐ４と、複数
の行線Ｘ１，Ｘ２，…を信号Ｙ１，反転Ｙ１，Ｙ２，反
転Ｙ２，…で選択するためのＦＥＴ（Ｎ１，Ｐ５），
（Ｎ２，Ｐ６），（Ｎ３，Ｐ７），（Ｎ４，Ｐ８），…
と、センスアンプを構成するＦＥＴＰ１１，Ｐ１２，Ｎ
チャネル型ＭＯＳＦＥＴ（以下、単にＦＥＴと称す）Ｎ
５，Ｎ６と、ゲートにリード信号反転Ｒが印加されセン
スアンプを書き込み時にフローティングにさせるための
ＦＥＴＰ９，Ｐ１０，…と、ゲートにディスチャージ信
号ΦD が供給されるＦＥＴＮ７と、プリチャージ信号反
転ΦP がゲートに供給されるＦＥＴＰ１５と、ソースが
接地され、ドレインがＦＥＴＰ１５のドレインに接続さ
れて行線Ｘ１，Ｘ２の立ち上りをそれぞれ検出するＦＥ
ＴＮ１２，Ｎ１３と、入力がＦＥＴＰ１５およびＦＥＴ
Ｎ１２，Ｎ１３のドレインに接続され、出力がＦＥＴＮ
７のゲートに接続されて入力側の信号ΦD1を反転してデ
ィスチャージ信号Φ2 を出力するインバータＩとを備え
る。
４４９５に記載されている。図３によればこの回路は、
マトリックス状に配置されたＣＭＯＳ型スタティックＲ
ＡＭセルＭ１１，Ｍ１２，２１，Ｍ２２，…と、行線Ｘ
１，Ｘ２，…と、列線Ｄ１，Ｄ２，…と、プリチャージ
信号反転ΦP がゲートに供給されるＰチャネル型ＭＯＳ
ＦＥＴ（以下、単にＦＥＴと称す）Ｐ１〜Ｐ４と、複数
の行線Ｘ１，Ｘ２，…を信号Ｙ１，反転Ｙ１，Ｙ２，反
転Ｙ２，…で選択するためのＦＥＴ（Ｎ１，Ｐ５），
（Ｎ２，Ｐ６），（Ｎ３，Ｐ７），（Ｎ４，Ｐ８），…
と、センスアンプを構成するＦＥＴＰ１１，Ｐ１２，Ｎ
チャネル型ＭＯＳＦＥＴ（以下、単にＦＥＴと称す）Ｎ
５，Ｎ６と、ゲートにリード信号反転Ｒが印加されセン
スアンプを書き込み時にフローティングにさせるための
ＦＥＴＰ９，Ｐ１０，…と、ゲートにディスチャージ信
号ΦD が供給されるＦＥＴＮ７と、プリチャージ信号反
転ΦP がゲートに供給されるＦＥＴＰ１５と、ソースが
接地され、ドレインがＦＥＴＰ１５のドレインに接続さ
れて行線Ｘ１，Ｘ２の立ち上りをそれぞれ検出するＦＥ
ＴＮ１２，Ｎ１３と、入力がＦＥＴＰ１５およびＦＥＴ
Ｎ１２，Ｎ１３のドレインに接続され、出力がＦＥＴＮ
７のゲートに接続されて入力側の信号ΦD1を反転してデ
ィスチャージ信号Φ2 を出力するインバータＩとを備え
る。
【０００６】再び図３を参照すると、行線Ｘ１，Ｘ２，
…のうちの１本が選択されるとＦＥＴＮ１２，１３，…
のいずれかがこの信号を検出して信号ΦD1がＬレベルと
なり、そのＬレベル信号はインバータＩでＨレベルに反
転されプリチャージ信号ΦDになり、センスアンプは能
動状態になる。これによって列線Ｄ２は急速にＬレベル
となり読み出しは完了する（列線反転Ｄ２は徐々にＬレ
ベルになる）。したがって、従来のようにプリチャージ
信号ΦP とディスチャージ信号ΦD の間隔に十分な余裕
をとる必要がない。
…のうちの１本が選択されるとＦＥＴＮ１２，１３，…
のいずれかがこの信号を検出して信号ΦD1がＬレベルと
なり、そのＬレベル信号はインバータＩでＨレベルに反
転されプリチャージ信号ΦDになり、センスアンプは能
動状態になる。これによって列線Ｄ２は急速にＬレベル
となり読み出しは完了する（列線反転Ｄ２は徐々にＬレ
ベルになる）。したがって、従来のようにプリチャージ
信号ΦP とディスチャージ信号ΦD の間隔に十分な余裕
をとる必要がない。
【０００７】
【発明が解決しようとする課題】しかしながら、この従
来回路ではビット線プルアップのためのＦＥＴＰ１〜Ｐ
１５の素子寸法は設計時に決定され、かつその制御信号
（プリチャージ信号ΦP）がデジタル信号であるため、
センスアンプが正常にラッチ動作が行えるだけの入力電
圧差（ΔＶ）の値は設計時に決定されてしまうことにな
る。したがって、予めＩＣ製造時の素子特性のばらつき
を考慮し、ある程度の良品が得られるように時間的余裕
値を確保することによってΔＶを広くとるように設計す
る必要がある。そのためにＩＣの高速性が犠牲になる。
このように、従来のＩＣ設計においては上述した時間的
余裕値あるいは動作状態余裕値を予め設定しているため
に、その結果得られたＩＣの電気的特性は画一化された
ものとなり、また、その設計時のデバイスの要求性能を
満足しないＩＣは不良品となる。
来回路ではビット線プルアップのためのＦＥＴＰ１〜Ｐ
１５の素子寸法は設計時に決定され、かつその制御信号
（プリチャージ信号ΦP）がデジタル信号であるため、
センスアンプが正常にラッチ動作が行えるだけの入力電
圧差（ΔＶ）の値は設計時に決定されてしまうことにな
る。したがって、予めＩＣ製造時の素子特性のばらつき
を考慮し、ある程度の良品が得られるように時間的余裕
値を確保することによってΔＶを広くとるように設計す
る必要がある。そのためにＩＣの高速性が犠牲になる。
このように、従来のＩＣ設計においては上述した時間的
余裕値あるいは動作状態余裕値を予め設定しているため
に、その結果得られたＩＣの電気的特性は画一化された
ものとなり、また、その設計時のデバイスの要求性能を
満足しないＩＣは不良品となる。
【０００８】今後ＩＣの大規模集積化が進むにしたが
い、ＩＣチップ上の素子特性のばらつきはさらに大きく
なっていくため、従来の設計法による設計ではより大き
なマージンをもたせることは避けられず、素子の性能を
極限まで引出した高性能なＩＣを実現することは困難で
ある。
い、ＩＣチップ上の素子特性のばらつきはさらに大きく
なっていくため、従来の設計法による設計ではより大き
なマージンをもたせることは避けられず、素子の性能を
極限まで引出した高性能なＩＣを実現することは困難で
ある。
【０００９】本発明の目的は、上述の欠点に鑑みなされ
たものであり、従来設計時に設定されていた時間的余裕
値および動作状態余裕値を所定の記憶手段によりＩＣ内
部に記憶させ、ＩＣ試作後にこれらの値を変更可能にす
ることで各ＩＣごとに最適な余裕値を設定し、素子特性
に応じた高性能なＩＣを得ることにある。また、これら
の値をＩＣ内部に搭載したＢＩＳＴ（ＢＵＩＬＴ ＩＮ
ＳＥＬＦ ＴＥＳＴ）回路により、ＩＣ内部で最適化
する機能をもったＩＣを実現することにある。
たものであり、従来設計時に設定されていた時間的余裕
値および動作状態余裕値を所定の記憶手段によりＩＣ内
部に記憶させ、ＩＣ試作後にこれらの値を変更可能にす
ることで各ＩＣごとに最適な余裕値を設定し、素子特性
に応じた高性能なＩＣを得ることにある。また、これら
の値をＩＣ内部に搭載したＢＩＳＴ（ＢＵＩＬＴ ＩＮ
ＳＥＬＦ ＴＥＳＴ）回路により、ＩＣ内部で最適化
する機能をもったＩＣを実現することにある。
【００１０】
【課題を解決するための手段】本発明の特徴は、内部回
路の各信号タイミングの時間的余裕値およびこれら各信
号の動作レベルの動作状態余裕値の少なくとも一方が調
整される手段を有する半導体集積回路において、これら
の値に対応するデジタル値の記憶手段をもち、その記憶
された前記動作状態余裕値がアナログ値に変換されて所
定の内部回路に供給されそのアナログ値に応答して出力
された前記内部回路の出力信号により前記記憶手段の前
記動作状態余裕値を調整し、前記記憶手段の前記時間的
余裕値に応答して所定の信号が遅延されて所定の内部回
路に供給されその出力信号により前記記憶手段の前記時
間的余裕値を調整するようにしたことにある。
路の各信号タイミングの時間的余裕値およびこれら各信
号の動作レベルの動作状態余裕値の少なくとも一方が調
整される手段を有する半導体集積回路において、これら
の値に対応するデジタル値の記憶手段をもち、その記憶
された前記動作状態余裕値がアナログ値に変換されて所
定の内部回路に供給されそのアナログ値に応答して出力
された前記内部回路の出力信号により前記記憶手段の前
記動作状態余裕値を調整し、前記記憶手段の前記時間的
余裕値に応答して所定の信号が遅延されて所定の内部回
路に供給されその出力信号により前記記憶手段の前記時
間的余裕値を調整するようにしたことにある。
【００１１】また、前記内部回路の出力信号に応答して
前記記憶手段の更新値の適否を判定する自己診断手段を
有しこの自己診断結果に応答して前記記憶手段の更新値
とその更新値による前記内部回路の動作確認用テスト信
号とが供給されて前記動作状態余裕値および前記動作状
態値を所定の値に調整することもできる。
前記記憶手段の更新値の適否を判定する自己診断手段を
有しこの自己診断結果に応答して前記記憶手段の更新値
とその更新値による前記内部回路の動作確認用テスト信
号とが供給されて前記動作状態余裕値および前記動作状
態値を所定の値に調整することもできる。
【００１２】さらに、前記自己診断手段が、所定の制御
信号を発生しこれらの信号に応答して動作する前記内部
回路のテスト結果の可否判定用ビルトイン・セルフ・テ
スト回路と、前記テスト結果の可否に応答してその試験
続行の可否を判定し前記時間的余裕値または動作状態余
裕値の増減要求信号を出力する連続テスト制御回路と、
前記増減要求信号に応答して前記時間的余裕値または前
記動作状態余裕値の値を増加または減少して出力するマ
ージン値更新回路とを有し、前記時間的余裕値の値がマ
ージン値レジスタおよび遅延回路を介して、前記動作状
態余裕値の値がレベル値レジスタおよびデジタル・アナ
ログ変換回路を介してそれぞれ前記内部回路に供給され
るように構成することもできる。
信号を発生しこれらの信号に応答して動作する前記内部
回路のテスト結果の可否判定用ビルトイン・セルフ・テ
スト回路と、前記テスト結果の可否に応答してその試験
続行の可否を判定し前記時間的余裕値または動作状態余
裕値の増減要求信号を出力する連続テスト制御回路と、
前記増減要求信号に応答して前記時間的余裕値または前
記動作状態余裕値の値を増加または減少して出力するマ
ージン値更新回路とを有し、前記時間的余裕値の値がマ
ージン値レジスタおよび遅延回路を介して、前記動作状
態余裕値の値がレベル値レジスタおよびデジタル・アナ
ログ変換回路を介してそれぞれ前記内部回路に供給され
るように構成することもできる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明の第１の実施例を示すブロッ
ク図であり、本発明のＩＣがＳＲＡＭにおけるビット線
振幅値の設定に適用された例である。同図を参照する
と、ＩＣ１はビット線負荷トランジスタＭＰ１１および
ＭＰ１２を能動状態にするための電位データのデジタル
値が記憶されるレベル値レジスタ１０と、このデジタル
値をアナログ値に変換するデジタル・アナログ（Ｄ／
Ａ）変換回路１１と、書き込みクロックの供給タイミン
グを調整するためのデジタル値が記憶されるマージン値
レジスタ３０と、このデジタル値に応答してクロック信
号が遅延される遅延回路（ＤＬ）４０と、センス回路１
２がイコライズされる信号が供給されるタイミングを調
整するためのデジタル値が記憶されるマージン値レジス
タ５０と、このデジタル値に応答してクロック信号が遅
延されるＤＬ６０とを備える。
ク図であり、本発明のＩＣがＳＲＡＭにおけるビット線
振幅値の設定に適用された例である。同図を参照する
と、ＩＣ１はビット線負荷トランジスタＭＰ１１および
ＭＰ１２を能動状態にするための電位データのデジタル
値が記憶されるレベル値レジスタ１０と、このデジタル
値をアナログ値に変換するデジタル・アナログ（Ｄ／
Ａ）変換回路１１と、書き込みクロックの供給タイミン
グを調整するためのデジタル値が記憶されるマージン値
レジスタ３０と、このデジタル値に応答してクロック信
号が遅延される遅延回路（ＤＬ）４０と、センス回路１
２がイコライズされる信号が供給されるタイミングを調
整するためのデジタル値が記憶されるマージン値レジス
タ５０と、このデジタル値に応答してクロック信号が遅
延されるＤＬ６０とを備える。
【００１５】レベル値レジスタ１０の出力端がＤ／Ａ変
換回路１１に接続され、その出力端がビット線負荷トラ
ンジスタＭＰ１１およびＭＰ１２のゲート電極にそれぞ
れ接続されている。ビット線負荷トランジスタＭＰ１１
およびＭＰ１２の電極の一端は電源電圧ＶＤＤに接続さ
れ、他端は行選択用のワード線ＷＬ１〜ＷＬｎセルと情
報書き込み・読み出しのための列選択用ビット線対Ｂお
よび反転ＢとがそれぞれメモリセルＭＣ１〜ＭＣｎの入
力および入出力端に接続されている。ビット線対Ｂおよ
び反転Ｂの間にはＭＯＳＦＥＴ７０が接続され、そのゲ
ート電極にはＤＬ４０の出力端が接続されビット線対Ｂ
および反転Ｂはそれぞれセンスアンプ１２の対の入力端
に接続されている。センスアンプ１２の制御端子にはＤ
Ｌ６０の出力端が接続され、センスアンプ１２の出力端
はＩＣ１の出力端子を介して外部に出力されてＩＣ１の
電気的特性を試験するテスト回路３に供給される。その
出力がレベル値レジスタ１０とマージン値レジスタ３０
および５０とに供給されてそのデータを書換えるように
構成されている。
換回路１１に接続され、その出力端がビット線負荷トラ
ンジスタＭＰ１１およびＭＰ１２のゲート電極にそれぞ
れ接続されている。ビット線負荷トランジスタＭＰ１１
およびＭＰ１２の電極の一端は電源電圧ＶＤＤに接続さ
れ、他端は行選択用のワード線ＷＬ１〜ＷＬｎセルと情
報書き込み・読み出しのための列選択用ビット線対Ｂお
よび反転ＢとがそれぞれメモリセルＭＣ１〜ＭＣｎの入
力および入出力端に接続されている。ビット線対Ｂおよ
び反転Ｂの間にはＭＯＳＦＥＴ７０が接続され、そのゲ
ート電極にはＤＬ４０の出力端が接続されビット線対Ｂ
および反転Ｂはそれぞれセンスアンプ１２の対の入力端
に接続されている。センスアンプ１２の制御端子にはＤ
Ｌ６０の出力端が接続され、センスアンプ１２の出力端
はＩＣ１の出力端子を介して外部に出力されてＩＣ１の
電気的特性を試験するテスト回路３に供給される。その
出力がレベル値レジスタ１０とマージン値レジスタ３０
および５０とに供給されてそのデータを書換えるように
構成されている。
【００１６】再び図１を参照すると、メモリセルＭＣ１
からの情報の読み出しは、メモリセルＭＣ１内の記憶情
報がロウ（Ｌ）レベルのときに生じる引込み電流ＩC に
よってビット線対間に電位差ΔＶを生じさせ、この電位
差ΔＶがセンスアンプ１２によって増幅されることによ
り行なわれる。すなわち引込み電流ＩC がビット線負荷
トランジスタＭＰ１１を流れることから、ビット線Ｂの
電位が若干低下しビット線対間にΔＶなる電位差を生じ
させる。この電位差ΔＶをセンス回路ＳＡで増幅し、デ
ータとして出力する。
からの情報の読み出しは、メモリセルＭＣ１内の記憶情
報がロウ（Ｌ）レベルのときに生じる引込み電流ＩC に
よってビット線対間に電位差ΔＶを生じさせ、この電位
差ΔＶがセンスアンプ１２によって増幅されることによ
り行なわれる。すなわち引込み電流ＩC がビット線負荷
トランジスタＭＰ１１を流れることから、ビット線Ｂの
電位が若干低下しビット線対間にΔＶなる電位差を生じ
させる。この電位差ΔＶをセンス回路ＳＡで増幅し、デ
ータとして出力する。
【００１７】この読み出し回路が動作するためには、セ
ンス回路１２に対してある一定以上の振幅をもった電位
差ΔＶが供給される必要がある。一方、これらの動作を
高速化するには電位差ΔＶは小さい方が望ましい。この
電位差ΔＶは、引込み電流ＩC およびビット線負荷トラ
ンジスタＭＰ１１のゲート電圧ＶＧを制御することで変
更すことができる。本実施例ではこのゲート電圧ＶＧを
設定するために、ゲート電圧ＶＧの値を記憶するための
レベル値レジスタ１０と、そのデジタル値の出力信号を
アナログ値のゲート電圧ＶＧに変換するＤ／Ａ変換回路
１１が用いられている。すなわち、テスト回路３のよう
な所定のテスト手段を用いてレベル値レジス１０の内容
を書き換えながらＩＣのテストを実行し、所望の出力が
得られるように、かつ電位差ΔＶが最も低振幅となるよ
うにレベル値レジス１０の値が調整される。
ンス回路１２に対してある一定以上の振幅をもった電位
差ΔＶが供給される必要がある。一方、これらの動作を
高速化するには電位差ΔＶは小さい方が望ましい。この
電位差ΔＶは、引込み電流ＩC およびビット線負荷トラ
ンジスタＭＰ１１のゲート電圧ＶＧを制御することで変
更すことができる。本実施例ではこのゲート電圧ＶＧを
設定するために、ゲート電圧ＶＧの値を記憶するための
レベル値レジスタ１０と、そのデジタル値の出力信号を
アナログ値のゲート電圧ＶＧに変換するＤ／Ａ変換回路
１１が用いられている。すなわち、テスト回路３のよう
な所定のテスト手段を用いてレベル値レジス１０の内容
を書き換えながらＩＣのテストを実行し、所望の出力が
得られるように、かつ電位差ΔＶが最も低振幅となるよ
うにレベル値レジス１０の値が調整される。
【００１８】本実施例の動作説明用タイミングチャート
を示す図２を併せて参照すると、ゲート電圧ＶＧの値が
最低電位となるようにテスト回路が初期値をレベル値レ
ジスタ１０に設定して１回目のテストを実行する。実行
結果の出力はテスト回路３に供給され、そこでテストの
結果が動作不良（ＦＡＩＬ）であると判定されると、ゲ
ート電圧ＶＧの値を更新するために初期値の電圧よりも
高い電圧または低い電圧値を示すデジタタル値がレベル
値レジスタ１０に供給され、電位差ΔＶも更新されてテ
ストが再実行される。この動作をテスト結果が良品（Ｐ
ＡＳＳ）となるまで繰り返し実行する。その結果、ＰＡ
ＳＳとなったところでゲート電圧ＶＧの値を確定させ、
さらに電位差ΔＶを決定する。
を示す図２を併せて参照すると、ゲート電圧ＶＧの値が
最低電位となるようにテスト回路が初期値をレベル値レ
ジスタ１０に設定して１回目のテストを実行する。実行
結果の出力はテスト回路３に供給され、そこでテストの
結果が動作不良（ＦＡＩＬ）であると判定されると、ゲ
ート電圧ＶＧの値を更新するために初期値の電圧よりも
高い電圧または低い電圧値を示すデジタタル値がレベル
値レジスタ１０に供給され、電位差ΔＶも更新されてテ
ストが再実行される。この動作をテスト結果が良品（Ｐ
ＡＳＳ）となるまで繰り返し実行する。その結果、ＰＡ
ＳＳとなったところでゲート電圧ＶＧの値を確定させ、
さらに電位差ΔＶを決定する。
【００１９】ＭＯＳＦＥＴ７０はビット線対Ｂおよび反
転Ｂ間に接続されているから、導通状態になるとΔＶが
０ボルトになりセンスアンプ１２の出力も０ボルトに調
整される。したがって、メモリセルのデータを読み出す
前にマージン値レジスタ３０の値により遅延時間が調整
されたクロック信号に応答して、所望のタイミングが得
られるまで更新されて出力を０ボルトにイコライズした
後、ＭＯＳＦＥＴ７０を非導通状態にして読み出し動作
を実行する。一方、マージン値レジスタ５０の値により
遅延時間が調整されたクロック信号に応答して、センス
アンプ１２が能動状態になるタイミングが調整される。
上述の動作状態余裕値および時間的余裕値の調整は、説
明を容易にするために図２においては同一時間軸上にあ
るように示されているが、それぞれ独立に実行される。
転Ｂ間に接続されているから、導通状態になるとΔＶが
０ボルトになりセンスアンプ１２の出力も０ボルトに調
整される。したがって、メモリセルのデータを読み出す
前にマージン値レジスタ３０の値により遅延時間が調整
されたクロック信号に応答して、所望のタイミングが得
られるまで更新されて出力を０ボルトにイコライズした
後、ＭＯＳＦＥＴ７０を非導通状態にして読み出し動作
を実行する。一方、マージン値レジスタ５０の値により
遅延時間が調整されたクロック信号に応答して、センス
アンプ１２が能動状態になるタイミングが調整される。
上述の動作状態余裕値および時間的余裕値の調整は、説
明を容易にするために図２においては同一時間軸上にあ
るように示されているが、それぞれ独立に実行される。
【００２０】本実施例に示すような構成をとることによ
り、従来は設計時に予め設定されていたビット線振幅の
値がＩＣ試作後に決定できるようになり、その集積され
た素子性能に応じた電気的特性をもつＩＣが実現でき
る。
り、従来は設計時に予め設定されていたビット線振幅の
値がＩＣ試作後に決定できるようになり、その集積され
た素子性能に応じた電気的特性をもつＩＣが実現でき
る。
【００２１】本発明の第２の実施例をブロック図で示し
た図３を参照すると、第１の実施例と異なる点は、内部
回路２１０にテスト入力信号を供給し、そのテスト結果
で出力されるテスト出力信号に応答して記憶手段（レベ
ル値レジスタＭＲ１およびＭＲ２とマージン値レジスタ
ＭＲ３）の更新値の可否を判定し、これらのレジスタ内
容を書き換える自己診断機能をもつ余裕値最適化回路２
０がＩＣ２に内蔵されていることである。
た図３を参照すると、第１の実施例と異なる点は、内部
回路２１０にテスト入力信号を供給し、そのテスト結果
で出力されるテスト出力信号に応答して記憶手段（レベ
ル値レジスタＭＲ１およびＭＲ２とマージン値レジスタ
ＭＲ３）の更新値の可否を判定し、これらのレジスタ内
容を書き換える自己診断機能をもつ余裕値最適化回路２
０がＩＣ２に内蔵されていることである。
【００２２】この余裕値最適化回路２０は、所定の制御
信号を発生しこれらの信号に応答して動作する内部回路
２１０から得られたテスト結果の可否判定用ビルトイン
・セルフ・テスト（ＢＩＳＴ）回路と、このテスト結果
の可否に応答してそのテスト続行の可否を判定し、時間
的余裕値または動作状態余裕値の増減要求信号を出力す
る連続テスト制御回路２０２と、この増減要求信号に応
答して時間的余裕値または動作状態余裕値の値を増加ま
たは減少して出力するマージン値更新回路２０３とを備
える。時間的余裕値の値がマージン値レジスタＭＲ１お
よびＤ／Ａ−１とＭＲ２およびＤ／Ａ−２を介して、動
作状態余裕値の値がレベル値レジスタ２０６およびＤＬ
２０９を介してそれぞれ内部回路２１０にレベル１、レ
ベル２、およびタイミングの信号としてそれぞれ供給さ
れるように構成されている。
信号を発生しこれらの信号に応答して動作する内部回路
２１０から得られたテスト結果の可否判定用ビルトイン
・セルフ・テスト（ＢＩＳＴ）回路と、このテスト結果
の可否に応答してそのテスト続行の可否を判定し、時間
的余裕値または動作状態余裕値の増減要求信号を出力す
る連続テスト制御回路２０２と、この増減要求信号に応
答して時間的余裕値または動作状態余裕値の値を増加ま
たは減少して出力するマージン値更新回路２０３とを備
える。時間的余裕値の値がマージン値レジスタＭＲ１お
よびＤ／Ａ−１とＭＲ２およびＤ／Ａ−２を介して、動
作状態余裕値の値がレベル値レジスタ２０６およびＤＬ
２０９を介してそれぞれ内部回路２１０にレベル１、レ
ベル２、およびタイミングの信号としてそれぞれ供給さ
れるように構成されている。
【００２３】レベル値レジスタ２０１および２０２で書
き換えられたデジタル値データがＤ／Ａ変換回路２０７
および２０８でアナログ値にそれぞれ変換されて内部回
路２１０に供給される。また、ＢＩＳＴ回路２０１から
供給されるクロックの遅延時間が、マージン値レジスタ
２０６で書き換えられた余裕値データによってＤＬ２０
９で変更され、内部回路２１０に供給される。内部回路
２１０は書き換えられたデータの示すこれら余裕値を用
いて再び所定のテストが実行されされ、所望の最適値が
得られるまで繰り返えされる。
き換えられたデジタル値データがＤ／Ａ変換回路２０７
および２０８でアナログ値にそれぞれ変換されて内部回
路２１０に供給される。また、ＢＩＳＴ回路２０１から
供給されるクロックの遅延時間が、マージン値レジスタ
２０６で書き換えられた余裕値データによってＤＬ２０
９で変更され、内部回路２１０に供給される。内部回路
２１０は書き換えられたデータの示すこれら余裕値を用
いて再び所定のテストが実行されされ、所望の最適値が
得られるまで繰り返えされる。
【００２４】本実施例の動作説明用タイミングチャート
を示す図４を併せて参照すると、内部回路２１０がメモ
リ回路であり、内部回路２１０に供給されるテスト入力
信号はアドレス入力信号、データ入力信号、および書き
込み・読み出し信号等の制御信号である。これらの信号
がＢＩＳＴ回路２０１から発生される。内部回路２１０
からの出力信号はメモリからの読み出しデータであり、
このデータがＢＩＳＴ回路２０１に供給される。ＢＩＳ
Ｔ回路２０１はこの得られたデータからテスト結果（Ｐ
ＡＳＳ／ＦＡＩＬ）を判定し、それ判定結果を連続テス
ト制御回路２０２に通知する。すなわち、連続テスト制
御回路２０２はテスト結果がＦＡＩＬの場合は、マージ
ン値更新回路２０３に対して余裕度が増大する方向、例
えばビット線振幅値ならば振幅値が増大する方向に、セ
ンス回路１２のイコライズ信号供給タイミングであれば
そのタイミングを遅延させる方向にそれぞれマージン値
レジスタ２０４または２０５を更新するように要求す
る。さらにテスト結果がＰＡＳＳとなるまで再度テスト
を繰り返すようにＢＩＳＴ回路２０１にテスト実行を要
求する。内部回路２１０の各動作状態余裕値はマージン
値レジスタ２０４および２０５の値をＤ／Ａ変換するこ
とによって設定される。また、時間的余裕値はマージン
値レジスタ２０６の値に応じて、遅延時間の制御が可能
な遅延回路２０９を用いることで設定される。本実施例
はＩＣ２内部に上述の余裕地更新回路２０を設けること
でテスト時間の短縮、あるいは使用環境に対応した余裕
値の合せ込みが可能となる。
を示す図４を併せて参照すると、内部回路２１０がメモ
リ回路であり、内部回路２１０に供給されるテスト入力
信号はアドレス入力信号、データ入力信号、および書き
込み・読み出し信号等の制御信号である。これらの信号
がＢＩＳＴ回路２０１から発生される。内部回路２１０
からの出力信号はメモリからの読み出しデータであり、
このデータがＢＩＳＴ回路２０１に供給される。ＢＩＳ
Ｔ回路２０１はこの得られたデータからテスト結果（Ｐ
ＡＳＳ／ＦＡＩＬ）を判定し、それ判定結果を連続テス
ト制御回路２０２に通知する。すなわち、連続テスト制
御回路２０２はテスト結果がＦＡＩＬの場合は、マージ
ン値更新回路２０３に対して余裕度が増大する方向、例
えばビット線振幅値ならば振幅値が増大する方向に、セ
ンス回路１２のイコライズ信号供給タイミングであれば
そのタイミングを遅延させる方向にそれぞれマージン値
レジスタ２０４または２０５を更新するように要求す
る。さらにテスト結果がＰＡＳＳとなるまで再度テスト
を繰り返すようにＢＩＳＴ回路２０１にテスト実行を要
求する。内部回路２１０の各動作状態余裕値はマージン
値レジスタ２０４および２０５の値をＤ／Ａ変換するこ
とによって設定される。また、時間的余裕値はマージン
値レジスタ２０６の値に応じて、遅延時間の制御が可能
な遅延回路２０９を用いることで設定される。本実施例
はＩＣ２内部に上述の余裕地更新回路２０を設けること
でテスト時間の短縮、あるいは使用環境に対応した余裕
値の合せ込みが可能となる。
【００２５】また、第１および第２の実施例はそれぞれ
余裕値の記憶手段としてレジスタを用いて説明したが、
アナログ値を記憶する回路あるいはフローティングゲー
トを用いることも可能である。
余裕値の記憶手段としてレジスタを用いて説明したが、
アナログ値を記憶する回路あるいはフローティングゲー
トを用いることも可能である。
【００２６】
【発明の効果】以上説明したように、従来は時間的余裕
値および動作状態余裕値が設計時に予め設定されていた
が、本発明の半導体集積回路によればＩＣチップ内部に
設けられた所定の記憶手段にこれらの余裕値を記憶さ
せ、それらの余裕値のうち動作状態余裕値はそれに対応
するＤ／Ａ変換されたアナログ値を、時間的余裕値はそ
れに対応する遅延時間設定用の信号を遅延回路に供給し
その遅延されたクロック信号をそれぞれ所定の内部回路
に供給する。したがって、ＩＣ試作後であっても所望の
余裕値に調整することが可能となり、ＩＣ単位で最適な
余裕値を設定し素子特性に対応した高性能なＩＣを得る
ことが可能となる。
値および動作状態余裕値が設計時に予め設定されていた
が、本発明の半導体集積回路によればＩＣチップ内部に
設けられた所定の記憶手段にこれらの余裕値を記憶さ
せ、それらの余裕値のうち動作状態余裕値はそれに対応
するＤ／Ａ変換されたアナログ値を、時間的余裕値はそ
れに対応する遅延時間設定用の信号を遅延回路に供給し
その遅延されたクロック信号をそれぞれ所定の内部回路
に供給する。したがって、ＩＣ試作後であっても所望の
余裕値に調整することが可能となり、ＩＣ単位で最適な
余裕値を設定し素子特性に対応した高性能なＩＣを得る
ことが可能となる。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】第２の実施例の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図５】従来の半導体集積回路の一例を示すブロック図
である。
である。
１，２ ＩＣ ３ テスト回路 １０，２０４，２０５ レベル値レジスタ １１，２０７，２０８ Ｄ／Ａ変換回路 １２ センスアンプ ２０ 余裕値更新回路 ３０，５０，２０６ マージン値レジスタ ４０，６０，２０９ 遅延回路（ＤＬ） ７０，ＭＰ１１，ＭＰ１２ ＭＯＳＦＥＴ ２０１ ＢＩＳＴ回路 ２０２ 連続テスト回路 ２０３ マージン値更新回路 ２１０ 内部回路 ＭＣ１，ＭＣ２，…，ＭＣｎ スタティック型メモリ
セル ＷＬ１，ＷＬ２，…，ＷＬｎ ワード線 Ｂ，反転Ｂ ビット線 ＶＤＤ 電源電圧
セル ＷＬ１，ＷＬ２，…，ＷＬｎ ワード線 Ｂ，反転Ｂ ビット線 ＶＤＤ 電源電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 29/00 ３０３ Ｂ 6866−5Ｌ 2-3 Ｇ１１Ｃ 11/34 ３５４ Ｃ
Claims (3)
- 【請求項１】 内部回路の各信号タイミングの時間的余
裕値およびこれら各信号の動作レベルの動作状態余裕値
の少なくとも一方が調整される手段を有する半導体集積
回路において、これらの値に対応するデジタル値の記憶
手段をもち、その記憶された前記動作状態余裕値がアナ
ログ値に変換されて所定の内部回路に供給されそのアナ
ログ値に応答して出力された前記内部回路の出力信号に
より前記記憶手段の前記動作状態余裕値を調整し、前記
記憶手段の前記時間的余裕値に応答して所定の信号が遅
延されて所定の内部回路に供給されその出力信号により
前記記憶手段の前記時間的余裕値を調整するようにした
ことを特徴とする半導体集積回路。 - 【請求項２】 前記内部回路の出力信号に応答して前記
記憶手段の更新値の適否を判定する自己診断手段を有
し、この自己診断結果に応答して前記記憶手段の更新値
とその更新値による前記内部回路の動作確認用テスト信
号とが供給されて前記動作状態余裕値および前記動作状
態値を所定の値に調整するようにしたことを特徴とする
請求項１記載の半導体集積回路。 - 【請求項３】 前記自己診断手段が、所定の制御信号を
発生しこれらの信号に応答して動作する前記内部回路の
テスト結果の可否判定用ビルトイン・セルフ・テスト回
路と、前記テスト結果の可否に応答してその試験続行の
可否を判定し前記時間的余裕値または動作状態余裕値の
増減要求信号を出力する連続テスト制御回路と、前記増
減要求信号に応答して前記時間的余裕値または前記動作
状態余裕値の値を増加または減少して出力するマージン
値更新回路とを有し、前記時間的余裕値の値がマージン
値レジスタおよび遅延回路を介して、前記動作状態余裕
値の値がレベル値レジスタおよびデジタル・アナログ変
換回路を介してそれぞれ前記内部回路に供給されるよう
に構成されることを特徴とする請求項２記載の半導体集
積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5163719A JP2606082B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路 |
| KR1019940015866A KR0132639B1 (ko) | 1993-07-02 | 1994-07-02 | 주 회로의 마진을 결정하기 위한 내장 조절 시스템을 갖는 반도체 집적 회로 장치 |
| US08/270,834 US5453954A (en) | 1993-07-02 | 1994-07-05 | Semiconductor integrated circuit device with built-in regulating system for determining margins of main circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5163719A JP2606082B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0721776A true JPH0721776A (ja) | 1995-01-24 |
| JP2606082B2 JP2606082B2 (ja) | 1997-04-30 |
Family
ID=15779357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5163719A Expired - Lifetime JP2606082B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5453954A (ja) |
| JP (1) | JP2606082B2 (ja) |
| KR (1) | KR0132639B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366507B1 (en) | 1999-09-30 | 2002-04-02 | Hitachi, Ltd. | High speed semiconductor memory device with short word line switching time |
| JP2003059261A (ja) * | 2001-08-23 | 2003-02-28 | Matsushita Electric Ind Co Ltd | メモリシステム及び半導体集積回路 |
| JP2008171540A (ja) * | 2007-01-08 | 2008-07-24 | Arm Ltd | 集積回路の性能制御 |
| US7406643B2 (en) | 1998-09-25 | 2008-07-29 | Renesas Technology Corporation | Semiconductor integrated circuit device, method of manufacturing the device, and computer readable medium |
| JP2011503766A (ja) * | 2007-11-06 | 2011-01-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 記憶回路およびストレージ・アレイのタイミング特性を測定するための方法（プログラマブル・タイミングを備えたローカル・クロック・バッファを含むストレージ・アレイ） |
Families Citing this family (10)
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|---|---|---|---|---|
| FR2713008B1 (fr) * | 1993-11-23 | 1995-12-22 | Sgs Thomson Microelectronics | Mémoire non volatile modifiable électriquement avec contrôle d'écriture. |
| EP0698884A1 (en) * | 1994-08-24 | 1996-02-28 | Advanced Micro Devices, Inc. | Memory array for microprocessor cache |
| US5675539A (en) * | 1994-12-21 | 1997-10-07 | Sgs-Thomson Microelectronics, S.A. | Method and circuit for testing memories in integrated circuit form |
| WO1996024135A1 (en) * | 1995-01-30 | 1996-08-08 | Nexcom Technology, Inc. | Memory having adjustable operating characteristics and methods therefor |
| US5633828A (en) * | 1995-08-24 | 1997-05-27 | Sgs-Thomson Microelectronics, Inc. | Circuitry and methodology to test single bit failures of integrated circuit memory devices |
| US6094734A (en) * | 1997-08-22 | 2000-07-25 | Micron Technology, Inc. | Test arrangement for memory devices using a dynamic row for creating test data |
| US5933374A (en) * | 1998-06-15 | 1999-08-03 | Siemens Aktiengesellschaft | Memory with reduced wire connections |
| KR100384061B1 (ko) * | 2001-02-12 | 2003-05-14 | 삼성전자주식회사 | 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진인에이블 조절 장치 및 방법 |
| US7660175B2 (en) * | 2008-02-29 | 2010-02-09 | Infineon Technologies Ag | Integrated circuit, method for acquiring data and measurement system |
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1993
- 1993-07-02 JP JP5163719A patent/JP2606082B2/ja not_active Expired - Lifetime
-
1994
- 1994-07-02 KR KR1019940015866A patent/KR0132639B1/ko not_active IP Right Cessation
- 1994-07-05 US US08/270,834 patent/US5453954A/en not_active Expired - Lifetime
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| US7262986B2 (en) | 2001-08-23 | 2007-08-28 | Matsushita Electric Industrial Co., Ltd. | Memory system and semiconductor integrated circuit |
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| US7697315B2 (en) | 2001-08-23 | 2010-04-13 | Panasonic Corporation | Memory system and semiconductor integrated circuit |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5453954A (en) | 1995-09-26 |
| KR950004281A (ko) | 1995-02-17 |
| KR0132639B1 (ko) | 1998-04-16 |
| JP2606082B2 (ja) | 1997-04-30 |
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