JPH0291900A - 半導体メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ回路に関し、特に内部動作タイミ
ングのチエツクを行うためのテスト回路を備えた半導体
メモリ回路に関する。

［従来の技術］ 一般に半導体メモリ回路は、アドレスバッファ。

デコーダ、センスアンプ人出力バツファなどの回路ブロ
ックで構、伐されているが、これらの回路ブロックはシ
ーケンシャルに一定の時間間隔を持って動作させる必用
がある。すなわちアドレスバッファに続いてロウデコー
ダを、ロウデコーダ：こ続いてセンスアンプを、センス
アンプに続いてカラムデコーダを動作させる等々である
。これは前段の回路ブロックの出力か安定してから後段
の回路ブロックを活性化させないとハザード等動作上不
具合いが発生するからである。

現在行われている半導体メモリ回路においては、各々の
回路ブロックの動作は１つの外部１言号に直接同期して
動作する、いわゆる同期動作ではなく、外部信号によっ
て直接動作時刻を制御することかできないという意味で
非同期動作である。すなわち各々の回路ブロックの活性
信号は外部信号を受けて内部で一連に生成される信号で
あるため、これら内部制御信号間の遅延時間の設定が、
設計上重要な課題となっている。なぜならこれらの遅延
時間は短すぎると前述のように誤動１乍をもたらし、長
すぎるとアクセスタイムの低下につながるため、最適値
を持っているからである。

以下に、この発明の理解を容易にするために半導体メモ
リ装置の動作の一例を説明する。

第５図は多重アドレス人力方式のダイナミック型ランダ
ムアクセスメモリ回路のブロック図である。第５図にお
いてアドレス入力端子１に人力されたアドレス１言号は
ロウアドレス入力イネーブル信号１１かイネーブルにな
ると、ロウアドレスバッファ２にストアされる。ロウア
ドレスバッファ２のアドレスバッファ出力３はロウデコ
ーダ４に与えられ、ロウデコーダイネーブル盾号１２が
イネーブルになるとデコードされる。そのデコード出力
５はメモリセルアレイ６のワード線である。

ワード線５のうちの１本が高レベルになり、メモリセル
のデータがデジット線り、　　Ｄ　（８，９）　ｌこ乗
った後、センスアンプ活性化１言号１３がイネーブルと
なり、センスアンプ１０がデータの増幅をする。センス
アンプのデータ増幅完了信号１４がＣＡＳ系制御１言号
発生回路に与えられ、それによって発生する信号４８〜
５１がＩ１０スイッチ４６やＩ／○バッファ１５に与え
られ、データの読み出し、書込みなどが行われる。信号
１１，１２゜１３．１４のタイミングを決めるのがＲＡ
Ｓ系制御信号発生回路１７である。１言号１１．　１２
．　１３．１４のタイミングが最適となるように１７は
設計されなければならないが、一般に寄生素子の影響を
正確に反映した設計を行うことは難しく、従って一度試
作を行って実際のチップの測定結果て、タイミングの最
適値を求めるという方法が行われている。

従来この種の遅延時間の調整はアルミ配線工程のレイア
ウトパターンを変更することにより遅延時間の異なる複
数のチップを製作し、これらの実測結果より、最適遅延
時間を得るという方法とっていた。

一例を第６図（ａ）（ｂ）と第７図（ａ）　　（ｂ）に
示す。第６図（ｂ）は第６図（ａ）に比へ遅延時間をイ
ンバータ２段分調整する場合の回路図であり、第７図（
ａ）（ｂ）はこれらに対応したレイアウト図である。図
中６００はインバータ２個て構成された調整用信号経路
を示す。

［発明が解決しようとする問題点コ 前述のように半導体メモリの非同期で行われる動作にお
いては、ある信号の遅延をとって内部同間濡号として用
いており、その遅延時間が短いと誤動作のもとになって
しまう。

ここで第８図、第９図を参照してロウデコーダのハザー
ドを例にとって説明する。第５図に示された半導体メモ
リのアドレス入力端子に新しいアＩ・レス（番地ａに相
当するものとする）が与えられ、その後■Ｘ玉がイネー
ブルになったとする。

すると一定遅延後（時刻ｔ１とする）にアドレス人力イ
ネーブル信号がイネーブルになり新しいアドレスがアド
レスバッファにストアされ、そのアドレスバッファ出力
は時刻ｔ２にロウデコーダに与えられる。一方、アドレ
ス人力イネーブル信号の遅延をとった信号であるロウデ
コーダイネーブル信号が時刻ｔ３にイネーブルとなりア
ドレスをデコートしてワード線を１本高レベルにする。

この時ｔ３−ｔｌかｔ２−ｔｌより大きければ番地ａの
ワード線が高レベルになるがｔ３−ｔｌがｔ２−ｔｌよ
り小さかった場合、番地ａのアドレスが与えられる前の
外部アドレス端子の状態（番地ａ′に相当するものとす
る）がデコードされ番地ａ′のワード線にハザードが生
じる。特に第９図のように選択されるへきてない番地ａ
′のワード線にハザードが生じると、ロウ番地・ａ′の
セルデータかデイジット線にてて、そのデータがリフレ
ッシュされることなく、番地ａ゛のワード線は低レベル
になってしまうのでロウ番地ａ′のセルデータは破壊さ
れてしまう。またこれによってデイジッ）＆ｌ、Ｄのバ
ランスレベルもくずれるため、もし番地ａ′のセルデー
タと番地ａのセルデータが逆であった場合には番地ａの
セルデータを正しく読めなくなる可能性も生じる。

以上のように遅延時間の設定を誤ることは半導体メモリ
回路における致命的なミスとなる。

−万事導体メモリ回路においてはアクセス時間が製品の
性能を決定づける重要な要因となっているので、少して
もアクセス時間を短くしなければならない。そのため半
導体メモリにおいてはこの種の遅延時間をメモリ装置が
誤動作を起こさず、なおかつ最も短くなるように設定し
なくてはならない。

以上のような理由から、最適遅延時間を見つけろために
遅延時間の調整を行うことは、半導体メモリ装置の設計
に欠かせない課題である。しかし上述したようここ従来
は遅延信号のタイミングの調整を行うためには、アルミ
の配線工程を変えた試作品が出来上がってくるのを待た
なければならなかったので、最適遅延時間を決定するま
でに非常に長い時間を費やしていた。

［発明の従来技術に対する相違点コ 上述した従来の制御信号発生回路における遅延時間の調
整回路及び方法に対し、本発明は外部入力端子（テスト
ビン）のレベルを変えるだけで容易に遅延時間を変える
ことができる、という相違点を有する。

［問題点を解決するための手段］ 本発明の半導体メモリ回路は、第１の外部信号を遅延さ
せて得られる複数の制御濡号の各々により、シーケンシ
ャルに活性化される複数の回路ブロックを備え、前期複
数の制御信号間の遅延信号間の遅延時間が第２の外部信
号により制御されるという特徴を有している。

［実施例コ 第１図は本発明の第１実施例であるダイナミック型半導
体ランダムアクセスメモリのブロック図である。従来例
と同一の構成には同一番号を使用する。動作については
従来例と同様なのでここでは省略する。ＲＡＳ系制御信
号発生回路１７から発生するＲＡＳ系制御信号１１．　
１２．　１３．　１４のタイミングを調整する回路が、
遅延時間調整回路１９である。遅延時間調整回路１９は
外部入力端子１８のレベルを変えることによってＲＡＳ
系制御信号発生回路１７に作用し、信号１１，１２．１
３．１４のタイミングを変えることができる。

第２図は第１図における遅延時間調整回路の一例である
。経路ａは通常用いている信号経路（ＲＡＳ系遅延回路
の一部）、経路す、　　ｃ、　　ｄは遅延時間の調整を
行うときに用いろ信号経路である。

トランスファゲートＴＧＩ〜ＴＧ４の開閉１言号として
はそれぞれ２つの信号をデコートして作った１言号のう
ちの１本が入力しており、常にいずれか１つのトランス
ファゲートがオンするようになっている。この例では２
つの外部入力端子のレベルの組合せを変えることで３種
類の遅延タイミングでメモリ装置をテストすることがで
きる。

第３図は本発明の第２実施例である半導体メモリ（スタ
ティックＲＡＭ）のブロック図である。

以下読み出し動作を例にとって説明をする。ある種のス
タティックＲＡＭではロウアドレスが変化するとアドレ
スが変化したことを知らせる信号（、八ＴＤ）２０が発
生し、それからの複数の遅延番号を他回路のイネーブル
信号として使っている。

以下、第４図を参照して説明する。ＡＴＤが発生すると
デイジット線り、　　Ｄのプリチャージ信号２１がディ
セーブルになり、ロウデコーダ２８がアドレスをデコー
ドしおえだ頃に、選はれたワード線を高レベルにするた
めのワンショット信号２２を発生する。セルデータがデ
ータバス３Ｓにててきた頃に、センスアンプ活性化信号
２３をイネーブルにし、センスアンプ３７を活性化する
。ここでデータは読出されるが、その後センスアンプ３
７は非活性化してしまうので、その前にデータをラッチ
しておくための信号２４を発生し、読み出しデータをラ
ッチする。その後データ出力をセンスアンプからではな
く、ラッチ回路から取り出すようなセレクト信号２５を
発生し出力を切りかえる。信号２１，２２，２３，２４
．２５のタイミングを決めるのがＡＴＤ系制御信号発生
回路である。信号２１，２２，２３，２４．２５のＡＴ
Ｄに対する遅延時間が最小となり、かつ、メモリ装置が
誤動作しないようなタイミングを見つけるために遅延時
間調整回路３０を用いてＡＴＤ系制両信号発生回路の遅
延時間の調整を行う。第３図では外部入力端子４０のレ
ベルを変えるだけて遅延時間調整回路３０かＡＴＤ遅延
回路３５に作用し、信号２１．２２，２３，２４．２５
のうちの任意の信号の遅延時間を容易に変えることがで
きる。

は従来例のブロック図、第６図（ａ）（ｂ）は従来の遅
延時間調整方法を示す回路図、第７図（ａ）（ｂ）は第
６図（ａ）（ｂ）をレイアウトでそれぞれ表したレイア
ウト図、第８図、第９図は従来例の動作を説明するため
のタイミングチャートである。

［発明の効果］ 以上説明したように、本発明は外部入力端子のレベルを
変えることで、内部回路の遅延時間を調整する回路をメ
モリ回路内に付加したため遅延時間の調整が容易であり
、最適な遅延時間を見つけるのに時間がかからないとい
う効果を有する。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すブロック図、第２図
は第１実施例に含まれる遅延時間調整回路を示す回路図
、第３図は本発明の第２実施例のブロック図、第４図は
第３図で示された半導体メモリ装置の動作を表すタイミ
ングチャート、第５図１　・　・ ２　・　・ ３　・　・ ４　・　・ ５　・　・ ６　・　・ ７　・　・ ８　・　・ ９　・　・ １０　・ １１゜ １　Ｓ　・　・　・　・ ・・・・アドレス入力端子、 ・・・・アドレスバッファ、 ・・・・アドレスバッファ出力、 ・・・・ロウデコーダ、 ・・・ロウデコーダ出力＝ワード線、 ・・ダイナミックメモリセルアレイ、 ・カラムアドレスバッファ、 ・デイジット線Ｄ、 ・デイジット線ｒ、 ・センスアンプ、 １３．１４．　　・・・・ＲＡＳ系遅延信号、 ・・・・・Ｉ１０コントロール回路、 ・・・・周辺回路、 ・・・・ＲＡＳ系遅延回路、 ・・・・外部入力端子、 ・・・・遅延時間調整回路、 アドレス変化検出信号（ＡＴＤ）、 ２１、　２２．　２３゜ ２４．２５・・・・・ＡＴＤ遅延信号、２６　・ ２７　・ ２８　・ ２９　・ ３０　・ ３１　・ ３２　・ ３３　・ ３４　・ ；３５　・ ３６　・ ・・アドレスバッファ、 ・・アドレスバッファ出力、 ・・ロウデコーダ、 ・・ロウデコーダ出力、 ・・カラムデコーダ、 ・・カラムデコーダ出力、 ・スタティックメモリセルアレイ、 ・アドレス入力端子、 ・アドレス変化検出回路、 ・ＡＴＤ遅延回路、 ・データバス、 ３７・・・・・・センスアンプ、 ３８・・・・・・入出力データコントロール回路、３９
・・・・・・遅延時間調整回路、 ４０・・・・・・外部入力端子、 ４１・・・・・・アルミ配線、 ４２・・・・・・ポリサイド、 ４３・・・・・・Ｐ拡散層、 ４４・・・・・・Ｎ拡散層、 ４５・・・・・・コンタクト、 ４６・・・・・・■／○スイッチ、 ４７・　・　・　・　・　・　■／○バス、４８．４９
．！５０．５１・・・・・・制御信号、ＴＧＩ〜ＴＧ４
・・・・・・トランスファゲート、Ａ、Ｂ、Ｃ，Ｄ・・
・・・信号、 ＤＥＣＩ　φ・・・・・・・デコーダ。 特許出願人　　日本電気株式会社

Claims (1)

【特許請求の範囲】
1. 第１の外部信号を遅延させて得られる複数の制御信号の
   各々によりシーケンシャルに活性化される複数の回路ブ
   ロックを備え、前期複数の制御信号間の遅延時間が第２
   の外部信号により制御されることを特徴とする半導体メ
   モリ回路。