JPH11328952A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11328952A JPH11328952A JP10138105A JP13810598A JPH11328952A JP H11328952 A JPH11328952 A JP H11328952A JP 10138105 A JP10138105 A JP 10138105A JP 13810598 A JP13810598 A JP 13810598A JP H11328952 A JPH11328952 A JP H11328952A
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Abstract
(57)【要約】
【課題】 ダイナミック型RAM等の通常モードにおけ
る動作の高速性を確保しつつ、セルフリフレッシュモー
ド等における消費電力の低減を図る。 【解決手段】 セルフリフレッシュモードを有するダイ
ナミック型RAM等において、XアドレスデコーダXD
等の周辺回路を構成するMOSFETP1〜P4ならび
にN1〜N4を低しきい値電圧化するとともに、基板電
圧切り換え回路VSを設け、MOSFETP1〜P4な
らびにN1〜N4の基板部に供給される基板電圧VBP
及びVBNの電位を、通常モード時は、動作電源として
各MOSFETのソースに供給される内部電圧VDL又
は接地電位VSSと同電位とし、セルフリフレッシュモ
ード時には、それぞれ内部電圧VDLより高い例えば内
部電圧VPP又は所定の負電位の内部電圧VBBとす
る。
る動作の高速性を確保しつつ、セルフリフレッシュモー
ド等における消費電力の低減を図る。 【解決手段】 セルフリフレッシュモードを有するダイ
ナミック型RAM等において、XアドレスデコーダXD
等の周辺回路を構成するMOSFETP1〜P4ならび
にN1〜N4を低しきい値電圧化するとともに、基板電
圧切り換え回路VSを設け、MOSFETP1〜P4な
らびにN1〜N4の基板部に供給される基板電圧VBP
及びVBNの電位を、通常モード時は、動作電源として
各MOSFETのソースに供給される内部電圧VDL又
は接地電位VSSと同電位とし、セルフリフレッシュモ
ード時には、それぞれ内部電圧VDLより高い例えば内
部電圧VPP又は所定の負電位の内部電圧VBBとす
る。
Description
【0001】
【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、セルフリフレッシュモードを有する
ダイナミック型RAM(ランダムアクセスメモリ)なら
びにその高速化及び低消費電力化に利用して特に有効な
技術に関する。
置に関し、例えば、セルフリフレッシュモードを有する
ダイナミック型RAM(ランダムアクセスメモリ)なら
びにその高速化及び低消費電力化に利用して特に有効な
技術に関する。
【0002】
【従来の技術】情報蓄積キャパシタ及びアドレス選択M
OSFET(金属酸化物半導体型電界効果トランジス
タ。この明細書では、MOSFETをして絶縁ゲート型
電界効果トランジスタの総称とする)からなるダイナミ
ック型メモリセルが格子配置されてなるメモリアレイを
その基本構成要素とするダイナミック型RAMがある。
ダイナミック型RAMのメモリアレイを構成するダイナ
ミック型メモリセルは、その保持データを所定周期内に
読み出し、再書き込みするためのリフレッシュ動作を必
要とし、例えばスタンバイ時等において全ワード線に関
するリフレッシュ動作を自律的に実行するためのセルフ
リフレッシュモードを有する。
OSFET(金属酸化物半導体型電界効果トランジス
タ。この明細書では、MOSFETをして絶縁ゲート型
電界効果トランジスタの総称とする)からなるダイナミ
ック型メモリセルが格子配置されてなるメモリアレイを
その基本構成要素とするダイナミック型RAMがある。
ダイナミック型RAMのメモリアレイを構成するダイナ
ミック型メモリセルは、その保持データを所定周期内に
読み出し、再書き込みするためのリフレッシュ動作を必
要とし、例えばスタンバイ時等において全ワード線に関
するリフレッシュ動作を自律的に実行するためのセルフ
リフレッシュモードを有する。
【0003】
【発明が解決しようとする課題】近年における半導体集
積回路の微細化・高集積化技術の進歩は目覚ましく、ダ
イナミック型RAM等もその恩恵を受けて大規模化・大
容量化の一途にある。また、微細化されたMOSFET
等の素子破壊を防止し、大規模化・大容量化されたダイ
ナミック型RAM等の低消費電力化を図るため、動作電
源の低電圧化が進みつつあり、動作電源の低電圧化にと
もなう動作の遅れを補うため、特に周辺回路等を構成す
るMOSFETの低しきい値電圧化が図られつつある。
ところが、MOSFETの低しきい値電圧化は、その一
方でサブスレッショルド電流を大きくする原因となり、
これによって特にセルフリフレッシュモード時における
ダイナミック型RAMの低消費電力化が阻害される結果
となっている。
積回路の微細化・高集積化技術の進歩は目覚ましく、ダ
イナミック型RAM等もその恩恵を受けて大規模化・大
容量化の一途にある。また、微細化されたMOSFET
等の素子破壊を防止し、大規模化・大容量化されたダイ
ナミック型RAM等の低消費電力化を図るため、動作電
源の低電圧化が進みつつあり、動作電源の低電圧化にと
もなう動作の遅れを補うため、特に周辺回路等を構成す
るMOSFETの低しきい値電圧化が図られつつある。
ところが、MOSFETの低しきい値電圧化は、その一
方でサブスレッショルド電流を大きくする原因となり、
これによって特にセルフリフレッシュモード時における
ダイナミック型RAMの低消費電力化が阻害される結果
となっている。
【0004】この発明の目的は、通常モードにおける動
作の高速性を確保しつつ、セルフリフレッシュモード等
における消費電力の低減を図ったダイナミック型RAM
等の半導体集積回路装置を実現することにある。
作の高速性を確保しつつ、セルフリフレッシュモード等
における消費電力の低減を図ったダイナミック型RAM
等の半導体集積回路装置を実現することにある。
【0005】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【0006】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、セルフリフレッシュモードを
有するダイナミック型RAM等において、周辺回路等を
構成するMOSFETを低しきい値電圧化するととも
に、基板電圧切り換え回路を設け、周辺回路等を構成す
るPチャンネル及びNチャンネルMOSFETの基板部
に供給される基板電圧の電位を、通常モード時は、各M
OSFETのソースに供給される第1の内部電圧又は接
地電位と同電位とし、セルフリフレッシュモード時に
は、それぞれ第1の内部電圧より高い例えばワード線選
択電位又は所定の負電位とする。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、セルフリフレッシュモードを
有するダイナミック型RAM等において、周辺回路等を
構成するMOSFETを低しきい値電圧化するととも
に、基板電圧切り換え回路を設け、周辺回路等を構成す
るPチャンネル及びNチャンネルMOSFETの基板部
に供給される基板電圧の電位を、通常モード時は、各M
OSFETのソースに供給される第1の内部電圧又は接
地電位と同電位とし、セルフリフレッシュモード時に
は、それぞれ第1の内部電圧より高い例えばワード線選
択電位又は所定の負電位とする。
【0007】上記手段によれば、通常モード時は、低し
きい値電圧型MOSFETの特性を活かして高速動作を
行い、セルフリフレッシュモード時は、各MOSFET
を逆バイアス状態としてそのサブスレッショルド電流を
大幅に低減できるため、ダイナミック型RAM等の通常
動作時における高速性を保持しつつ、そのセルフリフレ
ッシュモード時における消費電力を大幅に低減すること
ができる。
きい値電圧型MOSFETの特性を活かして高速動作を
行い、セルフリフレッシュモード時は、各MOSFET
を逆バイアス状態としてそのサブスレッショルド電流を
大幅に低減できるため、ダイナミック型RAM等の通常
動作時における高速性を保持しつつ、そのセルフリフレ
ッシュモード時における消費電力を大幅に低減すること
ができる。
【0008】
【発明の実施の形態】図1には、この発明が適用された
ダイナミック型RAM(半導体集積回路装置)の一実施
例のブロック図が示されている。同図をもとに、まずこ
の実施例のダイナミック型RAMの構成及び動作の概要
について説明する。なお、図1の各ブロックを構成する
回路素子は、公知のMOSFET集積回路の製造技術に
より、単結晶シリコンのような1個の半導体基板面上に
形成される。
ダイナミック型RAM(半導体集積回路装置)の一実施
例のブロック図が示されている。同図をもとに、まずこ
の実施例のダイナミック型RAMの構成及び動作の概要
について説明する。なお、図1の各ブロックを構成する
回路素子は、公知のMOSFET集積回路の製造技術に
より、単結晶シリコンのような1個の半導体基板面上に
形成される。
【0009】図1において、この実施例のダイナミック
型RAMは、半導体基板面の大半を占めて配置されるメ
モリアレイMARYをその基本構成要素とする。メモリ
アレイMARYは、図の垂直方向に平行して配置される
所定数のワード線と、水平方向に平行して配置される所
定数組の相補ビット線とを含む。これらのワード線及び
相補ビット線の交点には、情報蓄積キャパシタ及びアド
レス選択MOSFETからなる多数のダイナミック型メ
モリセルが格子状に配置される。
型RAMは、半導体基板面の大半を占めて配置されるメ
モリアレイMARYをその基本構成要素とする。メモリ
アレイMARYは、図の垂直方向に平行して配置される
所定数のワード線と、水平方向に平行して配置される所
定数組の相補ビット線とを含む。これらのワード線及び
相補ビット線の交点には、情報蓄積キャパシタ及びアド
レス選択MOSFETからなる多数のダイナミック型メ
モリセルが格子状に配置される。
【0010】メモリアレイMARYを構成するワード線
は、XアドレスデコーダXDに結合され、択一的に所定
の選択レベルとされる。このXアドレスデコーダXDに
は、XアドレスバッファXBからi+1ビットの内部ア
ドレス信号X0〜Xiが供給されるとともに、タイミン
グ発生回路TGから内部制御信号XGが供給される。ま
た、XアドレスバッファXBには、外部のアクセス装置
からアドレス入力端子A0〜Aiを介してXアドレス信
号AX0〜AXiが時分割的に供給されるとともに、リ
フレッシュ制御回路RFCからi+1ビットのリフレッ
シュアドレス信号R0〜Riが供給され、さらにタイミ
ング発生回路TGから内部制御信号XL及びRFが供給
される。なお、内部制御信号RFは、ダイナミック型R
AMが通常の動作モードで選択状態とされるときロウレ
ベルとされ、セルフリフレッシュモード及びCBR(C
ASビフォアRAS)リフレッシュモード等のリフレッ
シュモードで選択状態とされるときハイレベルとされ
る。
は、XアドレスデコーダXDに結合され、択一的に所定
の選択レベルとされる。このXアドレスデコーダXDに
は、XアドレスバッファXBからi+1ビットの内部ア
ドレス信号X0〜Xiが供給されるとともに、タイミン
グ発生回路TGから内部制御信号XGが供給される。ま
た、XアドレスバッファXBには、外部のアクセス装置
からアドレス入力端子A0〜Aiを介してXアドレス信
号AX0〜AXiが時分割的に供給されるとともに、リ
フレッシュ制御回路RFCからi+1ビットのリフレッ
シュアドレス信号R0〜Riが供給され、さらにタイミ
ング発生回路TGから内部制御信号XL及びRFが供給
される。なお、内部制御信号RFは、ダイナミック型R
AMが通常の動作モードで選択状態とされるときロウレ
ベルとされ、セルフリフレッシュモード及びCBR(C
ASビフォアRAS)リフレッシュモード等のリフレッ
シュモードで選択状態とされるときハイレベルとされ
る。
【0011】XアドレスバッファXBは、ダイナミック
型RAMが通常の動作モードで選択状態とされ内部制御
信号RFがロウレベルとされるとき、アドレス入力端子
A0〜Aiを介して供給されるi+1ビットのXアドレ
ス信号AX0〜AXiを内部制御信号XLに従って取り
込み、保持する。また、ダイナミック型RAMがリフレ
ッシュモードで選択状態とされ内部制御信号RFがハイ
レベルとされるとき、リフレッシュ制御回路RFCから
供給されるi+1ビットのリフレッシュアドレス信号R
0〜Riを内部制御信号XLに従って取り込み、保持す
る。そして、これらのXアドレス信号又はリフレッシュ
アドレス信号をもとに内部アドレス信号X0〜Xiを形
成して、XアドレスデコーダXDに供給する。
型RAMが通常の動作モードで選択状態とされ内部制御
信号RFがロウレベルとされるとき、アドレス入力端子
A0〜Aiを介して供給されるi+1ビットのXアドレ
ス信号AX0〜AXiを内部制御信号XLに従って取り
込み、保持する。また、ダイナミック型RAMがリフレ
ッシュモードで選択状態とされ内部制御信号RFがハイ
レベルとされるとき、リフレッシュ制御回路RFCから
供給されるi+1ビットのリフレッシュアドレス信号R
0〜Riを内部制御信号XLに従って取り込み、保持す
る。そして、これらのXアドレス信号又はリフレッシュ
アドレス信号をもとに内部アドレス信号X0〜Xiを形
成して、XアドレスデコーダXDに供給する。
【0012】XアドレスデコーダXDは、内部制御信号
XGのハイレベルを受けて選択的に動作状態とされ、内
部アドレス信号X0〜Xiをデコードして、メモリアレ
イMARYの対応するワード線を択一的に選択レベルと
する。
XGのハイレベルを受けて選択的に動作状態とされ、内
部アドレス信号X0〜Xiをデコードして、メモリアレ
イMARYの対応するワード線を択一的に選択レベルと
する。
【0013】この実施例において、Xアドレスデコーダ
XDを含むダイナミック型RAMの周辺回路は、低しき
い値電圧型のMOSFETを中心に構成され、外部から
供給される電源電圧VDDを降圧して生成される内部電
圧VDLと接地電位VSSをその動作電源とする。ま
た、ワード線の選択レベルは、電源電圧VDDを昇圧し
て生成されかつ電源電圧VDDよりも絶対値の大きな内
部電圧VPPとされ、その非選択レベルは外部から供給
される接地電位VSSとされる。
XDを含むダイナミック型RAMの周辺回路は、低しき
い値電圧型のMOSFETを中心に構成され、外部から
供給される電源電圧VDDを降圧して生成される内部電
圧VDLと接地電位VSSをその動作電源とする。ま
た、ワード線の選択レベルは、電源電圧VDDを昇圧し
て生成されかつ電源電圧VDDよりも絶対値の大きな内
部電圧VPPとされ、その非選択レベルは外部から供給
される接地電位VSSとされる。
【0014】一方、XアドレスデコーダXD等の周辺回
路を構成するPチャンネルMOSFETの基板部には、
基板電圧切り換え回路VSを介して基板電圧VBPが供
給され、NチャンネルMOSFETの基板部には基板電
圧VBNが供給される。このうち、PチャンネルMOS
FETの基板部に供給される基板電圧VBPは、ダイナ
ミック型RAMが通常の動作モードとされるとき周辺回
路の高電位側動作電源つまり内部電圧VDLと同電位さ
れ、ダイナミック型RAMがセルフリフレッシュモード
とされるときはワード線選択電位つまり内部電圧VPP
と同電位とされる。また、NチャンネルMOSFETの
基板部に供給される基板電圧VBNは、ダイナミック型
RAMが通常の動作モードとされるとき周辺回路の低電
位側動作電源つまり接地電位VSSと同電位とされ、ダ
イナミック型RAMがセルフリフレッシュモードとされ
るときは所定の負電位つまり内部電圧VBBとされる。
XアドレスデコーダXDの具体的構成例と基板電圧供給
経路の具体的接続形態ならびにその各電圧の電位等につ
いては、後で詳細に説明する。
路を構成するPチャンネルMOSFETの基板部には、
基板電圧切り換え回路VSを介して基板電圧VBPが供
給され、NチャンネルMOSFETの基板部には基板電
圧VBNが供給される。このうち、PチャンネルMOS
FETの基板部に供給される基板電圧VBPは、ダイナ
ミック型RAMが通常の動作モードとされるとき周辺回
路の高電位側動作電源つまり内部電圧VDLと同電位さ
れ、ダイナミック型RAMがセルフリフレッシュモード
とされるときはワード線選択電位つまり内部電圧VPP
と同電位とされる。また、NチャンネルMOSFETの
基板部に供給される基板電圧VBNは、ダイナミック型
RAMが通常の動作モードとされるとき周辺回路の低電
位側動作電源つまり接地電位VSSと同電位とされ、ダ
イナミック型RAMがセルフリフレッシュモードとされ
るときは所定の負電位つまり内部電圧VBBとされる。
XアドレスデコーダXDの具体的構成例と基板電圧供給
経路の具体的接続形態ならびにその各電圧の電位等につ
いては、後で詳細に説明する。
【0015】リフレッシュ制御回路RFCには、タイミ
ング発生回路TGから内部制御信号RFが供給され、そ
の出力信号つまりリフレッシュアドレス信号R0〜Ri
は、前述のように、XアドレスバッファXBに供給され
る。なお、内部制御信号RFは、前述のように、ダイナ
ミック型RAMが通常モードで選択状態とされるときロ
ウレベルとされ、セルフリフレッシュモード又はCBR
リフレッシュモードで選択状態とされるとき所定のタイ
ミングでハイレベルとされる。
ング発生回路TGから内部制御信号RFが供給され、そ
の出力信号つまりリフレッシュアドレス信号R0〜Ri
は、前述のように、XアドレスバッファXBに供給され
る。なお、内部制御信号RFは、前述のように、ダイナ
ミック型RAMが通常モードで選択状態とされるときロ
ウレベルとされ、セルフリフレッシュモード又はCBR
リフレッシュモードで選択状態とされるとき所定のタイ
ミングでハイレベルとされる。
【0016】この実施例において、ダイナミック型RA
Mは、全ワード線に関するリフレッシュ動作を所定の周
期で自律的に実行しうるセルフリフレッシュモードと、
外部のアクセス装置の主導でしかもリフレッシュ制御回
路RFC内のリフレッシュアドレスカウンタによってワ
ード線を順次指定しながら実行しうるCBRリフレッシ
ュモードとを有する。このうち、CBRリフレッシュモ
ードは、起動制御信号が所定の組み合わせ、つまりカラ
ムアドレスストローブ信号CASB(ここで、それが有
効とされるとき選択的にロウレベルとされるいわゆる反
転信号等については、その名称の末尾にBを付して表
す。以下同様)がロウアドレスストローブ信号RASB
に先立ってロウレベルとされることで選択的に指定さ
れ、セルフリフレッシュモードは、ロウアドレスストロ
ーブ信号RASBがカラムアドレスストローブ信号CA
SBに遅れてロウレベルとされた後、さらに所定時間を
超えてロウレベルとされ続けることで選択的に指定され
る。
Mは、全ワード線に関するリフレッシュ動作を所定の周
期で自律的に実行しうるセルフリフレッシュモードと、
外部のアクセス装置の主導でしかもリフレッシュ制御回
路RFC内のリフレッシュアドレスカウンタによってワ
ード線を順次指定しながら実行しうるCBRリフレッシ
ュモードとを有する。このうち、CBRリフレッシュモ
ードは、起動制御信号が所定の組み合わせ、つまりカラ
ムアドレスストローブ信号CASB(ここで、それが有
効とされるとき選択的にロウレベルとされるいわゆる反
転信号等については、その名称の末尾にBを付して表
す。以下同様)がロウアドレスストローブ信号RASB
に先立ってロウレベルとされることで選択的に指定さ
れ、セルフリフレッシュモードは、ロウアドレスストロ
ーブ信号RASBがカラムアドレスストローブ信号CA
SBに遅れてロウレベルとされた後、さらに所定時間を
超えてロウレベルとされ続けることで選択的に指定され
る。
【0017】リフレッシュ制御回路RFCは、ダイナミ
ック型RAMがリフレッシュモードとされ内部制御信号
RFがハイレベルとされるとき、内部のリフレッシュア
ドレスカウンタをカウントアップしてリフレッシュアド
レス信号R0〜Riを順次生成し、Xアドレスバッファ
XBに供給する。
ック型RAMがリフレッシュモードとされ内部制御信号
RFがハイレベルとされるとき、内部のリフレッシュア
ドレスカウンタをカウントアップしてリフレッシュアド
レス信号R0〜Riを順次生成し、Xアドレスバッファ
XBに供給する。
【0018】次に、メモリアレイMARYを構成する相
補ビット線は、図の左方においてセンスアンプSAに結
合され、このセンスアンプSAを介して8組ずつ選択的
に相補共通データ線CD0*〜CD7*(ここで、例え
ば非反転共通データ線CD0及び反転共通データ線CD
0Bを、合わせて相補共通データ線CD0*のように*
を付して表す。以下同様)に接続される。センスアンプ
SAには、YアドレスデコーダYDから図示されない所
定ビットのビット線選択信号が供給されるとともに、タ
イミング発生回路TGから内部制御信号PA及び図示さ
れない内部制御信号PCが供給される。また、Yアドレ
スデコーダYDには、YアドレスバッファYBからi+
1ビットの内部アドレス信号Y0〜Yiが供給されると
ともに、タイミング発生回路TGから内部制御信号YG
が供給される。さらに、YアドレスバッファYBには、
外部のアクセス装置からアドレス入力端子A0〜Aiを
介してYアドレス信号AY0〜AYiが時分割的に供給
されるとともに、タイミング発生回路TGから内部制御
信号YLが供給される。
補ビット線は、図の左方においてセンスアンプSAに結
合され、このセンスアンプSAを介して8組ずつ選択的
に相補共通データ線CD0*〜CD7*(ここで、例え
ば非反転共通データ線CD0及び反転共通データ線CD
0Bを、合わせて相補共通データ線CD0*のように*
を付して表す。以下同様)に接続される。センスアンプ
SAには、YアドレスデコーダYDから図示されない所
定ビットのビット線選択信号が供給されるとともに、タ
イミング発生回路TGから内部制御信号PA及び図示さ
れない内部制御信号PCが供給される。また、Yアドレ
スデコーダYDには、YアドレスバッファYBからi+
1ビットの内部アドレス信号Y0〜Yiが供給されると
ともに、タイミング発生回路TGから内部制御信号YG
が供給される。さらに、YアドレスバッファYBには、
外部のアクセス装置からアドレス入力端子A0〜Aiを
介してYアドレス信号AY0〜AYiが時分割的に供給
されるとともに、タイミング発生回路TGから内部制御
信号YLが供給される。
【0019】YアドレスバッファYBは、アドレス入力
端子A0〜Aiを介して供給されるYアドレス信号AY
0〜AYiを内部制御信号YLに従って取り込み、保持
するとともに、これらのYアドレス信号をもとに内部ア
ドレス信号Y0〜Yiを形成して、Yアドレスデコーダ
YDに供給する。また、YアドレスデコーダYDは、内
部制御信号YGのハイレベルを受けて選択的に動作状態
とされ、内部アドレス信号Y0〜Yiをデコードして、
センスアンプSAに対するビット線選択信号の対応する
ビットを択一的にハイレベルの選択レベルとする。
端子A0〜Aiを介して供給されるYアドレス信号AY
0〜AYiを内部制御信号YLに従って取り込み、保持
するとともに、これらのYアドレス信号をもとに内部ア
ドレス信号Y0〜Yiを形成して、Yアドレスデコーダ
YDに供給する。また、YアドレスデコーダYDは、内
部制御信号YGのハイレベルを受けて選択的に動作状態
とされ、内部アドレス信号Y0〜Yiをデコードして、
センスアンプSAに対するビット線選択信号の対応する
ビットを択一的にハイレベルの選択レベルとする。
【0020】センスアンプSAは、メモリアレイMAR
Yの各相補ビット線に対応して設けられる所定数の単位
回路を含み、これらの単位回路のそれぞれは、一対のC
MOS(相補型MOS)インバータが交差結合されてな
る単位増幅回路と、Nチャンネル型の3個のプリチャー
ジMOSFETが直並列結合されてなるビット線プリチ
ャージ回路と、Nチャンネル型の一対のスイッチMOS
FETとをそれぞれ含む。このうち、各単位回路の単位
増幅回路は、ダイナミック型RAMが選択状態とされ内
部制御信号PAがハイレベルとされることで選択的にか
つ一斉に動作状態とされ、メモリアレイMARYの選択
ワード線に結合される所定数のメモリセルから対応する
相補ビット線を介して出力される微小読み出し信号をそ
れぞれ増幅して、ハイレベル又はロウレベルの2値読み
出し信号とする。
Yの各相補ビット線に対応して設けられる所定数の単位
回路を含み、これらの単位回路のそれぞれは、一対のC
MOS(相補型MOS)インバータが交差結合されてな
る単位増幅回路と、Nチャンネル型の3個のプリチャー
ジMOSFETが直並列結合されてなるビット線プリチ
ャージ回路と、Nチャンネル型の一対のスイッチMOS
FETとをそれぞれ含む。このうち、各単位回路の単位
増幅回路は、ダイナミック型RAMが選択状態とされ内
部制御信号PAがハイレベルとされることで選択的にか
つ一斉に動作状態とされ、メモリアレイMARYの選択
ワード線に結合される所定数のメモリセルから対応する
相補ビット線を介して出力される微小読み出し信号をそ
れぞれ増幅して、ハイレベル又はロウレベルの2値読み
出し信号とする。
【0021】一方、各単位回路のビット線プリチャージ
回路を構成するプリチャージMOSFETは、内部制御
信号PCのハイレベルを受けて選択的にかつ一斉にオン
状態となり、メモリアレイMARYの対応する相補ビッ
ト線の非反転及び反転信号線を所定の中間電位にプリチ
ャージする。また、各単位回路のスイッチMOSFET
対は、ビット線選択信号の対応するビットのハイレベル
を受けて8組ずつ選択的にオン状態となり、メモリアレ
イMARYの対応する8組の相補ビット線と相補共通デ
ータ線CD0*〜CD7*との間を選択的に接続する。
回路を構成するプリチャージMOSFETは、内部制御
信号PCのハイレベルを受けて選択的にかつ一斉にオン
状態となり、メモリアレイMARYの対応する相補ビッ
ト線の非反転及び反転信号線を所定の中間電位にプリチ
ャージする。また、各単位回路のスイッチMOSFET
対は、ビット線選択信号の対応するビットのハイレベル
を受けて8組ずつ選択的にオン状態となり、メモリアレ
イMARYの対応する8組の相補ビット線と相補共通デ
ータ線CD0*〜CD7*との間を選択的に接続する。
【0022】相補共通データ線CD0*〜CD7*は、
データ入出力回路IOの対応する単位回路に結合され
る。このデータ入出力回路IOには、タイミング発生回
路TGから図示されない内部制御信号WP及びOCが供
給される。
データ入出力回路IOの対応する単位回路に結合され
る。このデータ入出力回路IOには、タイミング発生回
路TGから図示されない内部制御信号WP及びOCが供
給される。
【0023】データ入出力回路IOは、相補共通データ
線CD0*〜CD7*に対応して設けられる8個の単位
回路を備え、これらの単位回路のそれぞれは、ライトア
ンプ及びメインアンプならびにデータ入力バッファ及び
データ出力バッファを含む。このうち、各単位回路を構
成するライトアンプの出力端子及びメインアンプの入力
端子は、対応する相補共通データ線CD0*〜CD7*
にそれぞれ共通結合される。また、各単位回路のライト
アンプの入力端子は、対応するデータ入力バッファの出
力端子にそれぞれ結合され、各単位回路のメインアンプ
の出力端子は、対応するデータ出力バッファの入力端子
に結合される。各単位回路を構成するデータ入力バッフ
ァの入力端子及びデータ出力バッファの出力端子は、対
応するデータ入出力端子D0〜D7にそれぞれ共通結合
される。各単位回路のライトアンプには、上記内部制御
信号WPが共通に供給され、各単位回路のデータ出力バ
ッファには、内部制御信号OCが共通に供給される。
線CD0*〜CD7*に対応して設けられる8個の単位
回路を備え、これらの単位回路のそれぞれは、ライトア
ンプ及びメインアンプならびにデータ入力バッファ及び
データ出力バッファを含む。このうち、各単位回路を構
成するライトアンプの出力端子及びメインアンプの入力
端子は、対応する相補共通データ線CD0*〜CD7*
にそれぞれ共通結合される。また、各単位回路のライト
アンプの入力端子は、対応するデータ入力バッファの出
力端子にそれぞれ結合され、各単位回路のメインアンプ
の出力端子は、対応するデータ出力バッファの入力端子
に結合される。各単位回路を構成するデータ入力バッフ
ァの入力端子及びデータ出力バッファの出力端子は、対
応するデータ入出力端子D0〜D7にそれぞれ共通結合
される。各単位回路のライトアンプには、上記内部制御
信号WPが共通に供給され、各単位回路のデータ出力バ
ッファには、内部制御信号OCが共通に供給される。
【0024】データ入出力回路IOの各単位回路のデー
タ入力バッファは、ダイナミック型RAMが書き込みモ
ードで選択状態とされるとき、データ入力端子D0〜D
7を介して供給される8ビットの書き込みデータを取り
込み、対応するライトアンプにそれぞれ伝達する。この
とき、各単位回路のライトアンプは、内部制御信号WP
のハイレベルを受けて選択的に動作状態となり、対応す
るデータ入力バッファから伝達される書き込みデータを
それぞれ所定の相補書き込み信号とした後、相補共通デ
ータ線CD0*〜CD7*からセンスアンプSAを介し
てメモリアレイMARYの選択された8個のメモリセル
に書き込む。
タ入力バッファは、ダイナミック型RAMが書き込みモ
ードで選択状態とされるとき、データ入力端子D0〜D
7を介して供給される8ビットの書き込みデータを取り
込み、対応するライトアンプにそれぞれ伝達する。この
とき、各単位回路のライトアンプは、内部制御信号WP
のハイレベルを受けて選択的に動作状態となり、対応す
るデータ入力バッファから伝達される書き込みデータを
それぞれ所定の相補書き込み信号とした後、相補共通デ
ータ線CD0*〜CD7*からセンスアンプSAを介し
てメモリアレイMARYの選択された8個のメモリセル
に書き込む。
【0025】一方、データ入出力回路IOの各単位回路
のメインアンプは、ダイナミック型RAMが読み出しモ
ードで選択状態とされるとき、メモリアレイMARYの
選択された8個のメモリセルからセンスアンプSA及び
相補共通データ線CD0*〜CD7*を介して出力され
る2値読み出し信号をさらに増幅して、対応するデータ
出力バッファに伝達する。このとき、各単位回路のデー
タ出力バッファは、内部制御信号OCのハイレベルを受
けて選択的に動作状態となり、対応するメインアンプか
ら伝達される読み出しデータをさらに増幅した後、デー
タ入出力端子D0〜D7を介して外部のアクセス装置に
出力する。
のメインアンプは、ダイナミック型RAMが読み出しモ
ードで選択状態とされるとき、メモリアレイMARYの
選択された8個のメモリセルからセンスアンプSA及び
相補共通データ線CD0*〜CD7*を介して出力され
る2値読み出し信号をさらに増幅して、対応するデータ
出力バッファに伝達する。このとき、各単位回路のデー
タ出力バッファは、内部制御信号OCのハイレベルを受
けて選択的に動作状態となり、対応するメインアンプか
ら伝達される読み出しデータをさらに増幅した後、デー
タ入出力端子D0〜D7を介して外部のアクセス装置に
出力する。
【0026】タイミング発生回路TGは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号RASB,カラムアドレスストローブ信
号CASBならびにライトイネーブル信号WEBをもと
に、上記各種の内部制御信号等を選択的に形成して、ダ
イナミック型RAMの各部に供給する。
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号RASB,カラムアドレスストローブ信
号CASBならびにライトイネーブル信号WEBをもと
に、上記各種の内部制御信号等を選択的に形成して、ダ
イナミック型RAMの各部に供給する。
【0027】ダイナミック型RAMには、さらに、外部
端子VDDを介して電源電圧VDDが供給され、外部端
子VSSを介して接地電位VSSが供給される。また、
ダイナミック型RAMは、電源電圧VDD及び接地電位
VSSをもとに所定の内部電圧VPP(第2の内部電
圧),VDL(第1の内部電圧)ならびにVBB(第3
の内部電圧)を生成する内部電圧発生回路VGと、Xア
ドレスデコーダXD等の周辺回路に対する基板電圧VB
P(第1の基板電圧)及びVBN(第2の基板電圧)の
電位を選択的に切り換える基板電圧切り換え回路VSと
を備える。基板電圧切り換え回路VSには、内部電圧発
生回路VGから内部電圧VPP,VDLならびにVBB
が供給されるとともに、タイミング発生回路TGから内
部制御信号SRFが供給される。特に制限されないが、
電源電圧VDDは例えば+2.5V(ボルト)とされ、
内部電圧VPP,VDLならびにVBBは、それぞれ+
3.6V(第1の電位),+1.8Vならびに−1.0
V(第2の電位)とされる。また、内部制御信号SRF
は、ダイナミック型RAMがセルフリフレッシュモード
とされるとき、所定のタイミングで選択的にハイレベル
とされる。
端子VDDを介して電源電圧VDDが供給され、外部端
子VSSを介して接地電位VSSが供給される。また、
ダイナミック型RAMは、電源電圧VDD及び接地電位
VSSをもとに所定の内部電圧VPP(第2の内部電
圧),VDL(第1の内部電圧)ならびにVBB(第3
の内部電圧)を生成する内部電圧発生回路VGと、Xア
ドレスデコーダXD等の周辺回路に対する基板電圧VB
P(第1の基板電圧)及びVBN(第2の基板電圧)の
電位を選択的に切り換える基板電圧切り換え回路VSと
を備える。基板電圧切り換え回路VSには、内部電圧発
生回路VGから内部電圧VPP,VDLならびにVBB
が供給されるとともに、タイミング発生回路TGから内
部制御信号SRFが供給される。特に制限されないが、
電源電圧VDDは例えば+2.5V(ボルト)とされ、
内部電圧VPP,VDLならびにVBBは、それぞれ+
3.6V(第1の電位),+1.8Vならびに−1.0
V(第2の電位)とされる。また、内部制御信号SRF
は、ダイナミック型RAMがセルフリフレッシュモード
とされるとき、所定のタイミングで選択的にハイレベル
とされる。
【0028】基板電圧切り換え回路VSは、ダイナミッ
ク型RAMが通常の動作モードとされ内部制御信号SR
Fがロウレベルとされるとき、周辺回路を構成するPチ
ャンネル及びNチャンネルMOSFETの基板部に供給
される基板電圧VBP及びVBNの電位をそれぞれのソ
ースに供給される内部電圧VDL又は接地電位VSSと
同電位とし、ダイナミック型RAMがセルフリフレッシ
ュモードとされ内部制御信号SRFがハイレベルとされ
るときには、それぞれの電位を内部電圧VPP又はVB
Bとする。なお、基板電圧供給経路を含む基板電圧切り
換え回路VSの具体的構成及び動作等については、後で
詳細に説明する。
ク型RAMが通常の動作モードとされ内部制御信号SR
Fがロウレベルとされるとき、周辺回路を構成するPチ
ャンネル及びNチャンネルMOSFETの基板部に供給
される基板電圧VBP及びVBNの電位をそれぞれのソ
ースに供給される内部電圧VDL又は接地電位VSSと
同電位とし、ダイナミック型RAMがセルフリフレッシ
ュモードとされ内部制御信号SRFがハイレベルとされ
るときには、それぞれの電位を内部電圧VPP又はVB
Bとする。なお、基板電圧供給経路を含む基板電圧切り
換え回路VSの具体的構成及び動作等については、後で
詳細に説明する。
【0029】図2には、図1のダイナミック型RAMの
基板電圧供給経路を説明するための一実施例の接続図が
示され、図3には、図1のダイナミック型RAMの一実
施例の信号波形図が示されている。両図をもとに、この
実施例のダイナミック型RAMの基板電圧供給経路の具
体的接続形態とXアドレスデコーダXD及び基板電圧切
り換え回路VSの具体的構成及び動作ならびにその特徴
について説明する。なお、図2に示されるXアドレスデ
コーダXDの回路構成は、基板電圧供給経路を説明する
ための基本構成例であって、XアドレスデコーダXDの
論理的な構成及び機能に制約を与えるものではない。ま
た、その基板(チャネル)部に矢印が付されるMOSF
ETはPチャンネル型(第1導電型)であって、矢印の
付されないNチャンネル型(第2導電型)MOSFET
と区別して示される。
基板電圧供給経路を説明するための一実施例の接続図が
示され、図3には、図1のダイナミック型RAMの一実
施例の信号波形図が示されている。両図をもとに、この
実施例のダイナミック型RAMの基板電圧供給経路の具
体的接続形態とXアドレスデコーダXD及び基板電圧切
り換え回路VSの具体的構成及び動作ならびにその特徴
について説明する。なお、図2に示されるXアドレスデ
コーダXDの回路構成は、基板電圧供給経路を説明する
ための基本構成例であって、XアドレスデコーダXDの
論理的な構成及び機能に制約を与えるものではない。ま
た、その基板(チャネル)部に矢印が付されるMOSF
ETはPチャンネル型(第1導電型)であって、矢印の
付されないNチャンネル型(第2導電型)MOSFET
と区別して示される。
【0030】図2において、XアドレスデコーダXD
は、特に制限されないが、インバータV1及びV2なら
びにナンド(NAND)ゲートNA1を含む。このう
ち、インバータV1及びV2は、それぞれPチャンネル
MOSFETP1及びNチャンネルMOSFETN1な
らびにPチャンネルMOSFETP2及びNチャンネル
MOSFETN2からなり、ナンドゲートNA1は、そ
れぞれ2個のPチャンネルMOSFETP3及びP4な
らびにNチャンネルMOSFETN3及びN4からな
る。なお、インバータV1及びV2ならびにナンドゲー
トNA1を構成するPチャンネルMOSFETP1〜P
4ならびにNチャンネルMOSFETN1〜N4は、と
もに低しきい値電圧型MOSFETとされ、その通常動
作時におけるしきい値電圧は、例えば0.8Vのように
比較的小さな値とされる。
は、特に制限されないが、インバータV1及びV2なら
びにナンド(NAND)ゲートNA1を含む。このう
ち、インバータV1及びV2は、それぞれPチャンネル
MOSFETP1及びNチャンネルMOSFETN1な
らびにPチャンネルMOSFETP2及びNチャンネル
MOSFETN2からなり、ナンドゲートNA1は、そ
れぞれ2個のPチャンネルMOSFETP3及びP4な
らびにNチャンネルMOSFETN3及びN4からな
る。なお、インバータV1及びV2ならびにナンドゲー
トNA1を構成するPチャンネルMOSFETP1〜P
4ならびにNチャンネルMOSFETN1〜N4は、と
もに低しきい値電圧型MOSFETとされ、その通常動
作時におけるしきい値電圧は、例えば0.8Vのように
比較的小さな値とされる。
【0031】インバータV1及びV2ならびにナンドゲ
ートNA1を構成するPチャンネルMOSFETP1〜
P4のソースには、内部電圧VDL(第1の動作電源)
が供給され、NチャンネルMOSFETN1〜N4のソ
ースには、接地電位VSS(第2の動作電源)が供給さ
れる。また、これらのインバータ及びナンドゲートを構
成するPチャンネルMOSFETP1〜P4の基板部に
は、基板電圧切り換え回路VSから基板電圧VBPが共
通に供給され、NチャンネルMOSFETN1〜N4の
基板部には基板電圧VBNが共通に供給される。
ートNA1を構成するPチャンネルMOSFETP1〜
P4のソースには、内部電圧VDL(第1の動作電源)
が供給され、NチャンネルMOSFETN1〜N4のソ
ースには、接地電位VSS(第2の動作電源)が供給さ
れる。また、これらのインバータ及びナンドゲートを構
成するPチャンネルMOSFETP1〜P4の基板部に
は、基板電圧切り換え回路VSから基板電圧VBPが共
通に供給され、NチャンネルMOSFETN1〜N4の
基板部には基板電圧VBNが共通に供給される。
【0032】XアドレスデコーダXDを構成するインバ
ータV1の入力端子つまりMOSFETP1及びN1の
共通結合されたゲートには、図示されない前段回路から
内部信号S1が供給される。また、インバータV1の出
力信号S2は、インバータV2の入力端子つまりMOS
FETP2及びN2の共通結合されたゲートに供給さ
れ、このインバータV2の出力信号S3は、ナンドゲー
トNA1の一方の入力端子つまりMOSFETP3及び
N3の共通結合されたゲートに供給される。ナンドゲー
トNA1の他方の入力端子つまりMOSFETP4及び
N4の共通結合されたゲートには、図示されない他の前
段回路から内部信号S5が供給され、その出力信号S4
は、図示されない後段回路に供給される。
ータV1の入力端子つまりMOSFETP1及びN1の
共通結合されたゲートには、図示されない前段回路から
内部信号S1が供給される。また、インバータV1の出
力信号S2は、インバータV2の入力端子つまりMOS
FETP2及びN2の共通結合されたゲートに供給さ
れ、このインバータV2の出力信号S3は、ナンドゲー
トNA1の一方の入力端子つまりMOSFETP3及び
N3の共通結合されたゲートに供給される。ナンドゲー
トNA1の他方の入力端子つまりMOSFETP4及び
N4の共通結合されたゲートには、図示されない他の前
段回路から内部信号S5が供給され、その出力信号S4
は、図示されない後段回路に供給される。
【0033】これにより、インバータV1は、内部信号
S1を論理反転して内部信号S2とし、インバータV2
は、この内部信号S2を論理反転して内部信号S3とす
る。また、ナンドゲートNA1は、内部信号S3及びS
5がともにハイレベルとされることで選択的にその出力
信号つまり内部信号S4を接地電位VSSのようなロウ
レベルとし、内部信号S3及びS5のいずれかがロウレ
ベルとされるときには内部信号S4を内部電圧VDLの
ようなハイレベルとする。
S1を論理反転して内部信号S2とし、インバータV2
は、この内部信号S2を論理反転して内部信号S3とす
る。また、ナンドゲートNA1は、内部信号S3及びS
5がともにハイレベルとされることで選択的にその出力
信号つまり内部信号S4を接地電位VSSのようなロウ
レベルとし、内部信号S3及びS5のいずれかがロウレ
ベルとされるときには内部信号S4を内部電圧VDLの
ようなハイレベルとする。
【0034】次に、基板電圧切り換え回路VSは、その
一方の入力端子に内部電圧VPPを受けその他方の入力
端子に内部電圧VDLを受けるスイッチSW1と、その
一方の入力端子に接地電位VSSを受けその他方の入力
端子に内部電圧VBBを受けるスイッチSW2とを含
む。これらのスイッチSW1及びSW2の出力端子にお
ける電位は、それぞれ前記基板電圧VBP及びVBNと
してXアドレスデコーダXDを始めとするダイナミック
型RAMの周辺回路に供給される。スイッチSW1及び
SW2の制御端子には、タイミング発生回路TGから内
部制御信号SRFが共通に供給される。なお、スイッチ
SW1及びSW2は、例えばそのゲートに内部制御信号
SRF又はその反転信号を受けるMOSFETからな
る。
一方の入力端子に内部電圧VPPを受けその他方の入力
端子に内部電圧VDLを受けるスイッチSW1と、その
一方の入力端子に接地電位VSSを受けその他方の入力
端子に内部電圧VBBを受けるスイッチSW2とを含
む。これらのスイッチSW1及びSW2の出力端子にお
ける電位は、それぞれ前記基板電圧VBP及びVBNと
してXアドレスデコーダXDを始めとするダイナミック
型RAMの周辺回路に供給される。スイッチSW1及び
SW2の制御端子には、タイミング発生回路TGから内
部制御信号SRFが共通に供給される。なお、スイッチ
SW1及びSW2は、例えばそのゲートに内部制御信号
SRF又はその反転信号を受けるMOSFETからな
る。
【0035】基板電圧切り換え回路VSのスイッチSW
1は、ダイナミック型RAMが通常の動作モードとされ
内部制御信号SRFがロウレベルとされるときオフ状態
となり、内部電圧VDLを選択して基板電圧VBPとす
る。また、ダイナミック型RAMがセルフリフレッシュ
モードとされ内部制御信号SRFがハイレベルとされる
ときはオン状態となり、内部電圧VPPを選択して基板
電圧VBPとする。同様に、スイッチSW2は、ダイナ
ミック型RAMが通常の動作モードとされ内部制御信号
SRFがロウレベルとされるときオフ状態となり、接地
電位VSSを選択して基板電圧VBNとする。そして、
ダイナミック型RAMがセルフリフレッシュモードとさ
れ内部制御信号SRFがハイレベルとされるときはオン
状態となり、内部電圧VBBを選択して基板電圧VBN
とする。
1は、ダイナミック型RAMが通常の動作モードとされ
内部制御信号SRFがロウレベルとされるときオフ状態
となり、内部電圧VDLを選択して基板電圧VBPとす
る。また、ダイナミック型RAMがセルフリフレッシュ
モードとされ内部制御信号SRFがハイレベルとされる
ときはオン状態となり、内部電圧VPPを選択して基板
電圧VBPとする。同様に、スイッチSW2は、ダイナ
ミック型RAMが通常の動作モードとされ内部制御信号
SRFがロウレベルとされるときオフ状態となり、接地
電位VSSを選択して基板電圧VBNとする。そして、
ダイナミック型RAMがセルフリフレッシュモードとさ
れ内部制御信号SRFがハイレベルとされるときはオン
状態となり、内部電圧VBBを選択して基板電圧VBN
とする。
【0036】ところで、ダイナミック型RAMのセルフ
リフレッシュモードは、特に制限されないが、図3に示
されるように、ロウアドレスストローブ信号RASBが
カラムアドレスストローブ信号CASBに先立って接地
電位VSSのようなロウレベルとされた後、さらに所定
時間tsを超えてロウレベルとされ続けることにより選
択的に指定され、これを受けて内部制御信号SRFが接
地電位VSSのようなロウレベルから内部電圧VDLの
ようなハイレベルに変化される。
リフレッシュモードは、特に制限されないが、図3に示
されるように、ロウアドレスストローブ信号RASBが
カラムアドレスストローブ信号CASBに先立って接地
電位VSSのようなロウレベルとされた後、さらに所定
時間tsを超えてロウレベルとされ続けることにより選
択的に指定され、これを受けて内部制御信号SRFが接
地電位VSSのようなロウレベルから内部電圧VDLの
ようなハイレベルに変化される。
【0037】ダイナミック型RAMが通常の動作モード
とされ内部制御信号SRFがロウレベルとされるとき、
基板電圧切り換え回路VSでは、上記のように、スイッ
チSW1及びSW2がオフ状態となる。したがって、X
アドレスデコーダXDのインバータV1及びV2ならび
にナンドゲートNA1を構成するPチャンネルMOSF
ETP1〜P4の基板部に供給される基板電圧VBP
は、そのソースに供給される内部電圧VDLと同電位つ
まり例えば+1.8Vとされ、NチャンネルMOSFE
TN1〜N4の基板部に供給される基板電圧VBNは、
そのソースに供給される接地電位VSSと同電位つまり
0Vとされる。このため、MOSFETP1〜P4なら
びにN1〜N4のしきい値電圧は、低しきい値電圧型M
OSFET本来の比較的小さな値つまり例えば0.8V
となり、そのドレイン・ソース電流が大きくなって、ダ
イナミック型RAMの通常モードにおける高速性が保持
される。しかし、そのしきい値電圧が小さくされること
で各MOSFETのサブスレッショルド電流はある程度
大きくなるが、このことはむしろ高速動作が重要視され
る通常の動作モード時ではそれほど問題とならない。
とされ内部制御信号SRFがロウレベルとされるとき、
基板電圧切り換え回路VSでは、上記のように、スイッ
チSW1及びSW2がオフ状態となる。したがって、X
アドレスデコーダXDのインバータV1及びV2ならび
にナンドゲートNA1を構成するPチャンネルMOSF
ETP1〜P4の基板部に供給される基板電圧VBP
は、そのソースに供給される内部電圧VDLと同電位つ
まり例えば+1.8Vとされ、NチャンネルMOSFE
TN1〜N4の基板部に供給される基板電圧VBNは、
そのソースに供給される接地電位VSSと同電位つまり
0Vとされる。このため、MOSFETP1〜P4なら
びにN1〜N4のしきい値電圧は、低しきい値電圧型M
OSFET本来の比較的小さな値つまり例えば0.8V
となり、そのドレイン・ソース電流が大きくなって、ダ
イナミック型RAMの通常モードにおける高速性が保持
される。しかし、そのしきい値電圧が小さくされること
で各MOSFETのサブスレッショルド電流はある程度
大きくなるが、このことはむしろ高速動作が重要視され
る通常の動作モード時ではそれほど問題とならない。
【0038】一方、ダイナミック型RAMがセルフリフ
レッシュモードとされ内部制御信号SRFがハイレベル
とされると、基板電圧切り換え回路VSでは、スイッチ
SW1及びSW2がオン状態となる。したがって、Xア
ドレスデコーダXDのインバータV1及びV2ならびに
ナンドゲートNA1を構成するPチャンネルMOSFE
TP1〜P4の基板部に供給される基板電圧VBPは、
内部電圧VDLより絶対値の大きな内部電圧VPPつま
り例えば+3.8Vとされ、NチャンネルMOSFET
N1〜N4の基板部に供給される基板電圧VBNは、負
電位の内部電圧VBBつまり−1.0Vとされる。この
ため、MOSFETP1〜P4ならびにN1〜N4は、
いわゆる逆バイアス状態となり、そのしきい値電圧は比
較的大きな値となる。この結果、これらのMOSFET
のサブスレッショルド電流は大幅に小さくなり、これに
よってダイナミック型RAMのセルフリフレッシュモー
ドにおける消費電力が大幅に低減される。しかし、その
しきい値電圧が大きくされることで各MOSFETの動
作は相応して遅くなるが、このことは低消費電力性が重
要視されるセルフリフレッシュモードでは問題とならな
い。
レッシュモードとされ内部制御信号SRFがハイレベル
とされると、基板電圧切り換え回路VSでは、スイッチ
SW1及びSW2がオン状態となる。したがって、Xア
ドレスデコーダXDのインバータV1及びV2ならびに
ナンドゲートNA1を構成するPチャンネルMOSFE
TP1〜P4の基板部に供給される基板電圧VBPは、
内部電圧VDLより絶対値の大きな内部電圧VPPつま
り例えば+3.8Vとされ、NチャンネルMOSFET
N1〜N4の基板部に供給される基板電圧VBNは、負
電位の内部電圧VBBつまり−1.0Vとされる。この
ため、MOSFETP1〜P4ならびにN1〜N4は、
いわゆる逆バイアス状態となり、そのしきい値電圧は比
較的大きな値となる。この結果、これらのMOSFET
のサブスレッショルド電流は大幅に小さくなり、これに
よってダイナミック型RAMのセルフリフレッシュモー
ドにおける消費電力が大幅に低減される。しかし、その
しきい値電圧が大きくされることで各MOSFETの動
作は相応して遅くなるが、このことは低消費電力性が重
要視されるセルフリフレッシュモードでは問題とならな
い。
【0039】以上のことから、この実施例では、ダイナ
ミック型RAMの通常動作時における高速性を保持しつ
つ、そのセルフリフレッシュモード時におけるサブスレ
ッショルド電流を大幅に低減し、低消費電力化を図るこ
とができる。
ミック型RAMの通常動作時における高速性を保持しつ
つ、そのセルフリフレッシュモード時におけるサブスレ
ッショルド電流を大幅に低減し、低消費電力化を図るこ
とができる。
【0040】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1)セルフリフレッシュモードを有するダイナミック
型RAM等において、周辺回路等を構成するMOSFE
Tを低しきい値電圧化するとともに、基板電圧切り換え
回路を設け、周辺回路等を構成するPチャンネル及びN
チャンネルMOSFETの基板部に供給される基板電圧
の電位を、通常モード時は、各MOSFETのソースに
供給される第1の内部電圧又は接地電位と同電位とし、
セルフリフレッシュモード時には、それぞれ第1の内部
電圧より高い例えばワード線選択電位又は所定の負電位
とすることで、通常モード時は、低しきい値電圧型MO
SFETの特性を活かして高速動作を行い、セルフリフ
レッシュモード時は、各MOSFETを逆バイアス状態
としてそのサブスレッショルド電流を大幅に低減するこ
とができるという効果が得られる。 (2)上記(1)項により、ダイナミック型RAM等の
通常動作時における高速性を保持しつつ、そのセルフリ
フレッシュモード時における消費電力を大幅に低減する
ことができるという効果が得られる。
記の通りである。すなわち、 (1)セルフリフレッシュモードを有するダイナミック
型RAM等において、周辺回路等を構成するMOSFE
Tを低しきい値電圧化するとともに、基板電圧切り換え
回路を設け、周辺回路等を構成するPチャンネル及びN
チャンネルMOSFETの基板部に供給される基板電圧
の電位を、通常モード時は、各MOSFETのソースに
供給される第1の内部電圧又は接地電位と同電位とし、
セルフリフレッシュモード時には、それぞれ第1の内部
電圧より高い例えばワード線選択電位又は所定の負電位
とすることで、通常モード時は、低しきい値電圧型MO
SFETの特性を活かして高速動作を行い、セルフリフ
レッシュモード時は、各MOSFETを逆バイアス状態
としてそのサブスレッショルド電流を大幅に低減するこ
とができるという効果が得られる。 (2)上記(1)項により、ダイナミック型RAM等の
通常動作時における高速性を保持しつつ、そのセルフリ
フレッシュモード時における消費電力を大幅に低減する
ことができるという効果が得られる。
【0041】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、ダイナミック型RAMのメモリアレ
イMARYは、その直接周辺回路を含めて任意数のメモ
リマットに分割できる。また、ダイナミック型RAM
は、×4ビット又は×16ビット等、任意のビット構成
をとることができるし、アドレスマルチプレクスをとる
ことを必須条件ともしない。さらに、ダイナミック型R
AMは、任意のブロック構成をとりうるし、起動制御信
号,アドレス信号ならびに内部制御信号等の名称,組み
合わせ,有効レベルならびに電源電圧及び各内部電圧の
極性及び絶対値等も、種々の実施形態をとりうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、ダイナミック型RAMのメモリアレ
イMARYは、その直接周辺回路を含めて任意数のメモ
リマットに分割できる。また、ダイナミック型RAM
は、×4ビット又は×16ビット等、任意のビット構成
をとることができるし、アドレスマルチプレクスをとる
ことを必須条件ともしない。さらに、ダイナミック型R
AMは、任意のブロック構成をとりうるし、起動制御信
号,アドレス信号ならびに内部制御信号等の名称,組み
合わせ,有効レベルならびに電源電圧及び各内部電圧の
極性及び絶対値等も、種々の実施形態をとりうる。
【0042】図2おいて、XアドレスデコーダXD及び
基板電圧切り換え回路VSの具体的構成ならびにMOS
FETの導電型等は、本発明による制約を受けない。ま
た、この実施例では、Pチャンネル及びNチャンネルM
OSFETの基板部に供給される基板電圧VBP及びV
BNの電位を内部制御信号SRFに従って同時に切り換
えるものとしているが、効果の大きいいずれか一方のみ
を切り換えるようにしてもよい。図3において、セルフ
リフレッシュモードを指定するための起動制御信号のレ
ベル及びタイミング条件は、任意に設定できる。また、
基板電圧VBP及びVBNの通常モード時及びセルフリ
フレッシュモード時の具体的な電位は、この実施例の限
りではない。さらに、この実施例では、セルフリフレッ
シュモード時においてのみ基板電圧VBP及びVBNの
電位を選択的に高く又は低くしているが、例えばいわゆ
るデータリテンションモード時やパワーダウンモード時
にも各基板電圧の電位を選択的に高く又は低くすること
ができる。
基板電圧切り換え回路VSの具体的構成ならびにMOS
FETの導電型等は、本発明による制約を受けない。ま
た、この実施例では、Pチャンネル及びNチャンネルM
OSFETの基板部に供給される基板電圧VBP及びV
BNの電位を内部制御信号SRFに従って同時に切り換
えるものとしているが、効果の大きいいずれか一方のみ
を切り換えるようにしてもよい。図3において、セルフ
リフレッシュモードを指定するための起動制御信号のレ
ベル及びタイミング条件は、任意に設定できる。また、
基板電圧VBP及びVBNの通常モード時及びセルフリ
フレッシュモード時の具体的な電位は、この実施例の限
りではない。さらに、この実施例では、セルフリフレッ
シュモード時においてのみ基板電圧VBP及びVBNの
電位を選択的に高く又は低くしているが、例えばいわゆ
るデータリテンションモード時やパワーダウンモード時
にも各基板電圧の電位を選択的に高く又は低くすること
ができる。
【0043】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型RAMに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型RAMを基本構成とする各種メモリ集積回路装置やこ
のようなメモリ集積回路装置を含む論理集積回路装置等
にも適用できる。この発明は、少なくとも基板電圧を必
要としかつ通常の動作モードと消費電力が抑制された他
の動作モードとを有する半導体集積回路装置ならびにこ
れを含む装置又はシステムに広く適用できる。
てなされた発明をその背景となった利用分野であるダイ
ナミック型RAMに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型RAMを基本構成とする各種メモリ集積回路装置やこ
のようなメモリ集積回路装置を含む論理集積回路装置等
にも適用できる。この発明は、少なくとも基板電圧を必
要としかつ通常の動作モードと消費電力が抑制された他
の動作モードとを有する半導体集積回路装置ならびにこ
れを含む装置又はシステムに広く適用できる。
【0044】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、セルフリフレッシュモード
を有するダイナミック型RAM等において、周辺回路等
を構成するMOSFETを低しきい値電圧化するととも
に、基板電圧切り換え回路を設け、周辺回路等を構成す
るPチャンネル及びNチャンネルMOSFETの基板部
に供給される基板電圧の電位を、通常モード時は、各M
OSFETのソースに動作電源として供給される第1の
内部電圧又は接地電位と同電位とし、セルフリフレッシ
ュモード時には、それぞれ第1の内部電圧より高い例え
ばワード線選択電位又は所定の負電位とすることで、通
常モード時は、低しきい値電圧型MOSFETの特性を
活かして高速動作を行い、セルフリフレッシュモード時
は、各MOSFETを逆バイアス状態としてそのサブス
レッショルド電流を大幅に低減できるため、ダイナミッ
ク型RAM等の通常動作時における高速性を保持しつ
つ、そのセルフリフレッシュモード時における消費電力
を大幅に低減することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、セルフリフレッシュモード
を有するダイナミック型RAM等において、周辺回路等
を構成するMOSFETを低しきい値電圧化するととも
に、基板電圧切り換え回路を設け、周辺回路等を構成す
るPチャンネル及びNチャンネルMOSFETの基板部
に供給される基板電圧の電位を、通常モード時は、各M
OSFETのソースに動作電源として供給される第1の
内部電圧又は接地電位と同電位とし、セルフリフレッシ
ュモード時には、それぞれ第1の内部電圧より高い例え
ばワード線選択電位又は所定の負電位とすることで、通
常モード時は、低しきい値電圧型MOSFETの特性を
活かして高速動作を行い、セルフリフレッシュモード時
は、各MOSFETを逆バイアス状態としてそのサブス
レッショルド電流を大幅に低減できるため、ダイナミッ
ク型RAM等の通常動作時における高速性を保持しつ
つ、そのセルフリフレッシュモード時における消費電力
を大幅に低減することができる。
【図1】この発明が適用されたダイナミック型RAMの
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図2】図1のダイナミック型RAMの基板電圧供給経
路を説明するための一実施例を示す接続図である。
路を説明するための一実施例を示す接続図である。
【図3】図1のダイナミック型RAMの一実施例を示す
信号波形図である。
信号波形図である。
MARY……メモリアレイ、XD……Xアドレスデコー
ダ、XB……Xアドレスバッファ、RFC……リフレッ
シュ制御回路、SA……センスアンプ、YD……Yアド
レスデコーダ、YB……Yアドレスバッファ、IO……
データ入出力回路、TG……タイミング発生回路、VG
……内部電圧発生回路、VS……基板電圧切り換え回
路、D0〜D7……入出力データ又はその入出力端子、
RASB……ロウアドレスストローブ信号又はその入力
端子、CASB……カラムアドレスストローブ信号又は
その入力端子、WEB……ライトイネーブル信号又はそ
の入力端子、A0〜Ai……アドレス信号又はその入力
端子、VDD……電源電圧又はその入力端子、VSS…
…接地電位又はその入力端子、VPP,VDL,VBB
……内部電圧、VBP,VBN……基板電圧。S1〜S
5……内部信号、V1〜V2……インバータ、NA1…
…ナンド(NAND)ゲート、P1〜P4……Pチャン
ネルMOSFET、N1〜N4……NチャンネルMOS
FET、SW1〜SW2……スイッチ。
ダ、XB……Xアドレスバッファ、RFC……リフレッ
シュ制御回路、SA……センスアンプ、YD……Yアド
レスデコーダ、YB……Yアドレスバッファ、IO……
データ入出力回路、TG……タイミング発生回路、VG
……内部電圧発生回路、VS……基板電圧切り換え回
路、D0〜D7……入出力データ又はその入出力端子、
RASB……ロウアドレスストローブ信号又はその入力
端子、CASB……カラムアドレスストローブ信号又は
その入力端子、WEB……ライトイネーブル信号又はそ
の入力端子、A0〜Ai……アドレス信号又はその入力
端子、VDD……電源電圧又はその入力端子、VSS…
…接地電位又はその入力端子、VPP,VDL,VBB
……内部電圧、VBP,VBN……基板電圧。S1〜S
5……内部信号、V1〜V2……インバータ、NA1…
…ナンド(NAND)ゲート、P1〜P4……Pチャン
ネルMOSFET、N1〜N4……NチャンネルMOS
FET、SW1〜SW2……スイッチ。
Claims (5)
- 【請求項1】 MOSFETを含んでなり、かつ、所定
の上記MOSFETの基板部に供給される基板電圧の電
位が動作モードに応じて選択的に切り換えられることを
特徴とする半導体集積回路装置。 - 【請求項2】 請求項1において、 上記所定のMOSFETは、 そのソースに第1の動作電源を受け、その基板部に第1
の基板電圧を受ける第1導電型のMOSFETと、 そのソースに第2の動作電源を受け、その基板部に第2
の基板電圧を受ける第2導電型のMOSFETとを含む
ものであって、 上記第1の基板電圧の電位は、動作モードに応じて選択
的に上記第1の動作電源電位又は上記第1の動作電源電
位より高い第1の電位とされ、 上記第2の基板電圧の電位は、動作モードに応じて選択
的に上記第2の動作電源電位又は上記第2の動作電源電
位より低い第2の電位とされるものであることを特徴と
する半導体集積回路装置。 - 【請求項3】 請求項1又は請求項2において、 上記第1及び第2導電型のMOSFETは、低しきい値
電圧型のMOSFETとされるものであることを特徴と
する半導体集積回路装置。 - 【請求項4】 請求項1,請求項2又は請求項3におい
て、 上記半導体集積回路装置は、セルフリフレッシュモード
を有するダイナミック型RAMであり、上記第1及び第
2導電型のMOSFETは、上記ダイナミック型RAM
の周辺回路を構成するものであって、 上記第1及び第2の基板電圧の電位は、上記ダイナミッ
ク型RAMがセルフリフレッシュモードとされるときそ
れぞれ選択的に上記第1又は第2の電位とされるもので
あることを特徴とする半導体集積回路装置。 - 【請求項5】 請求項1,請求項2,請求項3又は請求
項4において、 上記第1の動作電源は、外部供給される電源電圧を降圧
して得られる第1の内部電圧であり、上記第2の動作電
源は、外部供給される接地電位であって、 上記第1の電位は、上記電源電圧を昇圧して得られワー
ド線の選択レベルともなる第2の内部電圧の電位であ
り、上記第2の電位は、所定の負電位とされる第3の内
部電圧の電位であることを特徴とする半導体集積回路装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10138105A JPH11328952A (ja) | 1998-05-20 | 1998-05-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10138105A JPH11328952A (ja) | 1998-05-20 | 1998-05-20 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11328952A true JPH11328952A (ja) | 1999-11-30 |
Family
ID=15214074
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10138105A Pending JPH11328952A (ja) | 1998-05-20 | 1998-05-20 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11328952A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7251170B2 (en) | 2005-09-05 | 2007-07-31 | Hynix Semiconductor Inc. | Peripheral voltage generator |
JP2009517796A (ja) * | 2005-11-30 | 2009-04-30 | モサイド・テクノロジーズ・インコーポレーテッド | セルフリフレッシュを用いた低消費電力の半導体集積回路 |
JP2010118133A (ja) * | 2008-11-12 | 2010-05-27 | Hynix Semiconductor Inc | 半導体メモリ装置 |
US9112488B2 (en) | 2011-05-12 | 2015-08-18 | Winbond Electronics Corp. | Semiconductor memory device with a clock circuit for reducing power consumption in a standby state |
-
1998
- 1998-05-20 JP JP10138105A patent/JPH11328952A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7251170B2 (en) | 2005-09-05 | 2007-07-31 | Hynix Semiconductor Inc. | Peripheral voltage generator |
JP2009517796A (ja) * | 2005-11-30 | 2009-04-30 | モサイド・テクノロジーズ・インコーポレーテッド | セルフリフレッシュを用いた低消費電力の半導体集積回路 |
JP2010118133A (ja) * | 2008-11-12 | 2010-05-27 | Hynix Semiconductor Inc | 半導体メモリ装置 |
US9112488B2 (en) | 2011-05-12 | 2015-08-18 | Winbond Electronics Corp. | Semiconductor memory device with a clock circuit for reducing power consumption in a standby state |
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