JPH11328952A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ダイナミック型ＲＡＭ等の通常モードにおけ
る動作の高速性を確保しつつ、セルフリフレッシュモー
ド等における消費電力の低減を図る。 【解決手段】 セルフリフレッシュモードを有するダイ
ナミック型ＲＡＭ等において、ＸアドレスデコーダＸＤ
等の周辺回路を構成するＭＯＳＦＥＴＰ１〜Ｐ４ならび
にＮ１〜Ｎ４を低しきい値電圧化するとともに、基板電
圧切り換え回路ＶＳを設け、ＭＯＳＦＥＴＰ１〜Ｐ４な
らびにＮ１〜Ｎ４の基板部に供給される基板電圧ＶＢＰ
及びＶＢＮの電位を、通常モード時は、動作電源として
各ＭＯＳＦＥＴのソースに供給される内部電圧ＶＤＬ又
は接地電位ＶＳＳと同電位とし、セルフリフレッシュモ
ード時には、それぞれ内部電圧ＶＤＬより高い例えば内
部電圧ＶＰＰ又は所定の負電位の内部電圧ＶＢＢとす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、セルフリフレッシュモードを有する
ダイナミック型ＲＡＭ（ランダムアクセスメモリ）なら
びにその高速化及び低消費電力化に利用して特に有効な
技術に関する。

【０００２】

【従来の技術】情報蓄積キャパシタ及びアドレス選択Ｍ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）からなるダイナミ
ック型メモリセルが格子配置されてなるメモリアレイを
その基本構成要素とするダイナミック型ＲＡＭがある。
ダイナミック型ＲＡＭのメモリアレイを構成するダイナ
ミック型メモリセルは、その保持データを所定周期内に
読み出し、再書き込みするためのリフレッシュ動作を必
要とし、例えばスタンバイ時等において全ワード線に関
するリフレッシュ動作を自律的に実行するためのセルフ
リフレッシュモードを有する。

【０００３】

【発明が解決しようとする課題】近年における半導体集
積回路の微細化・高集積化技術の進歩は目覚ましく、ダ
イナミック型ＲＡＭ等もその恩恵を受けて大規模化・大
容量化の一途にある。また、微細化されたＭＯＳＦＥＴ
等の素子破壊を防止し、大規模化・大容量化されたダイ
ナミック型ＲＡＭ等の低消費電力化を図るため、動作電
源の低電圧化が進みつつあり、動作電源の低電圧化にと
もなう動作の遅れを補うため、特に周辺回路等を構成す
るＭＯＳＦＥＴの低しきい値電圧化が図られつつある。
ところが、ＭＯＳＦＥＴの低しきい値電圧化は、その一
方でサブスレッショルド電流を大きくする原因となり、
これによって特にセルフリフレッシュモード時における
ダイナミック型ＲＡＭの低消費電力化が阻害される結果
となっている。

【０００４】この発明の目的は、通常モードにおける動
作の高速性を確保しつつ、セルフリフレッシュモード等
における消費電力の低減を図ったダイナミック型ＲＡＭ
等の半導体集積回路装置を実現することにある。

【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、セルフリフレッシュモードを
有するダイナミック型ＲＡＭ等において、周辺回路等を
構成するＭＯＳＦＥＴを低しきい値電圧化するととも
に、基板電圧切り換え回路を設け、周辺回路等を構成す
るＰチャンネル及びＮチャンネルＭＯＳＦＥＴの基板部
に供給される基板電圧の電位を、通常モード時は、各Ｍ
ＯＳＦＥＴのソースに供給される第１の内部電圧又は接
地電位と同電位とし、セルフリフレッシュモード時に
は、それぞれ第１の内部電圧より高い例えばワード線選
択電位又は所定の負電位とする。

【０００７】上記手段によれば、通常モード時は、低し
きい値電圧型ＭＯＳＦＥＴの特性を活かして高速動作を
行い、セルフリフレッシュモード時は、各ＭＯＳＦＥＴ
を逆バイアス状態としてそのサブスレッショルド電流を
大幅に低減できるため、ダイナミック型ＲＡＭ等の通常
動作時における高速性を保持しつつ、そのセルフリフレ
ッシュモード時における消費電力を大幅に低減すること
ができる。

【０００８】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭ（半導体集積回路装置）の一実施
例のブロック図が示されている。同図をもとに、まずこ
の実施例のダイナミック型ＲＡＭの構成及び動作の概要
について説明する。なお、図１の各ブロックを構成する
回路素子は、公知のＭＯＳＦＥＴ集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板面上に
形成される。

【０００９】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、図の垂直方向に平行して配置される
所定数のワード線と、水平方向に平行して配置される所
定数組の相補ビット線とを含む。これらのワード線及び
相補ビット線の交点には、情報蓄積キャパシタ及びアド
レス選択ＭＯＳＦＥＴからなる多数のダイナミック型メ
モリセルが格子状に配置される。

【００１０】メモリアレイＭＡＲＹを構成するワード線
は、ＸアドレスデコーダＸＤに結合され、択一的に所定
の選択レベルとされる。このＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号Ｘ０〜Ｘｉが供給されるとともに、タイミン
グ発生回路ＴＧから内部制御信号ＸＧが供給される。ま
た、ＸアドレスバッファＸＢには、外部のアクセス装置
からアドレス入力端子Ａ０〜Ａｉを介してＸアドレス信
号ＡＸ０〜ＡＸｉが時分割的に供給されるとともに、リ
フレッシュ制御回路ＲＦＣからｉ＋１ビットのリフレッ
シュアドレス信号Ｒ０〜Ｒｉが供給され、さらにタイミ
ング発生回路ＴＧから内部制御信号ＸＬ及びＲＦが供給
される。なお、内部制御信号ＲＦは、ダイナミック型Ｒ
ＡＭが通常の動作モードで選択状態とされるときロウレ
ベルとされ、セルフリフレッシュモード及びＣＢＲ（Ｃ
ＡＳビフォアＲＡＳ）リフレッシュモード等のリフレッ
シュモードで選択状態とされるときハイレベルとされ
る。

【００１１】ＸアドレスバッファＸＢは、ダイナミック
型ＲＡＭが通常の動作モードで選択状態とされ内部制御
信号ＲＦがロウレベルとされるとき、アドレス入力端子
Ａ０〜Ａｉを介して供給されるｉ＋１ビットのＸアドレ
ス信号ＡＸ０〜ＡＸｉを内部制御信号ＸＬに従って取り
込み、保持する。また、ダイナミック型ＲＡＭがリフレ
ッシュモードで選択状態とされ内部制御信号ＲＦがハイ
レベルとされるとき、リフレッシュ制御回路ＲＦＣから
供給されるｉ＋１ビットのリフレッシュアドレス信号Ｒ
０〜Ｒｉを内部制御信号ＸＬに従って取り込み、保持す
る。そして、これらのＸアドレス信号又はリフレッシュ
アドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形
成して、ＸアドレスデコーダＸＤに供給する。

【００１２】ＸアドレスデコーダＸＤは、内部制御信号
ＸＧのハイレベルを受けて選択的に動作状態とされ、内
部アドレス信号Ｘ０〜Ｘｉをデコードして、メモリアレ
イＭＡＲＹの対応するワード線を択一的に選択レベルと
する。

【００１３】この実施例において、Ｘアドレスデコーダ
ＸＤを含むダイナミック型ＲＡＭの周辺回路は、低しき
い値電圧型のＭＯＳＦＥＴを中心に構成され、外部から
供給される電源電圧ＶＤＤを降圧して生成される内部電
圧ＶＤＬと接地電位ＶＳＳをその動作電源とする。ま
た、ワード線の選択レベルは、電源電圧ＶＤＤを昇圧し
て生成されかつ電源電圧ＶＤＤよりも絶対値の大きな内
部電圧ＶＰＰとされ、その非選択レベルは外部から供給
される接地電位ＶＳＳとされる。

【００１４】一方、ＸアドレスデコーダＸＤ等の周辺回
路を構成するＰチャンネルＭＯＳＦＥＴの基板部には、
基板電圧切り換え回路ＶＳを介して基板電圧ＶＢＰが供
給され、ＮチャンネルＭＯＳＦＥＴの基板部には基板電
圧ＶＢＮが供給される。このうち、ＰチャンネルＭＯＳ
ＦＥＴの基板部に供給される基板電圧ＶＢＰは、ダイナ
ミック型ＲＡＭが通常の動作モードとされるとき周辺回
路の高電位側動作電源つまり内部電圧ＶＤＬと同電位さ
れ、ダイナミック型ＲＡＭがセルフリフレッシュモード
とされるときはワード線選択電位つまり内部電圧ＶＰＰ
と同電位とされる。また、ＮチャンネルＭＯＳＦＥＴの
基板部に供給される基板電圧ＶＢＮは、ダイナミック型
ＲＡＭが通常の動作モードとされるとき周辺回路の低電
位側動作電源つまり接地電位ＶＳＳと同電位とされ、ダ
イナミック型ＲＡＭがセルフリフレッシュモードとされ
るときは所定の負電位つまり内部電圧ＶＢＢとされる。
ＸアドレスデコーダＸＤの具体的構成例と基板電圧供給
経路の具体的接続形態ならびにその各電圧の電位等につ
いては、後で詳細に説明する。

【００１５】リフレッシュ制御回路ＲＦＣには、タイミ
ング発生回路ＴＧから内部制御信号ＲＦが供給され、そ
の出力信号つまりリフレッシュアドレス信号Ｒ０〜Ｒｉ
は、前述のように、ＸアドレスバッファＸＢに供給され
る。なお、内部制御信号ＲＦは、前述のように、ダイナ
ミック型ＲＡＭが通常モードで選択状態とされるときロ
ウレベルとされ、セルフリフレッシュモード又はＣＢＲ
リフレッシュモードで選択状態とされるとき所定のタイ
ミングでハイレベルとされる。

【００１６】この実施例において、ダイナミック型ＲＡ
Ｍは、全ワード線に関するリフレッシュ動作を所定の周
期で自律的に実行しうるセルフリフレッシュモードと、
外部のアクセス装置の主導でしかもリフレッシュ制御回
路ＲＦＣ内のリフレッシュアドレスカウンタによってワ
ード線を順次指定しながら実行しうるＣＢＲリフレッシ
ュモードとを有する。このうち、ＣＢＲリフレッシュモ
ードは、起動制御信号が所定の組み合わせ、つまりカラ
ムアドレスストローブ信号ＣＡＳＢ（ここで、それが有
効とされるとき選択的にロウレベルとされるいわゆる反
転信号等については、その名称の末尾にＢを付して表
す。以下同様）がロウアドレスストローブ信号ＲＡＳＢ
に先立ってロウレベルとされることで選択的に指定さ
れ、セルフリフレッシュモードは、ロウアドレスストロ
ーブ信号ＲＡＳＢがカラムアドレスストローブ信号ＣＡ
ＳＢに遅れてロウレベルとされた後、さらに所定時間を
超えてロウレベルとされ続けることで選択的に指定され
る。

【００１７】リフレッシュ制御回路ＲＦＣは、ダイナミ
ック型ＲＡＭがリフレッシュモードとされ内部制御信号
ＲＦがハイレベルとされるとき、内部のリフレッシュア
ドレスカウンタをカウントアップしてリフレッシュアド
レス信号Ｒ０〜Ｒｉを順次生成し、Ｘアドレスバッファ
ＸＢに供給する。

【００１８】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、図の左方においてセンスアンプＳＡに結
合され、このセンスアンプＳＡを介して８組ずつ選択的
に相補共通データ線ＣＤ０＊〜ＣＤ７＊（ここで、例え
ば非反転共通データ線ＣＤ０及び反転共通データ線ＣＤ
０Ｂを、合わせて相補共通データ線ＣＤ０＊のように＊
を付して表す。以下同様）に接続される。センスアンプ
ＳＡには、ＹアドレスデコーダＹＤから図示されない所
定ビットのビット線選択信号が供給されるとともに、タ
イミング発生回路ＴＧから内部制御信号ＰＡ及び図示さ
れない内部制御信号ＰＣが供給される。また、Ｙアドレ
スデコーダＹＤには、ＹアドレスバッファＹＢからｉ＋
１ビットの内部アドレス信号Ｙ０〜Ｙｉが供給されると
ともに、タイミング発生回路ＴＧから内部制御信号ＹＧ
が供給される。さらに、ＹアドレスバッファＹＢには、
外部のアクセス装置からアドレス入力端子Ａ０〜Ａｉを
介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に供給
されるとともに、タイミング発生回路ＴＧから内部制御
信号ＹＬが供給される。

【００１９】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成して、Ｙアドレスデコーダ
ＹＤに供給する。また、ＹアドレスデコーダＹＤは、内
部制御信号ＹＧのハイレベルを受けて選択的に動作状態
とされ、内部アドレス信号Ｙ０〜Ｙｉをデコードして、
センスアンプＳＡに対するビット線選択信号の対応する
ビットを択一的にハイレベルの選択レベルとする。

【００２０】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる所定数の単位
回路を含み、これらの単位回路のそれぞれは、一対のＣ
ＭＯＳ（相補型ＭＯＳ）インバータが交差結合されてな
る単位増幅回路と、Ｎチャンネル型の３個のプリチャー
ジＭＯＳＦＥＴが直並列結合されてなるビット線プリチ
ャージ回路と、Ｎチャンネル型の一対のスイッチＭＯＳ
ＦＥＴとをそれぞれ含む。このうち、各単位回路の単位
増幅回路は、ダイナミック型ＲＡＭが選択状態とされ内
部制御信号ＰＡがハイレベルとされることで選択的にか
つ一斉に動作状態とされ、メモリアレイＭＡＲＹの選択
ワード線に結合される所定数のメモリセルから対応する
相補ビット線を介して出力される微小読み出し信号をそ
れぞれ増幅して、ハイレベル又はロウレベルの２値読み
出し信号とする。

【００２１】一方、各単位回路のビット線プリチャージ
回路を構成するプリチャージＭＯＳＦＥＴは、内部制御
信号ＰＣのハイレベルを受けて選択的にかつ一斉にオン
状態となり、メモリアレイＭＡＲＹの対応する相補ビッ
ト線の非反転及び反転信号線を所定の中間電位にプリチ
ャージする。また、各単位回路のスイッチＭＯＳＦＥＴ
対は、ビット線選択信号の対応するビットのハイレベル
を受けて８組ずつ選択的にオン状態となり、メモリアレ
イＭＡＲＹの対応する８組の相補ビット線と相補共通デ
ータ線ＣＤ０＊〜ＣＤ７＊との間を選択的に接続する。

【００２２】相補共通データ線ＣＤ０＊〜ＣＤ７＊は、
データ入出力回路ＩＯの対応する単位回路に結合され
る。このデータ入出力回路ＩＯには、タイミング発生回
路ＴＧから図示されない内部制御信号ＷＰ及びＯＣが供
給される。

【００２３】データ入出力回路ＩＯは、相補共通データ
線ＣＤ０＊〜ＣＤ７＊に対応して設けられる８個の単位
回路を備え、これらの単位回路のそれぞれは、ライトア
ンプ及びメインアンプならびにデータ入力バッファ及び
データ出力バッファを含む。このうち、各単位回路を構
成するライトアンプの出力端子及びメインアンプの入力
端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤ７＊
にそれぞれ共通結合される。また、各単位回路のライト
アンプの入力端子は、対応するデータ入力バッファの出
力端子にそれぞれ結合され、各単位回路のメインアンプ
の出力端子は、対応するデータ出力バッファの入力端子
に結合される。各単位回路を構成するデータ入力バッフ
ァの入力端子及びデータ出力バッファの出力端子は、対
応するデータ入出力端子Ｄ０〜Ｄ７にそれぞれ共通結合
される。各単位回路のライトアンプには、上記内部制御
信号ＷＰが共通に供給され、各単位回路のデータ出力バ
ッファには、内部制御信号ＯＣが共通に供給される。

【００２４】データ入出力回路ＩＯの各単位回路のデー
タ入力バッファは、ダイナミック型ＲＡＭが書き込みモ
ードで選択状態とされるとき、データ入力端子Ｄ０〜Ｄ
７を介して供給される８ビットの書き込みデータを取り
込み、対応するライトアンプにそれぞれ伝達する。この
とき、各単位回路のライトアンプは、内部制御信号ＷＰ
のハイレベルを受けて選択的に動作状態となり、対応す
るデータ入力バッファから伝達される書き込みデータを
それぞれ所定の相補書き込み信号とした後、相補共通デ
ータ線ＣＤ０＊〜ＣＤ７＊からセンスアンプＳＡを介し
てメモリアレイＭＡＲＹの選択された８個のメモリセル
に書き込む。

【００２５】一方、データ入出力回路ＩＯの各単位回路
のメインアンプは、ダイナミック型ＲＡＭが読み出しモ
ードで選択状態とされるとき、メモリアレイＭＡＲＹの
選択された８個のメモリセルからセンスアンプＳＡ及び
相補共通データ線ＣＤ０＊〜ＣＤ７＊を介して出力され
る２値読み出し信号をさらに増幅して、対応するデータ
出力バッファに伝達する。このとき、各単位回路のデー
タ出力バッファは、内部制御信号ＯＣのハイレベルを受
けて選択的に動作状態となり、対応するメインアンプか
ら伝達される読み出しデータをさらに増幅した後、デー
タ入出力端子Ｄ０〜Ｄ７を介して外部のアクセス装置に
出力する。

【００２６】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもと
に、上記各種の内部制御信号等を選択的に形成して、ダ
イナミック型ＲＡＭの各部に供給する。

【００２７】ダイナミック型ＲＡＭには、さらに、外部
端子ＶＤＤを介して電源電圧ＶＤＤが供給され、外部端
子ＶＳＳを介して接地電位ＶＳＳが供給される。また、
ダイナミック型ＲＡＭは、電源電圧ＶＤＤ及び接地電位
ＶＳＳをもとに所定の内部電圧ＶＰＰ（第２の内部電
圧），ＶＤＬ（第１の内部電圧）ならびにＶＢＢ（第３
の内部電圧）を生成する内部電圧発生回路ＶＧと、Ｘア
ドレスデコーダＸＤ等の周辺回路に対する基板電圧ＶＢ
Ｐ（第１の基板電圧）及びＶＢＮ（第２の基板電圧）の
電位を選択的に切り換える基板電圧切り換え回路ＶＳと
を備える。基板電圧切り換え回路ＶＳには、内部電圧発
生回路ＶＧから内部電圧ＶＰＰ，ＶＤＬならびにＶＢＢ
が供給されるとともに、タイミング発生回路ＴＧから内
部制御信号ＳＲＦが供給される。特に制限されないが、
電源電圧ＶＤＤは例えば＋２．５Ｖ（ボルト）とされ、
内部電圧ＶＰＰ，ＶＤＬならびにＶＢＢは、それぞれ＋
３．６Ｖ（第１の電位），＋１．８Ｖならびに−１．０
Ｖ（第２の電位）とされる。また、内部制御信号ＳＲＦ
は、ダイナミック型ＲＡＭがセルフリフレッシュモード
とされるとき、所定のタイミングで選択的にハイレベル
とされる。

【００２８】基板電圧切り換え回路ＶＳは、ダイナミッ
ク型ＲＡＭが通常の動作モードとされ内部制御信号ＳＲ
Ｆがロウレベルとされるとき、周辺回路を構成するＰチ
ャンネル及びＮチャンネルＭＯＳＦＥＴの基板部に供給
される基板電圧ＶＢＰ及びＶＢＮの電位をそれぞれのソ
ースに供給される内部電圧ＶＤＬ又は接地電位ＶＳＳと
同電位とし、ダイナミック型ＲＡＭがセルフリフレッシ
ュモードとされ内部制御信号ＳＲＦがハイレベルとされ
るときには、それぞれの電位を内部電圧ＶＰＰ又はＶＢ
Ｂとする。なお、基板電圧供給経路を含む基板電圧切り
換え回路ＶＳの具体的構成及び動作等については、後で
詳細に説明する。

【００２９】図２には、図１のダイナミック型ＲＡＭの
基板電圧供給経路を説明するための一実施例の接続図が
示され、図３には、図１のダイナミック型ＲＡＭの一実
施例の信号波形図が示されている。両図をもとに、この
実施例のダイナミック型ＲＡＭの基板電圧供給経路の具
体的接続形態とＸアドレスデコーダＸＤ及び基板電圧切
り換え回路ＶＳの具体的構成及び動作ならびにその特徴
について説明する。なお、図２に示されるＸアドレスデ
コーダＸＤの回路構成は、基板電圧供給経路を説明する
ための基本構成例であって、ＸアドレスデコーダＸＤの
論理的な構成及び機能に制約を与えるものではない。ま
た、その基板（チャネル）部に矢印が付されるＭＯＳＦ
ＥＴはＰチャンネル型（第１導電型）であって、矢印の
付されないＮチャンネル型（第２導電型）ＭＯＳＦＥＴ
と区別して示される。

【００３０】図２において、ＸアドレスデコーダＸＤ
は、特に制限されないが、インバータＶ１及びＶ２なら
びにナンド（ＮＡＮＤ）ゲートＮＡ１を含む。このう
ち、インバータＶ１及びＶ２は、それぞれＰチャンネル
ＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ１な
らびにＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネル
ＭＯＳＦＥＴＮ２からなり、ナンドゲートＮＡ１は、そ
れぞれ２個のＰチャンネルＭＯＳＦＥＴＰ３及びＰ４な
らびにＮチャンネルＭＯＳＦＥＴＮ３及びＮ４からな
る。なお、インバータＶ１及びＶ２ならびにナンドゲー
トＮＡ１を構成するＰチャンネルＭＯＳＦＥＴＰ１〜Ｐ
４ならびにＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ４は、と
もに低しきい値電圧型ＭＯＳＦＥＴとされ、その通常動
作時におけるしきい値電圧は、例えば０．８Ｖのように
比較的小さな値とされる。

【００３１】インバータＶ１及びＶ２ならびにナンドゲ
ートＮＡ１を構成するＰチャンネルＭＯＳＦＥＴＰ１〜
Ｐ４のソースには、内部電圧ＶＤＬ（第１の動作電源）
が供給され、ＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ４のソ
ースには、接地電位ＶＳＳ（第２の動作電源）が供給さ
れる。また、これらのインバータ及びナンドゲートを構
成するＰチャンネルＭＯＳＦＥＴＰ１〜Ｐ４の基板部に
は、基板電圧切り換え回路ＶＳから基板電圧ＶＢＰが共
通に供給され、ＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ４の
基板部には基板電圧ＶＢＮが共通に供給される。

【００３２】ＸアドレスデコーダＸＤを構成するインバ
ータＶ１の入力端子つまりＭＯＳＦＥＴＰ１及びＮ１の
共通結合されたゲートには、図示されない前段回路から
内部信号Ｓ１が供給される。また、インバータＶ１の出
力信号Ｓ２は、インバータＶ２の入力端子つまりＭＯＳ
ＦＥＴＰ２及びＮ２の共通結合されたゲートに供給さ
れ、このインバータＶ２の出力信号Ｓ３は、ナンドゲー
トＮＡ１の一方の入力端子つまりＭＯＳＦＥＴＰ３及び
Ｎ３の共通結合されたゲートに供給される。ナンドゲー
トＮＡ１の他方の入力端子つまりＭＯＳＦＥＴＰ４及び
Ｎ４の共通結合されたゲートには、図示されない他の前
段回路から内部信号Ｓ５が供給され、その出力信号Ｓ４
は、図示されない後段回路に供給される。

【００３３】これにより、インバータＶ１は、内部信号
Ｓ１を論理反転して内部信号Ｓ２とし、インバータＶ２
は、この内部信号Ｓ２を論理反転して内部信号Ｓ３とす
る。また、ナンドゲートＮＡ１は、内部信号Ｓ３及びＳ
５がともにハイレベルとされることで選択的にその出力
信号つまり内部信号Ｓ４を接地電位ＶＳＳのようなロウ
レベルとし、内部信号Ｓ３及びＳ５のいずれかがロウレ
ベルとされるときには内部信号Ｓ４を内部電圧ＶＤＬの
ようなハイレベルとする。

【００３４】次に、基板電圧切り換え回路ＶＳは、その
一方の入力端子に内部電圧ＶＰＰを受けその他方の入力
端子に内部電圧ＶＤＬを受けるスイッチＳＷ１と、その
一方の入力端子に接地電位ＶＳＳを受けその他方の入力
端子に内部電圧ＶＢＢを受けるスイッチＳＷ２とを含
む。これらのスイッチＳＷ１及びＳＷ２の出力端子にお
ける電位は、それぞれ前記基板電圧ＶＢＰ及びＶＢＮと
してＸアドレスデコーダＸＤを始めとするダイナミック
型ＲＡＭの周辺回路に供給される。スイッチＳＷ１及び
ＳＷ２の制御端子には、タイミング発生回路ＴＧから内
部制御信号ＳＲＦが共通に供給される。なお、スイッチ
ＳＷ１及びＳＷ２は、例えばそのゲートに内部制御信号
ＳＲＦ又はその反転信号を受けるＭＯＳＦＥＴからな
る。

【００３５】基板電圧切り換え回路ＶＳのスイッチＳＷ
１は、ダイナミック型ＲＡＭが通常の動作モードとされ
内部制御信号ＳＲＦがロウレベルとされるときオフ状態
となり、内部電圧ＶＤＬを選択して基板電圧ＶＢＰとす
る。また、ダイナミック型ＲＡＭがセルフリフレッシュ
モードとされ内部制御信号ＳＲＦがハイレベルとされる
ときはオン状態となり、内部電圧ＶＰＰを選択して基板
電圧ＶＢＰとする。同様に、スイッチＳＷ２は、ダイナ
ミック型ＲＡＭが通常の動作モードとされ内部制御信号
ＳＲＦがロウレベルとされるときオフ状態となり、接地
電位ＶＳＳを選択して基板電圧ＶＢＮとする。そして、
ダイナミック型ＲＡＭがセルフリフレッシュモードとさ
れ内部制御信号ＳＲＦがハイレベルとされるときはオン
状態となり、内部電圧ＶＢＢを選択して基板電圧ＶＢＮ
とする。

【００３６】ところで、ダイナミック型ＲＡＭのセルフ
リフレッシュモードは、特に制限されないが、図３に示
されるように、ロウアドレスストローブ信号ＲＡＳＢが
カラムアドレスストローブ信号ＣＡＳＢに先立って接地
電位ＶＳＳのようなロウレベルとされた後、さらに所定
時間ｔｓを超えてロウレベルとされ続けることにより選
択的に指定され、これを受けて内部制御信号ＳＲＦが接
地電位ＶＳＳのようなロウレベルから内部電圧ＶＤＬの
ようなハイレベルに変化される。

【００３７】ダイナミック型ＲＡＭが通常の動作モード
とされ内部制御信号ＳＲＦがロウレベルとされるとき、
基板電圧切り換え回路ＶＳでは、上記のように、スイッ
チＳＷ１及びＳＷ２がオフ状態となる。したがって、Ｘ
アドレスデコーダＸＤのインバータＶ１及びＶ２ならび
にナンドゲートＮＡ１を構成するＰチャンネルＭＯＳＦ
ＥＴＰ１〜Ｐ４の基板部に供給される基板電圧ＶＢＰ
は、そのソースに供給される内部電圧ＶＤＬと同電位つ
まり例えば＋１．８Ｖとされ、ＮチャンネルＭＯＳＦＥ
ＴＮ１〜Ｎ４の基板部に供給される基板電圧ＶＢＮは、
そのソースに供給される接地電位ＶＳＳと同電位つまり
０Ｖとされる。このため、ＭＯＳＦＥＴＰ１〜Ｐ４なら
びにＮ１〜Ｎ４のしきい値電圧は、低しきい値電圧型Ｍ
ＯＳＦＥＴ本来の比較的小さな値つまり例えば０．８Ｖ
となり、そのドレイン・ソース電流が大きくなって、ダ
イナミック型ＲＡＭの通常モードにおける高速性が保持
される。しかし、そのしきい値電圧が小さくされること
で各ＭＯＳＦＥＴのサブスレッショルド電流はある程度
大きくなるが、このことはむしろ高速動作が重要視され
る通常の動作モード時ではそれほど問題とならない。

【００３８】一方、ダイナミック型ＲＡＭがセルフリフ
レッシュモードとされ内部制御信号ＳＲＦがハイレベル
とされると、基板電圧切り換え回路ＶＳでは、スイッチ
ＳＷ１及びＳＷ２がオン状態となる。したがって、Ｘア
ドレスデコーダＸＤのインバータＶ１及びＶ２ならびに
ナンドゲートＮＡ１を構成するＰチャンネルＭＯＳＦＥ
ＴＰ１〜Ｐ４の基板部に供給される基板電圧ＶＢＰは、
内部電圧ＶＤＬより絶対値の大きな内部電圧ＶＰＰつま
り例えば＋３．８Ｖとされ、ＮチャンネルＭＯＳＦＥＴ
Ｎ１〜Ｎ４の基板部に供給される基板電圧ＶＢＮは、負
電位の内部電圧ＶＢＢつまり−１．０Ｖとされる。この
ため、ＭＯＳＦＥＴＰ１〜Ｐ４ならびにＮ１〜Ｎ４は、
いわゆる逆バイアス状態となり、そのしきい値電圧は比
較的大きな値となる。この結果、これらのＭＯＳＦＥＴ
のサブスレッショルド電流は大幅に小さくなり、これに
よってダイナミック型ＲＡＭのセルフリフレッシュモー
ドにおける消費電力が大幅に低減される。しかし、その
しきい値電圧が大きくされることで各ＭＯＳＦＥＴの動
作は相応して遅くなるが、このことは低消費電力性が重
要視されるセルフリフレッシュモードでは問題とならな
い。

【００３９】以上のことから、この実施例では、ダイナ
ミック型ＲＡＭの通常動作時における高速性を保持しつ
つ、そのセルフリフレッシュモード時におけるサブスレ
ッショルド電流を大幅に低減し、低消費電力化を図るこ
とができる。

【００４０】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）セルフリフレッシュモードを有するダイナミック
型ＲＡＭ等において、周辺回路等を構成するＭＯＳＦＥ
Ｔを低しきい値電圧化するとともに、基板電圧切り換え
回路を設け、周辺回路等を構成するＰチャンネル及びＮ
チャンネルＭＯＳＦＥＴの基板部に供給される基板電圧
の電位を、通常モード時は、各ＭＯＳＦＥＴのソースに
供給される第１の内部電圧又は接地電位と同電位とし、
セルフリフレッシュモード時には、それぞれ第１の内部
電圧より高い例えばワード線選択電位又は所定の負電位
とすることで、通常モード時は、低しきい値電圧型ＭＯ
ＳＦＥＴの特性を活かして高速動作を行い、セルフリフ
レッシュモード時は、各ＭＯＳＦＥＴを逆バイアス状態
としてそのサブスレッショルド電流を大幅に低減するこ
とができるという効果が得られる。 （２）上記（１）項により、ダイナミック型ＲＡＭ等の
通常動作時における高速性を保持しつつ、そのセルフリ
フレッシュモード時における消費電力を大幅に低減する
ことができるという効果が得られる。

【００４１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭのメモリアレ
イＭＡＲＹは、その直接周辺回路を含めて任意数のメモ
リマットに分割できる。また、ダイナミック型ＲＡＭ
は、×４ビット又は×１６ビット等、任意のビット構成
をとることができるし、アドレスマルチプレクスをとる
ことを必須条件ともしない。さらに、ダイナミック型Ｒ
ＡＭは、任意のブロック構成をとりうるし、起動制御信
号，アドレス信号ならびに内部制御信号等の名称，組み
合わせ，有効レベルならびに電源電圧及び各内部電圧の
極性及び絶対値等も、種々の実施形態をとりうる。

【００４２】図２おいて、ＸアドレスデコーダＸＤ及び
基板電圧切り換え回路ＶＳの具体的構成ならびにＭＯＳ
ＦＥＴの導電型等は、本発明による制約を受けない。ま
た、この実施例では、Ｐチャンネル及びＮチャンネルＭ
ＯＳＦＥＴの基板部に供給される基板電圧ＶＢＰ及びＶ
ＢＮの電位を内部制御信号ＳＲＦに従って同時に切り換
えるものとしているが、効果の大きいいずれか一方のみ
を切り換えるようにしてもよい。図３において、セルフ
リフレッシュモードを指定するための起動制御信号のレ
ベル及びタイミング条件は、任意に設定できる。また、
基板電圧ＶＢＰ及びＶＢＮの通常モード時及びセルフリ
フレッシュモード時の具体的な電位は、この実施例の限
りではない。さらに、この実施例では、セルフリフレッ
シュモード時においてのみ基板電圧ＶＢＰ及びＶＢＮの
電位を選択的に高く又は低くしているが、例えばいわゆ
るデータリテンションモード時やパワーダウンモード時
にも各基板電圧の電位を選択的に高く又は低くすること
ができる。

【００４３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする各種メモリ集積回路装置やこ
のようなメモリ集積回路装置を含む論理集積回路装置等
にも適用できる。この発明は、少なくとも基板電圧を必
要としかつ通常の動作モードと消費電力が抑制された他
の動作モードとを有する半導体集積回路装置ならびにこ
れを含む装置又はシステムに広く適用できる。

【００４４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、セルフリフレッシュモード
を有するダイナミック型ＲＡＭ等において、周辺回路等
を構成するＭＯＳＦＥＴを低しきい値電圧化するととも
に、基板電圧切り換え回路を設け、周辺回路等を構成す
るＰチャンネル及びＮチャンネルＭＯＳＦＥＴの基板部
に供給される基板電圧の電位を、通常モード時は、各Ｍ
ＯＳＦＥＴのソースに動作電源として供給される第１の
内部電圧又は接地電位と同電位とし、セルフリフレッシ
ュモード時には、それぞれ第１の内部電圧より高い例え
ばワード線選択電位又は所定の負電位とすることで、通
常モード時は、低しきい値電圧型ＭＯＳＦＥＴの特性を
活かして高速動作を行い、セルフリフレッシュモード時
は、各ＭＯＳＦＥＴを逆バイアス状態としてそのサブス
レッショルド電流を大幅に低減できるため、ダイナミッ
ク型ＲＡＭ等の通常動作時における高速性を保持しつ
つ、そのセルフリフレッシュモード時における消費電力
を大幅に低減することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭの基板電圧供給経
路を説明するための一実施例を示す接続図である。

【図３】図１のダイナミック型ＲＡＭの一実施例を示す
信号波形図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＸＢ……Ｘアドレスバッファ、ＲＦＣ……リフレッ
シュ制御回路、ＳＡ……センスアンプ、ＹＤ……Ｙアド
レスデコーダ、ＹＢ……Ｙアドレスバッファ、ＩＯ……
データ入出力回路、ＴＧ……タイミング発生回路、ＶＧ
……内部電圧発生回路、ＶＳ……基板電圧切り換え回
路、Ｄ０〜Ｄ７……入出力データ又はその入出力端子、
ＲＡＳＢ……ロウアドレスストローブ信号又はその入力
端子、ＣＡＳＢ……カラムアドレスストローブ信号又は
その入力端子、ＷＥＢ……ライトイネーブル信号又はそ
の入力端子、Ａ０〜Ａｉ……アドレス信号又はその入力
端子、ＶＤＤ……電源電圧又はその入力端子、ＶＳＳ…
…接地電位又はその入力端子、ＶＰＰ，ＶＤＬ，ＶＢＢ
……内部電圧、ＶＢＰ，ＶＢＮ……基板電圧。Ｓ１〜Ｓ
５……内部信号、Ｖ１〜Ｖ２……インバータ、ＮＡ１…
…ナンド（ＮＡＮＤ）ゲート、Ｐ１〜Ｐ４……Ｐチャン
ネルＭＯＳＦＥＴ、Ｎ１〜Ｎ４……ＮチャンネルＭＯＳ
ＦＥＴ、ＳＷ１〜ＳＷ２……スイッチ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳＦＥＴを含んでなり、かつ、所定
   の上記ＭＯＳＦＥＴの基板部に供給される基板電圧の電
   位が動作モードに応じて選択的に切り換えられることを
   特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記所定のＭＯＳＦＥＴは、 そのソースに第１の動作電源を受け、その基板部に第１
   の基板電圧を受ける第１導電型のＭＯＳＦＥＴと、 そのソースに第２の動作電源を受け、その基板部に第２
   の基板電圧を受ける第２導電型のＭＯＳＦＥＴとを含む
   ものであって、 上記第１の基板電圧の電位は、動作モードに応じて選択
   的に上記第１の動作電源電位又は上記第１の動作電源電
   位より高い第１の電位とされ、 上記第２の基板電圧の電位は、動作モードに応じて選択
   的に上記第２の動作電源電位又は上記第２の動作電源電
   位より低い第２の電位とされるものであることを特徴と
   する半導体集積回路装置。
3. 【請求項３】 請求項１又は請求項２において、 上記第１及び第２導電型のＭＯＳＦＥＴは、低しきい値
   電圧型のＭＯＳＦＥＴとされるものであることを特徴と
   する半導体集積回路装置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記半導体集積回路装置は、セルフリフレッシュモード
   を有するダイナミック型ＲＡＭであり、上記第１及び第
   ２導電型のＭＯＳＦＥＴは、上記ダイナミック型ＲＡＭ
   の周辺回路を構成するものであって、 上記第１及び第２の基板電圧の電位は、上記ダイナミッ
   ク型ＲＡＭがセルフリフレッシュモードとされるときそ
   れぞれ選択的に上記第１又は第２の電位とされるもので
   あることを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記第１の動作電源は、外部供給される電源電圧を降圧
   して得られる第１の内部電圧であり、上記第２の動作電
   源は、外部供給される接地電位であって、 上記第１の電位は、上記電源電圧を昇圧して得られワー
   ド線の選択レベルともなる第２の内部電圧の電位であ
   り、上記第２の電位は、所定の負電位とされる第３の内
   部電圧の電位であることを特徴とする半導体集積回路装
   置。