JPH10269771A - 半導体記憶装置及びデータ処理装置 - Google Patents
半導体記憶装置及びデータ処理装置Info
- Publication number
- JPH10269771A JPH10269771A JP9068134A JP6813497A JPH10269771A JP H10269771 A JPH10269771 A JP H10269771A JP 9068134 A JP9068134 A JP 9068134A JP 6813497 A JP6813497 A JP 6813497A JP H10269771 A JPH10269771 A JP H10269771A
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- JP
- Japan
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- overdrive
- sense amplifier
- transistor
- mos transistor
- delay circuit
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Abstract
(57)【要約】
【課題】 プロセスばらつきにかかわらず、適切なオー
バードライブを実現するための技術を提供することにあ
る。 【解決手段】 オーバードライブ用トランジスタ（Ｑ
３，Ｑ４）を駆動制御するためのオーバードライブパル
ス発生回路（１０１）に遅延回路が含まれるとき、この
遅延回路を構成するトランジスタのゲート長を上記オー
バードライブ用トランジスタのゲート長に合わせること
で、ＭＯＳトランジスタのプロセスばらつきを補償し、
オーバーシュートやアンダーシュートの発生を抑える。
バードライブを実現するための技術を提供することにあ
る。 【解決手段】 オーバードライブ用トランジスタ（Ｑ
３，Ｑ４）を駆動制御するためのオーバードライブパル
ス発生回路（１０１）に遅延回路が含まれるとき、この
遅延回路を構成するトランジスタのゲート長を上記オー
バードライブ用トランジスタのゲート長に合わせること
で、ＭＯＳトランジスタのプロセスばらつきを補償し、
オーバーシュートやアンダーシュートの発生を抑える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはそれにおけるコモンソースをオーバードライブ
するためのオーバードライブ回路の改良技術に関し、例
えばダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）に適用して有効な技術に関する。
さらにはそれにおけるコモンソースをオーバードライブ
するためのオーバードライブ回路の改良技術に関し、例
えばダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）に適用して有効な技術に関する。
【０００２】
【従来の技術】半導体記憶装置、例えば情報記憶のため
の複数のダイナミック型メモリセルをアレイ状に配列し
て成るＤＲＡＭにおいては、信頼性の向上や消費電力の
低減を図るため低電圧化の傾向にあり、半導体チップの
外部から供給される電源電圧をチップ内部の降圧回路で
降圧してから各内部回路に供給するようにしている。低
電圧化によりビット線の信号も小振幅化される。しかし
ながら、ＭＯＳトランジスタのしきい値電圧を低くする
には限界があり、そのためにリードライト動作の速度が
低下し易い。そこで、低電圧化してもリードライト動作
速度が低下しないように回路的な工夫が必要とされる。
の複数のダイナミック型メモリセルをアレイ状に配列し
て成るＤＲＡＭにおいては、信頼性の向上や消費電力の
低減を図るため低電圧化の傾向にあり、半導体チップの
外部から供給される電源電圧をチップ内部の降圧回路で
降圧してから各内部回路に供給するようにしている。低
電圧化によりビット線の信号も小振幅化される。しかし
ながら、ＭＯＳトランジスタのしきい値電圧を低くする
には限界があり、そのためにリードライト動作の速度が
低下し易い。そこで、低電圧化してもリードライト動作
速度が低下しないように回路的な工夫が必要とされる。
【０００３】尚、半導体集積回路における電源供給技術
について記載された文献の例としては、例えば特開昭５
９−１１０３３号公報がある。
について記載された文献の例としては、例えば特開昭５
９−１１０３３号公報がある。
【０００４】
【発明が解決しようとする課題】小振幅化されたビット
線を高速に駆動するための技術として、オーバードライ
ブが挙げられる。このオーバードライブによれば、セン
スアンプの動作開始タイミングからから所定時間のみ、
コモンソースの電圧レベルを通常レベルよりも上昇させ
ることによりビット線駆動の高速化を図ることができ
る。つまり、センスアンプの電源電圧を通常時の電圧よ
りも若干高くしてセンスアンプをオーバードライブする
しかしながら、そのようなオーバードライブ回路が採用
されたＤＲＡＭにおいて、プロセスばらつきのために、
オーバードライブのためのＭＯＳトランジスタの駆動能
力が不所望に変わってしまい、オーバーシュートやアン
ダーシュートが発生しやすい。オーバーシュートは、ビ
ット線容量を必要以上に充電するため消費電力の増大に
つながる。また、相補ビット線対のショートで決定され
るプリチャージレベルを不所望に変化させて読み出しマ
ージンの低下を招く。さらに、アンダーシュートは、上
記したオーバーシュートの場合と同様の不都合の他に、
メモリセルのトランスファＭＯＳや、寄生ＭＯＳのバッ
クバイアス低下によるリフレッシュの劣化、メモリセル
データの破壊を招来する。
線を高速に駆動するための技術として、オーバードライ
ブが挙げられる。このオーバードライブによれば、セン
スアンプの動作開始タイミングからから所定時間のみ、
コモンソースの電圧レベルを通常レベルよりも上昇させ
ることによりビット線駆動の高速化を図ることができ
る。つまり、センスアンプの電源電圧を通常時の電圧よ
りも若干高くしてセンスアンプをオーバードライブする
しかしながら、そのようなオーバードライブ回路が採用
されたＤＲＡＭにおいて、プロセスばらつきのために、
オーバードライブのためのＭＯＳトランジスタの駆動能
力が不所望に変わってしまい、オーバーシュートやアン
ダーシュートが発生しやすい。オーバーシュートは、ビ
ット線容量を必要以上に充電するため消費電力の増大に
つながる。また、相補ビット線対のショートで決定され
るプリチャージレベルを不所望に変化させて読み出しマ
ージンの低下を招く。さらに、アンダーシュートは、上
記したオーバーシュートの場合と同様の不都合の他に、
メモリセルのトランスファＭＯＳや、寄生ＭＯＳのバッ
クバイアス低下によるリフレッシュの劣化、メモリセル
データの破壊を招来する。
【０００５】本発明の目的は、プロセスばらつきにかか
わらず、適切なオーバードライブを実現するための技術
を提供することにある。
わらず、適切なオーバードライブを実現するための技術
を提供することにある。
【０００６】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、メモリセルから相補ビット線対
に出力された信号をセンスアンプ起動信号に同期して増
幅するセンスアンプ（ＳＡ）と、上記センスアンプにそ
れの動作用電源電圧を供給するためのコモンソース線対
（ＰＣＳ，ＮＣＳ）と、上記コモンソース線対の電位差
を上記センスアンプの動作開始タイミングから所定時間
のみ通常レベルよりも拡げることにより上記センスアン
プをオーバードライブするためのオーバードライブ用ト
ランジスタ（Ｑ３，Ｑ４）と、上記オーバードライブ用
トランジスタを駆動制御するためのオーバードライブパ
ルスを生成するオーバードライブパルス発生回路（１０
１）とを含んで半導体記憶装置が形成されるとき、上記
オーバードライブパルス発生回路に含まれる遅延回路
（３３）を構成するトランジスタのゲート長を上記オー
バードライブ用トランジスタのゲート長に合わせ、トラ
ンジスタのプロセスばらつきを補償する。
に出力された信号をセンスアンプ起動信号に同期して増
幅するセンスアンプ（ＳＡ）と、上記センスアンプにそ
れの動作用電源電圧を供給するためのコモンソース線対
（ＰＣＳ，ＮＣＳ）と、上記コモンソース線対の電位差
を上記センスアンプの動作開始タイミングから所定時間
のみ通常レベルよりも拡げることにより上記センスアン
プをオーバードライブするためのオーバードライブ用ト
ランジスタ（Ｑ３，Ｑ４）と、上記オーバードライブ用
トランジスタを駆動制御するためのオーバードライブパ
ルスを生成するオーバードライブパルス発生回路（１０
１）とを含んで半導体記憶装置が形成されるとき、上記
オーバードライブパルス発生回路に含まれる遅延回路
（３３）を構成するトランジスタのゲート長を上記オー
バードライブ用トランジスタのゲート長に合わせ、トラ
ンジスタのプロセスばらつきを補償する。
【０００９】例えば、プロセスばらつきによりオーバー
ドライブ用トランジスタのゲート長が短くなり、駆動能
力が大きい場合には、同一半導体チップにおいて上記遅
延回路を構成するトランジスタの駆動能力も同様に大き
くなり、遅延回路での遅延時間を比較的短くすること
で、オーバードライブパルスのパルス幅を短くする。
ドライブ用トランジスタのゲート長が短くなり、駆動能
力が大きい場合には、同一半導体チップにおいて上記遅
延回路を構成するトランジスタの駆動能力も同様に大き
くなり、遅延回路での遅延時間を比較的短くすること
で、オーバードライブパルスのパルス幅を短くする。
【００１０】また、プロセスばらつきによりオーバード
ライブ用トランジスタのゲート長が長くなり、駆動能力
が小さい場合には、同一半導体チップにおいて上記遅延
回路を構成するトランジスタの駆動能力も同様に小さく
なり、遅延回路での遅延時間を比較的長くして、オーバ
ードライブパルスのパルス幅を比較的長くする。そのよ
うにプロセスばらつきに応じてオーバードライブのパル
ス幅が調整され、このことが、プロセスばらつきを補償
する。
ライブ用トランジスタのゲート長が長くなり、駆動能力
が小さい場合には、同一半導体チップにおいて上記遅延
回路を構成するトランジスタの駆動能力も同様に小さく
なり、遅延回路での遅延時間を比較的長くして、オーバ
ードライブパルスのパルス幅を比較的長くする。そのよ
うにプロセスばらつきに応じてオーバードライブのパル
ス幅が調整され、このことが、プロセスばらつきを補償
する。
【００１１】このとき、上記遅延回路は、上記センスア
ンプ起動信号を遅延するための複数のインバータ回路
（ＩＶ１，ＩＶ２）を含んで構成することができる。
ンプ起動信号を遅延するための複数のインバータ回路
（ＩＶ１，ＩＶ２）を含んで構成することができる。
【００１２】また、そのような半導体記憶装置（８３）
とそれをアクセス可能な中央処理装置（８１）とを含ん
でデータ処理装置を構成することができる。
とそれをアクセス可能な中央処理装置（８１）とを含ん
でデータ処理装置を構成することができる。
【００１３】
【発明の実施の形態】図８には本発明にかかるデータ処
理装置の一実施形態例が示される。
理装置の一実施形態例が示される。
【００１４】図８に示されるコンピュータシステムはデ
ータ処理装置の一例とされ、特に制限されないが、シス
テムバスＢＵＳを介して、ＣＰＵ（中央処理装置）８
１、メモリコントローラ８２、ＲＯＭ（リード・オンリ
・メモリ）８４、周辺装置制御部８５、表示系８６など
が、互いに信号のやり取り可能に結合され、予め定めら
れたプログラムに従って所定のデータ処理を行うことが
できる。
ータ処理装置の一例とされ、特に制限されないが、シス
テムバスＢＵＳを介して、ＣＰＵ（中央処理装置）８
１、メモリコントローラ８２、ＲＯＭ（リード・オンリ
・メモリ）８４、周辺装置制御部８５、表示系８６など
が、互いに信号のやり取り可能に結合され、予め定めら
れたプログラムに従って所定のデータ処理を行うことが
できる。
【００１５】メモリコントローラ８２は、多バンク構成
とされた複数のＤＲＡＭ８３Ａ，８３Ｂ，８３Ｃの動作
を制御する。
とされた複数のＤＲＡＭ８３Ａ，８３Ｂ，８３Ｃの動作
を制御する。
【００１６】上記ＣＰＵ８１は、本システムの論理的中
核とされ、主として、アドレス指定、情報の読み出しと
書き込み、データの演算、命令のシーケンス、割り込の
受付け、記憶装置と入出力装置との情報交換の起動等の
機能を有し、演算制御部や、バス制御部、メモリアクセ
ス制御部などから構成される。上記ＤＲＡＭ８３Ａ，８
３Ｂ，８３Ｃ、及びＲＯＭ８４は内部記憶装置として位
置付けられている。ＲＯＭ８４には、各種プログラムや
データが記憶される。ＤＲＡＭ８３Ａ，８３Ｂ，８３Ｃ
はメインメモリとして機能し、このＤＲＡＭ８３Ａ，８
３Ｂ，８３Ｃには、ＣＰＵ３１での計算や制御に必要な
プログラムやデータがロードされる。周辺装置制御部８
５によって、記憶装置８８の動作制御や、キーボード８
９などからの情報入力制御が行われる。記憶装置８８に
は、ハードディスク装置等の補助記憶装置が適用され
る。
核とされ、主として、アドレス指定、情報の読み出しと
書き込み、データの演算、命令のシーケンス、割り込の
受付け、記憶装置と入出力装置との情報交換の起動等の
機能を有し、演算制御部や、バス制御部、メモリアクセ
ス制御部などから構成される。上記ＤＲＡＭ８３Ａ，８
３Ｂ，８３Ｃ、及びＲＯＭ８４は内部記憶装置として位
置付けられている。ＲＯＭ８４には、各種プログラムや
データが記憶される。ＤＲＡＭ８３Ａ，８３Ｂ，８３Ｃ
はメインメモリとして機能し、このＤＲＡＭ８３Ａ，８
３Ｂ，８３Ｃには、ＣＰＵ３１での計算や制御に必要な
プログラムやデータがロードされる。周辺装置制御部８
５によって、記憶装置８８の動作制御や、キーボード８
９などからの情報入力制御が行われる。記憶装置８８に
は、ハードディスク装置等の補助記憶装置が適用され
る。
【００１７】上記ＤＲＡＭ８３Ａ，８３Ｂ，８３Ｃは互
いに同一構成とされるため、ＤＲＡＭ８３Ａについての
み以下に詳述する。
いに同一構成とされるため、ＤＲＡＭ８３Ａについての
み以下に詳述する。
【００１８】図２には上記ＤＲＡＭ８３Ａにおける主要
部の構成例が示される。
部の構成例が示される。
【００１９】ＤＲＡＭ８３Ａは、特に制限されないが、
６４メガビットの記憶容量を有し、複数のダイナミック
型メモリセルＭＣがアレイ状に配列されて成るメモリセ
ルアレイ２０と、それに結合されたカラム系直接周辺回
路２１とを含み、公知の半導体集積回路製造技術によ
り、単結晶シリコン基板などの一つの半導体基板に形成
される。
６４メガビットの記憶容量を有し、複数のダイナミック
型メモリセルＭＣがアレイ状に配列されて成るメモリセ
ルアレイ２０と、それに結合されたカラム系直接周辺回
路２１とを含み、公知の半導体集積回路製造技術によ
り、単結晶シリコン基板などの一つの半導体基板に形成
される。
【００２０】メモリセルアレイ２０は、代表的に示され
る複数のワード線ＷＬ０〜ＷＬ５と、それに交差するよ
うに配列された複数の相補データ線ＤＬ１，ＤＬ１＊〜
ＤＬ６，ＤＬ６＊（＊はロウアクティブ又は信号反転を
示す）と、ワード線とデータ線の交差箇所に配置された
複数のダイナミック型メモリセルＭＣとを含む。複数の
ダイナミック型メモリセルＭＣは、そのうちの一つが代
表的に示されるように、ｎチャンネル型ＭＯＳトランジ
スタと、それに直列接続された電荷蓄積容量とによって
構成される。ダイナミック型メモリセルＭＣは、特に制
限されないが、最も集積度が上がる１／４ピッチセル配
列とされ、相補データ線を一本置きに配置してセンスア
ンプＳＡのレイアウトピッチを緩和している。そのよう
なダイナミック型メモリセルＭＣでは、対応するワード
線が選択レベルに駆動されることで、ｎチャンネル型Ｍ
ＯＳトランジスタがオンされ、データのリード・ライト
が可能とされる。
る複数のワード線ＷＬ０〜ＷＬ５と、それに交差するよ
うに配列された複数の相補データ線ＤＬ１，ＤＬ１＊〜
ＤＬ６，ＤＬ６＊（＊はロウアクティブ又は信号反転を
示す）と、ワード線とデータ線の交差箇所に配置された
複数のダイナミック型メモリセルＭＣとを含む。複数の
ダイナミック型メモリセルＭＣは、そのうちの一つが代
表的に示されるように、ｎチャンネル型ＭＯＳトランジ
スタと、それに直列接続された電荷蓄積容量とによって
構成される。ダイナミック型メモリセルＭＣは、特に制
限されないが、最も集積度が上がる１／４ピッチセル配
列とされ、相補データ線を一本置きに配置してセンスア
ンプＳＡのレイアウトピッチを緩和している。そのよう
なダイナミック型メモリセルＭＣでは、対応するワード
線が選択レベルに駆動されることで、ｎチャンネル型Ｍ
ＯＳトランジスタがオンされ、データのリード・ライト
が可能とされる。
【００２１】カラム系直接周辺回路２１は、それぞれ相
補データ線に対応して配置されたセンスアンプＳＡ、プ
リチャージ回路ＰＣＣ，及びカラムスイッチＳＥＬを含
む。相補データ線ＤＬ２，ＤＬ２＊に対応するものが代
表的に示されるように、センスアンプＳＡ、プリチャー
ジ回路ＰＣＣ，及びカラムスイッチＳＥＬはそれぞれ以
下のように構成される。
補データ線に対応して配置されたセンスアンプＳＡ、プ
リチャージ回路ＰＣＣ，及びカラムスイッチＳＥＬを含
む。相補データ線ＤＬ２，ＤＬ２＊に対応するものが代
表的に示されるように、センスアンプＳＡ、プリチャー
ジ回路ＰＣＣ，及びカラムスイッチＳＥＬはそれぞれ以
下のように構成される。
【００２２】センスアンプＳＡは、それぞれｐチャンネ
ル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトラン
ジスタとが結合されて成る二つのインバータがループ状
に結合され、それの入出力ノードが相補データ線ＤＬ
２，ＤＬ２＊に結合されて成る。
ル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトラン
ジスタとが結合されて成る二つのインバータがループ状
に結合され、それの入出力ノードが相補データ線ＤＬ
２，ＤＬ２＊に結合されて成る。
【００２３】センスアンプＳＡが動作状態になっている
とき、メモリセルからのデータ読出しにより、相補デー
タ線ＤＬ２，ＤＬ２＊のわずかな電位差がセンスアンプ
ＳＡで増幅される。そのようなセンスアンプＳＡの動作
用電源電圧は、一対のコモンソース線ＰＣＳ，ＮＣＳを
介して上記電源部５０から供給される。
とき、メモリセルからのデータ読出しにより、相補デー
タ線ＤＬ２，ＤＬ２＊のわずかな電位差がセンスアンプ
ＳＡで増幅される。そのようなセンスアンプＳＡの動作
用電源電圧は、一対のコモンソース線ＰＣＳ，ＮＣＳを
介して上記電源部５０から供給される。
【００２４】また、プリチャージ回路ＰＣＣは、カラム
系直接周辺回路２１において、相補データ線をプリチャ
ージするために設けられており、相補データ線を橋絡す
るように結合されたｎチャンネル型ＭＯＳトランジスタ
９３，９４，９５によって構成される。ｎチャンネル型
ＭＯＳトランジスタ９３，９４は互いに直列接続され、
プリチャージ信号ＰＣＢによって動作制御されること
で、所定のプリチャージ電圧を相補データ線に供給す
る。また、ｎチャンネル型ＭＯＳトランジスタ９５は上
記プリチャージ信号ＰＣＢよりも高レベルのプリチャー
ジ制御信号ＰＣＨＢによって動作制御されて、相補デー
タ線を短絡する。
系直接周辺回路２１において、相補データ線をプリチャ
ージするために設けられており、相補データ線を橋絡す
るように結合されたｎチャンネル型ＭＯＳトランジスタ
９３，９４，９５によって構成される。ｎチャンネル型
ＭＯＳトランジスタ９３，９４は互いに直列接続され、
プリチャージ信号ＰＣＢによって動作制御されること
で、所定のプリチャージ電圧を相補データ線に供給す
る。また、ｎチャンネル型ＭＯＳトランジスタ９５は上
記プリチャージ信号ＰＣＢよりも高レベルのプリチャー
ジ制御信号ＰＣＨＢによって動作制御されて、相補デー
タ線を短絡する。
【００２５】カラムスイッチＳＥＬは、カラムアドレス
をデコードして得たカラム選択制御信号ＹＳ０によって
動作制御されるｎチャンネル型ＭＯＳトランジスタ９
６，９７によって構成される。例えばカラム選択制御信
号ＹＳ０がハイレベルにアサートされるとき、それに対
応するｎチャンネル型ＭＯＳトランジスタがオンされる
ことにより、相補データ線ＤＬ２，ＤＬ２＊がコモンＩ
／Ｏに結合される。その状態で、相補データ線ＤＬ２，
ＤＬ２＊のデータをコモンＩ／Ｏに出力することがで
き、また、コモンＩ／Ｏの書込みデータを相補データ線
ＤＬ２，ＤＬ２＊に取込むことができる。
をデコードして得たカラム選択制御信号ＹＳ０によって
動作制御されるｎチャンネル型ＭＯＳトランジスタ９
６，９７によって構成される。例えばカラム選択制御信
号ＹＳ０がハイレベルにアサートされるとき、それに対
応するｎチャンネル型ＭＯＳトランジスタがオンされる
ことにより、相補データ線ＤＬ２，ＤＬ２＊がコモンＩ
／Ｏに結合される。その状態で、相補データ線ＤＬ２，
ＤＬ２＊のデータをコモンＩ／Ｏに出力することがで
き、また、コモンＩ／Ｏの書込みデータを相補データ線
ＤＬ２，ＤＬ２＊に取込むことができる。
【００２６】カラム系直接周辺回路２１の内部におい
て、センスアンプＳＡに至るデータ線をその途中で断続
可能なｎチャンネル型ＭＯＳトランジスタ（シェアード
ＭＯＳトランジスタという）８１〜８６、７１〜７６が
設けられ、このシェアードＭＯＳトランジスタを、第１
シェアード制御信号ＳＨＲＬ、及び第２シェアード制御
信号ＳＨＲＲで制御することによって、相補データ線が
選択的にセンスアンプＳＡに選択的に結合されるように
なっている。例えば、シェアードＭＯＳトランジスタ８
１〜８６が第１シェアード制御信号ＳＨＲＬによってオ
ンされる場合には、シェアードＭＯＳトランジスタ７１
〜７６は第２シェアード制御信号ＳＨＲＲによってオフ
され、その場合には、メモリセルアレイ２０に属するデ
ータ線が選択的にセンスアンプＳＡに結合される。それ
に対して、シェアードＭＯＳトランジスタ７１〜７６が
第２シェアード制御信号ＳＨＲＲによってオンされる場
合には、シェアードＭＯＳトランジスタ８１〜８６は第
１シェアード制御信号ＳＨＲＬによってオフされ、その
場合には、別のマットに属するデータ線が選択的にセン
スアンプＳＡに結合される。
て、センスアンプＳＡに至るデータ線をその途中で断続
可能なｎチャンネル型ＭＯＳトランジスタ（シェアード
ＭＯＳトランジスタという）８１〜８６、７１〜７６が
設けられ、このシェアードＭＯＳトランジスタを、第１
シェアード制御信号ＳＨＲＬ、及び第２シェアード制御
信号ＳＨＲＲで制御することによって、相補データ線が
選択的にセンスアンプＳＡに選択的に結合されるように
なっている。例えば、シェアードＭＯＳトランジスタ８
１〜８６が第１シェアード制御信号ＳＨＲＬによってオ
ンされる場合には、シェアードＭＯＳトランジスタ７１
〜７６は第２シェアード制御信号ＳＨＲＲによってオフ
され、その場合には、メモリセルアレイ２０に属するデ
ータ線が選択的にセンスアンプＳＡに結合される。それ
に対して、シェアードＭＯＳトランジスタ７１〜７６が
第２シェアード制御信号ＳＨＲＲによってオンされる場
合には、シェアードＭＯＳトランジスタ８１〜８６は第
１シェアード制御信号ＳＨＲＬによってオフされ、その
場合には、別のマットに属するデータ線が選択的にセン
スアンプＳＡに結合される。
【００２７】尚、上記の説明では相補データ線ＤＬ２，
ＤＬ２＊に対応する回路について代表的に述べたが、他
の相補データ線に対応する回路も上記と同様に構成され
る。
ＤＬ２＊に対応する回路について代表的に述べたが、他
の相補データ線に対応する回路も上記と同様に構成され
る。
【００２８】図１には上記電源部５０の構成例が示され
る。
る。
【００２９】図１に示されるように電源部５０は、セン
スアンプＳＡにおけるｐチャンネル型ＭＯＳトランジス
タ側のコモンソース線ＰＣＳに電圧Ｖｄｌを供給するた
めのｐチャンネル型ＭＯＳトランジスタＱ１と、センス
アンプＳＡにおけるｎチャンネル型ＭＯＳトランジスタ
側のコモンソース線ＮＣＳに電圧Ｖｓｇを供給するため
のｎチャンネル型ＭＯＳトランジスタＱ２と、センスア
ンプＳＡをオーバードライブするためのオーバードライ
ブ回路１００とを含む。
スアンプＳＡにおけるｐチャンネル型ＭＯＳトランジス
タ側のコモンソース線ＰＣＳに電圧Ｖｄｌを供給するた
めのｐチャンネル型ＭＯＳトランジスタＱ１と、センス
アンプＳＡにおけるｎチャンネル型ＭＯＳトランジスタ
側のコモンソース線ＮＣＳに電圧Ｖｓｇを供給するため
のｎチャンネル型ＭＯＳトランジスタＱ２と、センスア
ンプＳＡをオーバードライブするためのオーバードライ
ブ回路１００とを含む。
【００３０】ｎチャンネル型ＭＯＳトランジスタＱ２
は、センスアンプ起動信号φＳＡにより制御され、ｐチ
ャンネル型ＭＯＳトランジスタＱ１は、センスアンプ起
動信号φＳＡ＊により制御される。
は、センスアンプ起動信号φＳＡにより制御され、ｐチ
ャンネル型ＭＯＳトランジスタＱ１は、センスアンプ起
動信号φＳＡ＊により制御される。
【００３１】また、上記オーバードライブ回路１００
は、コモンソース線ＰＣＳに電圧Ｖｄｄを供給するため
のｐチャンネル型ＭＯＳトランジスタＱ３と、コモンソ
ース線ＮＣＳに電圧Ｖｓｓを供給するためのｎチャンネ
ル型ＭＯＳトランジスタＱ４と、センスアンプ起動信号
φＳＡ＊に基づいて、上記ｐチャンネル型ＭＯＳトラン
ジスタＱ３及びｎチャンネル型ＭＯＳトランジスタＱ４
の動作制御のためのオーバードライブパルスφＳＯＤ
＊，φＳＯＤを発生させるオーバードライブパルス発生
回路１０１とを含む。
は、コモンソース線ＰＣＳに電圧Ｖｄｄを供給するため
のｐチャンネル型ＭＯＳトランジスタＱ３と、コモンソ
ース線ＮＣＳに電圧Ｖｓｓを供給するためのｎチャンネ
ル型ＭＯＳトランジスタＱ４と、センスアンプ起動信号
φＳＡ＊に基づいて、上記ｐチャンネル型ＭＯＳトラン
ジスタＱ３及びｎチャンネル型ＭＯＳトランジスタＱ４
の動作制御のためのオーバードライブパルスφＳＯＤ
＊，φＳＯＤを発生させるオーバードライブパルス発生
回路１０１とを含む。
【００３２】ここで、上記電圧Ｖｄｄは高電位側電源電
圧とされ、電圧Ｖｓｓは低電位側電源電圧とされる。こ
の電圧Ｖｄｄ及び電圧Ｖｓｓを降圧回路で降圧したもの
がそれぞれ上記電圧Ｖｄｌ及び電圧Ｖｓｇとされ、電圧
Ｖｄｌ，Ｖｓｇの電位差は電圧Ｖｄｄ，Ｖｓｓの電位差
よりも小さくなる。
圧とされ、電圧Ｖｓｓは低電位側電源電圧とされる。こ
の電圧Ｖｄｄ及び電圧Ｖｓｓを降圧回路で降圧したもの
がそれぞれ上記電圧Ｖｄｌ及び電圧Ｖｓｇとされ、電圧
Ｖｄｌ，Ｖｓｇの電位差は電圧Ｖｄｄ，Ｖｓｓの電位差
よりも小さくなる。
【００３３】図５には主要部の動作タイミングが示され
る。
る。
【００３４】センスアンプ起動信号φＳＡがハイレベル
にアサートされる期間では、センスアンプ起動信号φＳ
Ａによりｎチャンネル型ＭＯＳトランジスタＱ２がオン
され、センスアンプ起動信号φＳＡの反転信号であるセ
ンスアンプφＳＡ＊によりｐチャンネル型ＭＯＳトラン
ジスタＱ１がオンされることにより、コモンソース線Ｎ
ＣＳ，ＰＣＳには、それぞれ電圧Ｖｓｇ，Ｖｄｌが供給
される。また、センスアンプ起動信号φＳＡがハイレベ
ルにアサートされてから所定時間は、オーバードライブ
パルスφＳＯＤがハイレベル（φＳＯＤ＊はローレベ
ル）とされ、それにより、コモンソース線ＰＣＳ，ＮＣ
Ｓの電位レベルは、センスアンプ起動開始直後において
のみ、それぞれ電圧Ｖｄｄ，Ｖｓｓレベルとなり、セン
スアンプＳＡがオーバードライブされる。このオーバー
ドライブ期間においてビット線ＢＬ，ＢＬ＊の微細な信
号レベル差が比較的高速に増幅される。
にアサートされる期間では、センスアンプ起動信号φＳ
Ａによりｎチャンネル型ＭＯＳトランジスタＱ２がオン
され、センスアンプ起動信号φＳＡの反転信号であるセ
ンスアンプφＳＡ＊によりｐチャンネル型ＭＯＳトラン
ジスタＱ１がオンされることにより、コモンソース線Ｎ
ＣＳ，ＰＣＳには、それぞれ電圧Ｖｓｇ，Ｖｄｌが供給
される。また、センスアンプ起動信号φＳＡがハイレベ
ルにアサートされてから所定時間は、オーバードライブ
パルスφＳＯＤがハイレベル（φＳＯＤ＊はローレベ
ル）とされ、それにより、コモンソース線ＰＣＳ，ＮＣ
Ｓの電位レベルは、センスアンプ起動開始直後において
のみ、それぞれ電圧Ｖｄｄ，Ｖｓｓレベルとなり、セン
スアンプＳＡがオーバードライブされる。このオーバー
ドライブ期間においてビット線ＢＬ，ＢＬ＊の微細な信
号レベル差が比較的高速に増幅される。
【００３５】図３には、上記オーバードライブパルス発
生回路１０１の構成例が示される。
生回路１０１の構成例が示される。
【００３６】図３に示されるように、オーバードライブ
パルス発生回路１０１は、センスアンプ起動信号φＳＡ
＊を反転するためのインバータ３１と、上記センスアン
プ起動信号φＳＡ＊を遅延するための遅延回路３３と、
この遅延回路３３の出力信号と上記インバータ３１の出
力信号とのナンド論理を得るナンドゲート３２と、この
ナンドゲート３２の出力信号を反転するためのインバー
タ４３とを含んで成る。センスアンプ起動信号φＳＡ＊
はローアクティブの信号であり、この信号φＳＡ＊がイ
ンバータ３１で論理反転され、また、上記遅延回路３３
で遅延されることにより、インバータ３１の出力信号と
遅延回路３３の出力信号との双方がハイレベル期間の
み、ナンドゲート３２の出力信号がローレベルとなる。
ナンドゲート３２の出力信号はφＳＯＤ＊とされ、それ
がインバータ４３で反転されることでφＳＯＤが得られ
る。従って、遅延回路３３での遅延時間により、φＳＯ
Ｄ，φＳＯＤ＊のパルス幅が決定される。すなわち、遅
延時間が長いほど、φＳＯＤ，φＳＯＤ＊のパルス幅が
広くなる。
パルス発生回路１０１は、センスアンプ起動信号φＳＡ
＊を反転するためのインバータ３１と、上記センスアン
プ起動信号φＳＡ＊を遅延するための遅延回路３３と、
この遅延回路３３の出力信号と上記インバータ３１の出
力信号とのナンド論理を得るナンドゲート３２と、この
ナンドゲート３２の出力信号を反転するためのインバー
タ４３とを含んで成る。センスアンプ起動信号φＳＡ＊
はローアクティブの信号であり、この信号φＳＡ＊がイ
ンバータ３１で論理反転され、また、上記遅延回路３３
で遅延されることにより、インバータ３１の出力信号と
遅延回路３３の出力信号との双方がハイレベル期間の
み、ナンドゲート３２の出力信号がローレベルとなる。
ナンドゲート３２の出力信号はφＳＯＤ＊とされ、それ
がインバータ４３で反転されることでφＳＯＤが得られ
る。従って、遅延回路３３での遅延時間により、φＳＯ
Ｄ，φＳＯＤ＊のパルス幅が決定される。すなわち、遅
延時間が長いほど、φＳＯＤ，φＳＯＤ＊のパルス幅が
広くなる。
【００３７】図４には上記遅延回路３３の構成例が示さ
れる。
れる。
【００３８】図４に示されるように、上記遅延回路３３
は、ｐチャンネル型ＭＯＳトランジスタＱ４１〜Ｑ４
４、及びｎチャンネル型ＭＯＳトランジスタＱ４５が直
列接続されて成る第１インバータＩＶ１と、ｐチャンネ
ル型ＭＯＳトランジスタＱ４６及びｎチャンネル型ＭＯ
ＳトランジスタＱ４７〜Ｑ５０が直列接続されて成る第
２インバータＩＶ２とが交互に配列されて成る。センス
アンプ起動信号φＳＡ＊は、第１インバータＩＶ１にお
ける全てのＭＯＳトランジスタのゲート電極に伝達され
る。また、第１インバータＩＶ１の出力信号はｐチャン
ネル型ＭＯＳトランジスタＱ４４とｎチャンネル型ＭＯ
ＳトランジスタＱ４５との直列接続箇所から得られ、そ
れが後段の第２インバータＩＶ２におけるすべてのＭＯ
Ｓトランジスタのゲート電極に伝達される。さらにこの
第２インバータＩＶ２の出力信号はｎチャンネル型ＭＯ
ＳトランジスタＱ４９とｎチャンネル型ＭＯＳトランジ
スタＱ５０との直列接続箇所から得られ、それが後段の
第１インバータに伝達される。
は、ｐチャンネル型ＭＯＳトランジスタＱ４１〜Ｑ４
４、及びｎチャンネル型ＭＯＳトランジスタＱ４５が直
列接続されて成る第１インバータＩＶ１と、ｐチャンネ
ル型ＭＯＳトランジスタＱ４６及びｎチャンネル型ＭＯ
ＳトランジスタＱ４７〜Ｑ５０が直列接続されて成る第
２インバータＩＶ２とが交互に配列されて成る。センス
アンプ起動信号φＳＡ＊は、第１インバータＩＶ１にお
ける全てのＭＯＳトランジスタのゲート電極に伝達され
る。また、第１インバータＩＶ１の出力信号はｐチャン
ネル型ＭＯＳトランジスタＱ４４とｎチャンネル型ＭＯ
ＳトランジスタＱ４５との直列接続箇所から得られ、そ
れが後段の第２インバータＩＶ２におけるすべてのＭＯ
Ｓトランジスタのゲート電極に伝達される。さらにこの
第２インバータＩＶ２の出力信号はｎチャンネル型ＭＯ
ＳトランジスタＱ４９とｎチャンネル型ＭＯＳトランジ
スタＱ５０との直列接続箇所から得られ、それが後段の
第１インバータに伝達される。
【００３９】ここで、複数個のインバータが結合されて
成る遅延回路の一般的な設計においては、より少ない素
子数でもって所望の遅延時間を確保することが好適とさ
れており、遅延回路を構成するＭＯＳトランジスタ１個
当たりのゲート長を比較的長くして、そこに流れる電流
を抑えることにより、素子１個当たりの遅延時間を比較
的大きくとるようにしている。そのようにすれば、構成
素子数が少なくて済み、チップ占有面積を小さくできる
からである。
成る遅延回路の一般的な設計においては、より少ない素
子数でもって所望の遅延時間を確保することが好適とさ
れており、遅延回路を構成するＭＯＳトランジスタ１個
当たりのゲート長を比較的長くして、そこに流れる電流
を抑えることにより、素子１個当たりの遅延時間を比較
的大きくとるようにしている。そのようにすれば、構成
素子数が少なくて済み、チップ占有面積を小さくできる
からである。
【００４０】それに対して、図３及び図４に示される遅
延回路３３を形成する個々のＭＯＳトランジスタにおい
ては、プロセスばらつきに起因するオーバーシュート及
びアンダーシュートを抑えるため、当該半導体チップに
おける標準的なゲート長が採用される。つまり、遅延回
路３３を構成するｐチャンネル型ＭＯＳトランジスタや
ｎチャンネル型ＭＯＳトランジスタのゲート長は、図１
に示されるｐチャンネル型ＭＯＳトランジスタＱ３やｎ
チャンネル型ＭＯＳトランジスタＱ４のゲート長にそれ
ぞれ合致する。例えば図１に示されるｐチャンネル型Ｍ
ＯＳトランジスタＱ３のゲート長が０．６μｍとされる
とき、遅延回路３３を構成するすべてのｐチャンネル型
ＭＯＳトランジスタのゲート長は、０．６μｍとされ
る。また、図１に示されるｎチャンネル型ＭＯＳトラン
ジスタＱ４のゲート長が０．５μｍとされるとき、遅延
回路３３を構成するすべてのｎチャンネル型ＭＯＳトラ
ンジスタのゲート長は、０．５μｍとされる。そして、
Ｐチャンネル型ＭＯＳトランジスタ及びｎチャンネル型
ＭＯＳトランジスタのうち遅延時間確保関与する側のＭ
ＯＳトランジスタの縦積み段数を多くしている。すなわ
ち、センスアンプ起動信号φＳＡ＊がローアクティブで
あるため、第１インバータＩＶ１ではＰチャンネル型Ｍ
ＯＳトランジスタ側が遅延時間確保に関与するためＰチ
ャンネル型ＭＯＳトランジスタＱ４１〜Ｑ４４を縦積み
し、第２インバータＩＶ２ではｎチャンネル型ＭＯＳト
ランジスタが遅延時間確保に関与するためｎチャンネル
型ＭＯＳトランジスタＱ４７〜Ｑ５０を縦積みしてい
る。
延回路３３を形成する個々のＭＯＳトランジスタにおい
ては、プロセスばらつきに起因するオーバーシュート及
びアンダーシュートを抑えるため、当該半導体チップに
おける標準的なゲート長が採用される。つまり、遅延回
路３３を構成するｐチャンネル型ＭＯＳトランジスタや
ｎチャンネル型ＭＯＳトランジスタのゲート長は、図１
に示されるｐチャンネル型ＭＯＳトランジスタＱ３やｎ
チャンネル型ＭＯＳトランジスタＱ４のゲート長にそれ
ぞれ合致する。例えば図１に示されるｐチャンネル型Ｍ
ＯＳトランジスタＱ３のゲート長が０．６μｍとされる
とき、遅延回路３３を構成するすべてのｐチャンネル型
ＭＯＳトランジスタのゲート長は、０．６μｍとされ
る。また、図１に示されるｎチャンネル型ＭＯＳトラン
ジスタＱ４のゲート長が０．５μｍとされるとき、遅延
回路３３を構成するすべてのｎチャンネル型ＭＯＳトラ
ンジスタのゲート長は、０．５μｍとされる。そして、
Ｐチャンネル型ＭＯＳトランジスタ及びｎチャンネル型
ＭＯＳトランジスタのうち遅延時間確保関与する側のＭ
ＯＳトランジスタの縦積み段数を多くしている。すなわ
ち、センスアンプ起動信号φＳＡ＊がローアクティブで
あるため、第１インバータＩＶ１ではＰチャンネル型Ｍ
ＯＳトランジスタ側が遅延時間確保に関与するためＰチ
ャンネル型ＭＯＳトランジスタＱ４１〜Ｑ４４を縦積み
し、第２インバータＩＶ２ではｎチャンネル型ＭＯＳト
ランジスタが遅延時間確保に関与するためｎチャンネル
型ＭＯＳトランジスタＱ４７〜Ｑ５０を縦積みしてい
る。
【００４１】上記のように個々のＭＯＳトランジスタの
ゲート長を合わせると、プロセスばらつきが補償され、
センスアンプＳＡのオーバードライブにおいて、オーバ
ーシュートやアンダーシュートの発生を抑えることがで
きる。それは以下の理由による。
ゲート長を合わせると、プロセスばらつきが補償され、
センスアンプＳＡのオーバードライブにおいて、オーバ
ーシュートやアンダーシュートの発生を抑えることがで
きる。それは以下の理由による。
【００４２】図６には遅延回路３３での遅延時間のばら
つき（Δｔ）と、オーバードライブ用のＭＯＳトランジ
スタＱ３，Ｑ４の駆動能力との関係が示される。
つき（Δｔ）と、オーバードライブ用のＭＯＳトランジ
スタＱ３，Ｑ４の駆動能力との関係が示される。
【００４３】すなわち、遅延回路３３を構成するｐチャ
ンネル型ＭＯＳトランジスタやｎチャンネル型ＭＯＳト
ランジスタのゲート長を、ｐチャンネル型ＭＯＳトラン
ジスタＱ３やｎチャンネル型ＭＯＳトランジスタＱ４の
ゲート長にそれぞれ合わせていることから、同一チップ
内において、ｐチャンネル型ＭＯＳトランジスタＱ３や
ｎチャンネル型ＭＯＳトランジスタＱ４のゲート長のプ
ロセスばらつきは、遅延回路３３を構成するＭＯＳトラ
ンジスタにおいても同様に現れる。つまり、ｐチャンネ
ル型ＭＯＳトランジスタＱ３やｎチャンネル型ＭＯＳト
ランジスタＱ４のゲート長がプロセスばらつきにより所
望の値より若干長めになる場合、遅延回路３３を構成す
るＭＯＳトランジスタのゲート長も所望の値よりも若干
長めになる。
ンネル型ＭＯＳトランジスタやｎチャンネル型ＭＯＳト
ランジスタのゲート長を、ｐチャンネル型ＭＯＳトラン
ジスタＱ３やｎチャンネル型ＭＯＳトランジスタＱ４の
ゲート長にそれぞれ合わせていることから、同一チップ
内において、ｐチャンネル型ＭＯＳトランジスタＱ３や
ｎチャンネル型ＭＯＳトランジスタＱ４のゲート長のプ
ロセスばらつきは、遅延回路３３を構成するＭＯＳトラ
ンジスタにおいても同様に現れる。つまり、ｐチャンネ
ル型ＭＯＳトランジスタＱ３やｎチャンネル型ＭＯＳト
ランジスタＱ４のゲート長がプロセスばらつきにより所
望の値より若干長めになる場合、遅延回路３３を構成す
るＭＯＳトランジスタのゲート長も所望の値よりも若干
長めになる。
【００４４】ｐチャンネル型ＭＯＳトランジスタＱ３や
ｎチャンネル型ＭＯＳトランジスタＱ４のゲート長がプ
ロセスばらつきにより所望の値より若干長めで、駆動能
力が比較的低い場合、遅延回路３３を構成するＭＯＳト
ランジスタのゲート長も所望の値よりも若干長めにな
り、そこでの遅延時間が比較的長くなるから、オーバー
ドライブパルスφＳＯＤ，φＳＯＤ＊のパルス幅が広く
なり、ｐチャンネル型ＭＯＳトランジスタＱ３やｎチャ
ンネル型ＭＯＳトランジスタＱ４のオン時間が長くなる
から、ｐチャンネル型ＭＯＳトランジスタＱ３やｎチャ
ンネル型ＭＯＳトランジスタＱ４の駆動能力の低さを補
うように作用する。
ｎチャンネル型ＭＯＳトランジスタＱ４のゲート長がプ
ロセスばらつきにより所望の値より若干長めで、駆動能
力が比較的低い場合、遅延回路３３を構成するＭＯＳト
ランジスタのゲート長も所望の値よりも若干長めにな
り、そこでの遅延時間が比較的長くなるから、オーバー
ドライブパルスφＳＯＤ，φＳＯＤ＊のパルス幅が広く
なり、ｐチャンネル型ＭＯＳトランジスタＱ３やｎチャ
ンネル型ＭＯＳトランジスタＱ４のオン時間が長くなる
から、ｐチャンネル型ＭＯＳトランジスタＱ３やｎチャ
ンネル型ＭＯＳトランジスタＱ４の駆動能力の低さを補
うように作用する。
【００４５】また、上記の場合とは逆に、ｐチャンネル
型ＭＯＳトランジスタＱ３やｎチャンネル型ＭＯＳトラ
ンジスタＱ４のゲート長がプロセスばらつきにより所望
の値より若干短めで、駆動能力が比較的高い場合、遅延
回路３３を構成するＭＯＳトランジスタのゲート長も所
望の値よりも若干短めになり、そこでの遅延時間が比較
的短くなるから、オーバードライブパルスφＳＯＤ，φ
ＳＯＤ＊のパルス幅が短くなり、上記ｐチャンネル型Ｍ
ＯＳトランジスタＱ３やｎチャンネル型ＭＯＳトランジ
スタＱ４のオン時間が比較的短くなる。つまり、プロセ
スばらつきにかかわらず、適切なオーバードライブが実
現される。そのようにプロセスばらつきが補償されるこ
とにより、プロセスばらつきに起因するオーバーシュー
トやアンダーシュートの発生が抑えられる。
型ＭＯＳトランジスタＱ３やｎチャンネル型ＭＯＳトラ
ンジスタＱ４のゲート長がプロセスばらつきにより所望
の値より若干短めで、駆動能力が比較的高い場合、遅延
回路３３を構成するＭＯＳトランジスタのゲート長も所
望の値よりも若干短めになり、そこでの遅延時間が比較
的短くなるから、オーバードライブパルスφＳＯＤ，φ
ＳＯＤ＊のパルス幅が短くなり、上記ｐチャンネル型Ｍ
ＯＳトランジスタＱ３やｎチャンネル型ＭＯＳトランジ
スタＱ４のオン時間が比較的短くなる。つまり、プロセ
スばらつきにかかわらず、適切なオーバードライブが実
現される。そのようにプロセスばらつきが補償されるこ
とにより、プロセスばらつきに起因するオーバーシュー
トやアンダーシュートの発生が抑えられる。
【００４６】また、実際には、プロセスばらつきの他に
電源電圧条件が変動する場合があるが、そのような変動
も上記プロセスばらつきと併せて以下のように補償され
る。
電源電圧条件が変動する場合があるが、そのような変動
も上記プロセスばらつきと併せて以下のように補償され
る。
【００４７】オーバードライブ用のＭＯＳトランジスタ
Ｑ３，Ｑ４の駆動能力が高いとき、つまり、電源電圧Ｖ
ｄｄが高い場合、ＭＯＳトランジスタのゲート長が小さ
い場合、ＭＯＳトランジスタのしきい値が低い場合、あ
るいはＭＯＳトランジスタのドレインソース電流が多い
場合には、遅延回路３３での遅延時間が短くなり、それ
によって、ＭＯＳトランジスタＱ３，Ｑ４のオン時間
（オーバードライブ時間）が比較的短される。また、そ
れとは逆に、オーバードライブ用のＭＯＳトランジスタ
Ｑ３，Ｑ４の駆動能力が低いとき、つまり、電源電圧Ｖ
ｄｄが低い場合、ＭＯＳトランジスタのゲート長が長い
場合、ＭＯＳトランジスタのしきい値が高い場合、ある
いはＭＯＳトランジスタのドレインソース電流が少ない
場合には、遅延回路３３での遅延時間が短くなり、それ
によって、ＭＯＳトランジスタＱ３，Ｑ４のオン時間
（オーバードライブ時間）が比較的長くされる。それに
より、電圧条件やプロセス条件が変わっても、オーバー
シュートやアンダーシュートの発生を抑えることができ
る。
Ｑ３，Ｑ４の駆動能力が高いとき、つまり、電源電圧Ｖ
ｄｄが高い場合、ＭＯＳトランジスタのゲート長が小さ
い場合、ＭＯＳトランジスタのしきい値が低い場合、あ
るいはＭＯＳトランジスタのドレインソース電流が多い
場合には、遅延回路３３での遅延時間が短くなり、それ
によって、ＭＯＳトランジスタＱ３，Ｑ４のオン時間
（オーバードライブ時間）が比較的短される。また、そ
れとは逆に、オーバードライブ用のＭＯＳトランジスタ
Ｑ３，Ｑ４の駆動能力が低いとき、つまり、電源電圧Ｖ
ｄｄが低い場合、ＭＯＳトランジスタのゲート長が長い
場合、ＭＯＳトランジスタのしきい値が高い場合、ある
いはＭＯＳトランジスタのドレインソース電流が少ない
場合には、遅延回路３３での遅延時間が短くなり、それ
によって、ＭＯＳトランジスタＱ３，Ｑ４のオン時間
（オーバードライブ時間）が比較的長くされる。それに
より、電圧条件やプロセス条件が変わっても、オーバー
シュートやアンダーシュートの発生を抑えることができ
る。
【００４８】尚、半導体チップ全体としてゲート長の長
いＭＯＳトランジスタを採用すれば、プロセスばらつき
は相対的に少なくなるが、その場合においても、遅延回
路３３を構成するｐチャンネル型ＭＯＳトランジスタや
ｎチャンネル型ＭＯＳトランジスタのゲート長を、ｐチ
ャンネル型ＭＯＳトランジスタＱ３やｎチャンネル型Ｍ
ＯＳトランジスタＱ４のゲート長にそれぞれ合わせるこ
とで、オーバードライブパルスのプロセス依存性をさら
に低下させることができる。
いＭＯＳトランジスタを採用すれば、プロセスばらつき
は相対的に少なくなるが、その場合においても、遅延回
路３３を構成するｐチャンネル型ＭＯＳトランジスタや
ｎチャンネル型ＭＯＳトランジスタのゲート長を、ｐチ
ャンネル型ＭＯＳトランジスタＱ３やｎチャンネル型Ｍ
ＯＳトランジスタＱ４のゲート長にそれぞれ合わせるこ
とで、オーバードライブパルスのプロセス依存性をさら
に低下させることができる。
【００４９】また、図７に示されるように、ＲＡＭを形
成する半導体チップが二つのメモリセルアレイ部を有
し、その間に周辺回路がレイアウトされる場合におい
て、７１で示されるようにＭＯＳトランジスタＱ３，Ｑ
４がメモリアレイ部に配置され、７２で示されるように
オーバードライブパルス発生回路１０１が周辺回路部に
配置される場合において、オーバードライブパルス発生
回路１０１を形成するＭＯＳトランジスタのゲートや、
オーバードライブ用のＭＯＳトランジスタＱ３，Ｑ４の
ゲートは同一方向にレイアウトするのが望ましい。その
ようなレイアウトは、オーバードライブパルス発生回路
１０１を形成するＭＯＳトランジスタや、オーバードラ
イブ用のＭＯＳトランジスタＱ３，Ｑ４のプロセスばら
つきを互いに等しくする上で、非常に有効となるからで
ある。
成する半導体チップが二つのメモリセルアレイ部を有
し、その間に周辺回路がレイアウトされる場合におい
て、７１で示されるようにＭＯＳトランジスタＱ３，Ｑ
４がメモリアレイ部に配置され、７２で示されるように
オーバードライブパルス発生回路１０１が周辺回路部に
配置される場合において、オーバードライブパルス発生
回路１０１を形成するＭＯＳトランジスタのゲートや、
オーバードライブ用のＭＯＳトランジスタＱ３，Ｑ４の
ゲートは同一方向にレイアウトするのが望ましい。その
ようなレイアウトは、オーバードライブパルス発生回路
１０１を形成するＭＯＳトランジスタや、オーバードラ
イブ用のＭＯＳトランジスタＱ３，Ｑ４のプロセスばら
つきを互いに等しくする上で、非常に有効となるからで
ある。
【００５０】上記した例によれば、以下の作用効果を得
ることができる。
ることができる。
【００５１】（１）遅延回路３３を構成するｐチャンネ
ル型ＭＯＳトランジスタやｎチャンネル型ＭＯＳトラン
ジスタのゲート長を、ｐチャンネル型ＭＯＳトランジス
タＱ３やｎチャンネル型ＭＯＳトランジスタＱ４のゲー
ト長にそれぞれ合わせることで、オーバードライブパル
スのプロセス依存性を低下させることができるので、プ
ロセスばらつきにかかわらず、オーバーシュートやアン
ダーシュートの発生を抑え、適切なオーバードライブを
実現することができる。
ル型ＭＯＳトランジスタやｎチャンネル型ＭＯＳトラン
ジスタのゲート長を、ｐチャンネル型ＭＯＳトランジス
タＱ３やｎチャンネル型ＭＯＳトランジスタＱ４のゲー
ト長にそれぞれ合わせることで、オーバードライブパル
スのプロセス依存性を低下させることができるので、プ
ロセスばらつきにかかわらず、オーバーシュートやアン
ダーシュートの発生を抑え、適切なオーバードライブを
実現することができる。
【００５２】（２）上記（１）の作用効果により、プロ
セスばらつきにかかわらず、オーバーシュートやアンダ
ーシュートの発生を抑えることができるので、ＤＲＡＭ
において、オーバーシュートやアンダーシュートに起因
する電流消費を低減することができる。
セスばらつきにかかわらず、オーバーシュートやアンダ
ーシュートの発生を抑えることができるので、ＤＲＡＭ
において、オーバーシュートやアンダーシュートに起因
する電流消費を低減することができる。
【００５３】（３）オーバードライブパルス発生回路１
０１を形成するＭＯＳトランジスタのゲートや、オーバ
ードライブ用のＭＯＳトランジスタＱ３，Ｑ４のゲート
を同一方向にレイアウトすることは、オーバードライブ
パルス発生回路１０１を形成するＭＯＳトランジスタ
や、オーバードライブ用のＭＯＳトランジスタＱ３，Ｑ
４のプロセスばらつきを互いに等しくする上で非常に有
効であり、それにより、プロセスばらつきの補償効果を
高めることができる。
０１を形成するＭＯＳトランジスタのゲートや、オーバ
ードライブ用のＭＯＳトランジスタＱ３，Ｑ４のゲート
を同一方向にレイアウトすることは、オーバードライブ
パルス発生回路１０１を形成するＭＯＳトランジスタ
や、オーバードライブ用のＭＯＳトランジスタＱ３，Ｑ
４のプロセスばらつきを互いに等しくする上で非常に有
効であり、それにより、プロセスばらつきの補償効果を
高めることができる。
【００５４】（４）上記（２）の作用効果により、上記
ＤＲＡＭが適用されるデータ処理装置において、消費電
流の低減を図ることができる。
ＤＲＡＭが適用されるデータ処理装置において、消費電
流の低減を図ることができる。
【００５５】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００５６】例えば、上記実施例ではコモンソース線Ｐ
ＳＣ，ＮＳＣの双方の電圧レベルを切り換えることでオ
ーバードライブを行うようにしたものについて説明した
が、コモンソース線ＰＣＳ，ＮＣＳのいずれか一方の電
圧レベルを切り換えることでオーバードライブを行う場
合にも本発明を適用することができる。
ＳＣ，ＮＳＣの双方の電圧レベルを切り換えることでオ
ーバードライブを行うようにしたものについて説明した
が、コモンソース線ＰＣＳ，ＮＣＳのいずれか一方の電
圧レベルを切り換えることでオーバードライブを行う場
合にも本発明を適用することができる。
【００５７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体集積回路に適用す
ることができる。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体集積回路に適用す
ることができる。
【００５８】本発明は、少なくともセンスアンプを含む
ことを条件に適用することができる。
ことを条件に適用することができる。
【００５９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００６０】すなわち、遅延回路を構成するトランジス
タのゲート長をオーバードライブ用トランジスタのゲー
ト長に合わせることにより、オーバードライブにおい
て、トランジスタのプロセスばらつきが補償される。換
言すれば、プロセスばらつきによりオーバードライブ用
トランジスタのゲート長が短くなり、それの駆動能力が
大きい場合には、同一半導体チップにおいて上記遅延回
路を構成するトランジスタの駆動能力も同様に大きくな
って、遅延回路での遅延時間が比較的短くなり、また、
プロセスばらつきによりオーバードライブ用トランジス
タのゲート長が長くなり、それの駆動能力が小さい場合
には、同一半導体チップにおいて上記遅延回路を構成す
るトランジスタの駆動能力も同様に小さくなって、遅延
回路での遅延時間が比較的長くなるから、オーバードラ
イブパルスのパルス幅が比較的短長くなり、オーバーシ
ュートやアンダーシュートの発生を抑えることができ
る。それにより、オーバーシュートやアンダーシュート
に起因する電流消費を抑えることができる。
タのゲート長をオーバードライブ用トランジスタのゲー
ト長に合わせることにより、オーバードライブにおい
て、トランジスタのプロセスばらつきが補償される。換
言すれば、プロセスばらつきによりオーバードライブ用
トランジスタのゲート長が短くなり、それの駆動能力が
大きい場合には、同一半導体チップにおいて上記遅延回
路を構成するトランジスタの駆動能力も同様に大きくな
って、遅延回路での遅延時間が比較的短くなり、また、
プロセスばらつきによりオーバードライブ用トランジス
タのゲート長が長くなり、それの駆動能力が小さい場合
には、同一半導体チップにおいて上記遅延回路を構成す
るトランジスタの駆動能力も同様に小さくなって、遅延
回路での遅延時間が比較的長くなるから、オーバードラ
イブパルスのパルス幅が比較的短長くなり、オーバーシ
ュートやアンダーシュートの発生を抑えることができ
る。それにより、オーバーシュートやアンダーシュート
に起因する電流消費を抑えることができる。
【００６１】オーバードライブパルス発生回路を形成す
るＭＯＳトランジスタのゲートや、オーバードライブ用
のＭＯＳトランジスタのゲートを同一方向にレイアウト
することは、オーバードライブパルス発生回路を形成す
るＭＯＳトランジスタや、オーバードライブ用のＭＯＳ
トランジスタのプロセスばらつきを互いに等しくする上
で非常に有効であり、それにより、プロセスばらつきの
補償効果を高めることができる。
るＭＯＳトランジスタのゲートや、オーバードライブ用
のＭＯＳトランジスタのゲートを同一方向にレイアウト
することは、オーバードライブパルス発生回路を形成す
るＭＯＳトランジスタや、オーバードライブ用のＭＯＳ
トランジスタのプロセスばらつきを互いに等しくする上
で非常に有効であり、それにより、プロセスばらつきの
補償効果を高めることができる。
【００６２】また、そのような半導体記憶装置とそれを
アクセス可能な中央処理装置とを含んでデータ処理装置
を構成することは、当該半導体記憶装置において、オー
バーシュートやアンダーシュートに起因する電流消費が
抑えられていることから、データ処理装置の消費電力の
低減を図る上で有効とされる。
アクセス可能な中央処理装置とを含んでデータ処理装置
を構成することは、当該半導体記憶装置において、オー
バーシュートやアンダーシュートに起因する電流消費が
抑えられていることから、データ処理装置の消費電力の
低減を図る上で有効とされる。
【図１】本発明にかかるＤＲＡＭに含まれるオーバード
ライブ回路の構成例回路図である。
ライブ回路の構成例回路図である。
【図２】上記ＤＲＡＭの主要部の構成例回路図である。
【図３】図１に示されるオーバードライブパルス発生回
路の構成例回路図である。
路の構成例回路図である。
【図４】上記オーバードライブパルス発生回路に含まれ
る遅延回路の構成例回路図である。
る遅延回路の構成例回路図である。
【図５】上記ＤＲＡＭにおける主要部の動作タイミング
図である。
図である。
【図６】上記遅延回路での遅延時間のばらつきと、オー
バードライブ用のＭＯＳトランジスタの駆動能力との関
係説明図である。
バードライブ用のＭＯＳトランジスタの駆動能力との関
係説明図である。
【図７】上記ＤＲＡＭに含まれるＭＯＳトランジスタの
レイアウト方向説明図である。
レイアウト方向説明図である。
【図８】上記ＤＲＡＭを含むデータ処理装置の構成例ブ
ロック図である。
ロック図である。
２０ メモリセルアレイ ３１，３４ インバータ ３２ ナンドゲート ３３ 遅延回路 ５０ 電源部 １００ オーバードライブ回路 １０１ オーバードライブパルス発生回路 Ｑ１，Ｑ３ ｐチャンネル型ＭＯＳトランジスタ Ｑ２，Ｑ４ ｎチャンネル型ＭＯＳトランジスタ ＳＡ センスアンプ ＰＣＳ，ＮＣＳ コモンソース線 ＢＬ，ＢＬ＊ ビット線 φＳＡ，φＳＡ＊ センスアンプ起動信号 φＳＯＤ，φＳＯＤ＊ オーバードライブパルス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 伸一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 成井 誠司 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (4)
- 【請求項１】 メモリセルから相補ビット線対に出力さ
れた信号をセンスアンプ起動信号に同期して増幅するセ
ンスアンプと、 上記センスアンプにそれの動作用電源電圧を供給するた
めのコモンソース線対と、 上記コモンソース線対の電位差を上記センスアンプの動
作開始タイミングから所定時間のみ通常レベルよりも拡
げることにより上記センスアンプをオーバードライブす
るためのオーバードライブ用トランジスタと、 上記オーバードライブ用トランジスタを駆動制御するた
めのオーバードライブパルスを生成するオーバードライ
ブパルス発生回路と、 を含み、上記オーバードライブパルス発生回路は、上記
オーバードライブパルスのパルス幅を決定するための遅
延回路を備え、この遅延回路を構成するトランジスタの
ゲート長を上記オーバードライブ用トランジスタのゲー
ト長に合わせて成ることを特徴とする半導体記憶装置。 - 【請求項２】 メモリセルから相補ビット線対に出力さ
れた信号をセンスアンプ起動信号に同期して増幅するセ
ンスアンプと、 上記センスアンプにそれの動作用電源電圧を供給するた
めのコモンソース線対と、 上記コモンソース線対の電位差を上記センスアンプの動
作開始タイミングから所定時間のみ通常レベルよりも拡
げることにより上記センスアンプをオーバードライブす
るためのオーバードライブ用トランジスタと、 上記オーバードライブ用トランジスタを駆動制御するた
めのオーバードライブパルスを生成するオーバードライ
ブパルス発生回路と、 を含み、 上記オーバードライブパルス発生回路は、 複数のインバータが結合されて成り、上記センスアンプ
起動信号を遅延するための遅延回路と、 上記遅延回路の遅延出力信号と上記センスアンプ起動信
号との論理演算により、上記センスアンプ起動信号に同
期する１ショットパルスを生成するための論理ゲートと
を含み、 上記遅延回路を構成するトランジスタのゲート長を上記
オーバードライブ用トランジスタのゲート長に合わせて
成ることを特徴とする半導体記憶装置。 - 【請求項３】 上記オーバードライブ用トランジスタと
上記遅延回路を形成するトランジスタとのゲート電極の
向きが、半導体チップにおいて同一方向に揃えられて成
る請求項１又は２記載の半導体記憶装置。 - 【請求項４】 請求項３記載の半導体記憶装置と、それ
をアクセス可能な中央処理装置とを含んで成るデータ処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9068134A JPH10269771A (ja) | 1997-03-21 | 1997-03-21 | 半導体記憶装置及びデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9068134A JPH10269771A (ja) | 1997-03-21 | 1997-03-21 | 半導体記憶装置及びデータ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10269771A true JPH10269771A (ja) | 1998-10-09 |
Family
ID=13364980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9068134A Pending JPH10269771A (ja) | 1997-03-21 | 1997-03-21 | 半導体記憶装置及びデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10269771A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002039456A1 (fr) * | 2000-11-09 | 2002-05-16 | Fujitsu Limited | Memoire a semi-conducteurs et son procede de commande |
| US7317642B2 (en) | 2005-03-14 | 2008-01-08 | Elpida Memory, Inc. | Overdrive period control device and overdrive period determining method |
| US7436732B2 (en) | 2006-02-07 | 2008-10-14 | Elpida Memory, Inc. | Internal power supply generating circuit without a dead band |
| JP2009123272A (ja) * | 2007-11-14 | 2009-06-04 | Nec Electronics Corp | 半導体記憶装置及び制御方法 |
| US7577045B2 (en) | 2006-07-07 | 2009-08-18 | Elpida Memory, Inc. | Semiconductor memory device |
-
1997
- 1997-03-21 JP JP9068134A patent/JPH10269771A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002039456A1 (fr) * | 2000-11-09 | 2002-05-16 | Fujitsu Limited | Memoire a semi-conducteurs et son procede de commande |
| US6741514B2 (en) | 2000-11-09 | 2004-05-25 | Fujitsu Limited | Semiconductor memory device and method of controlling the same |
| US7317642B2 (en) | 2005-03-14 | 2008-01-08 | Elpida Memory, Inc. | Overdrive period control device and overdrive period determining method |
| US7436732B2 (en) | 2006-02-07 | 2008-10-14 | Elpida Memory, Inc. | Internal power supply generating circuit without a dead band |
| US7577045B2 (en) | 2006-07-07 | 2009-08-18 | Elpida Memory, Inc. | Semiconductor memory device |
| JP2009123272A (ja) * | 2007-11-14 | 2009-06-04 | Nec Electronics Corp | 半導体記憶装置及び制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040405 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050128 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050906 |