JPH04321320A - バッファ回路 - Google Patents
バッファ回路Info
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- JPH04321320A JPH04321320A JP3088923A JP8892391A JPH04321320A JP H04321320 A JPH04321320 A JP H04321320A JP 3088923 A JP3088923 A JP 3088923A JP 8892391 A JP8892391 A JP 8892391A JP H04321320 A JPH04321320 A JP H04321320A
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- JP
- Japan
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- channel mos
- buffer circuit
- terminal
- output terminal
- circuit
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- Pending
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- 239000000872 buffer Substances 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 238000010586 diagram Methods 0.000 description 6
- 238000011156 evaluation Methods 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路内に設け
られる入力バッファ，出力バッファ等のバッファ回路に
関する。
られる入力バッファ，出力バッファ等のバッファ回路に
関する。
【０００２】
【従来の技術】従来この種のバッファ回路は、トランジ
スタサイズが固定、つまり駆動能力が固定である為、与
えられた負荷条件つまり負荷ゲート数や配線長に対し、
一定の遅延時間及び一定の立ち上がり時間，立ち下がり
時間を有していた。
スタサイズが固定、つまり駆動能力が固定である為、与
えられた負荷条件つまり負荷ゲート数や配線長に対し、
一定の遅延時間及び一定の立ち上がり時間，立ち下がり
時間を有していた。
【０００３】又、トランジスタサイズを可変、つまり駆
動能力を可変にするためには駆動能力制御用外部端子を
必要としていた。
動能力を可変にするためには駆動能力制御用外部端子を
必要としていた。
【０００４】
【発明が解決しようとする課題】上述した従来のバッフ
ァ回路は、半導体集積回路の評価時等に遅延時間等の特
性を変更する必要が生じた場合、再設計，再製造を行な
わなければならないという欠点を有していた。
ァ回路は、半導体集積回路の評価時等に遅延時間等の特
性を変更する必要が生じた場合、再設計，再製造を行な
わなければならないという欠点を有していた。
【０００５】特に、入力信号間の位相差、内部クロック
のデューティ、出力信号間の位相差、出力信号の絶対遅
延時間、出力クロックデューティ等は半導体集積回路の
外部回路とインターフェイス及び最高動作周波数を決め
る大きな要因で有るため、評価後調整し最適化を計りた
いとの要求が強かった。
のデューティ、出力信号間の位相差、出力信号の絶対遅
延時間、出力クロックデューティ等は半導体集積回路の
外部回路とインターフェイス及び最高動作周波数を決め
る大きな要因で有るため、評価後調整し最適化を計りた
いとの要求が強かった。
【０００６】
【課題を解決するための手段】本発明のバッファ回路は
、電気的又は光学的に何度でも書き換え可能なＲＯＭを
同一チップ内に設けた半導体集積回路において、電源端
子と出力端子の間に挿入された複数のＰチャンネルＭＯ
Ｓトランジスタの等価的なコンダクタンス及び接地端子
と前記出力端子との間に挿入された複数のＮチャンネル
ＭＯＳトランジスタの等価的なコンダクタンスを予め設
定された前記ＲＯＭからの出力信号により任意に変化さ
せることを特徴とする。
、電気的又は光学的に何度でも書き換え可能なＲＯＭを
同一チップ内に設けた半導体集積回路において、電源端
子と出力端子の間に挿入された複数のＰチャンネルＭＯ
Ｓトランジスタの等価的なコンダクタンス及び接地端子
と前記出力端子との間に挿入された複数のＮチャンネル
ＭＯＳトランジスタの等価的なコンダクタンスを予め設
定された前記ＲＯＭからの出力信号により任意に変化さ
せることを特徴とする。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例のブロック図である。
。図１は本発明の第１の実施例のブロック図である。
【０００８】図１において、１は電源端子、２はバッフ
ァ回路の入力端子、３は出力端子である。８はＰチャン
ネルＭＯＳトランジスタ、９はＮチャンネルＭＯＳトラ
ンジスタでありインバータタイプのバッファ回路を構成
している。
ァ回路の入力端子、３は出力端子である。８はＰチャン
ネルＭＯＳトランジスタ、９はＮチャンネルＭＯＳトラ
ンジスタでありインバータタイプのバッファ回路を構成
している。
【０００９】セレクタ６は、同一チップ上のＲＯＭ１０
の出力端子４の制御により、入力端子２からの入力信号
または電源端子１からの電源電圧のいずれかを選択し、
それぞれのＰチャンネルＭＯＳトランジスタ８のゲート
端子に導かれる為、電源電圧が印加されたトランジスタ
は遮断状態となり、入力信号が印加されたトランジスタ
は入力信号により制御され、かつ入力信号が印加された
トランジスタが複数個ある場合は電気的に並列に接続さ
れる。
の出力端子４の制御により、入力端子２からの入力信号
または電源端子１からの電源電圧のいずれかを選択し、
それぞれのＰチャンネルＭＯＳトランジスタ８のゲート
端子に導かれる為、電源電圧が印加されたトランジスタ
は遮断状態となり、入力信号が印加されたトランジスタ
は入力信号により制御され、かつ入力信号が印加された
トランジスタが複数個ある場合は電気的に並列に接続さ
れる。
【００１０】同様にセレクタ７は、同一チップ上にある
ＲＯＭ１１の出力端子５の制御により、入力端子２から
の入力信号または接地電圧のいずれかを選択し、それぞ
れのＮチャンネルＭＯＳトランジスタ９のゲート端子に
導かれる為、接地電圧が印加されたトランジスタは遮断
状態となり、入力信号が印加されたトランジスタは入力
信号により制御され、かつ入力信号が印加されたトラン
ジスタが複数個ある場合は電気的に並列に接続される。
ＲＯＭ１１の出力端子５の制御により、入力端子２から
の入力信号または接地電圧のいずれかを選択し、それぞ
れのＮチャンネルＭＯＳトランジスタ９のゲート端子に
導かれる為、接地電圧が印加されたトランジスタは遮断
状態となり、入力信号が印加されたトランジスタは入力
信号により制御され、かつ入力信号が印加されたトラン
ジスタが複数個ある場合は電気的に並列に接続される。
【００１１】この様に、同一チップ上のＲＯＭ１０，１
１の出力端子４，５の制御によりバッファ回路を構成す
る複数のＰチャンネルＭＯＳトランジスタ又はＮチャン
ネルＭＯＳトランジスタを任意の個数だけ電気的に並列
に接続することにより、バッファ回路のＰチャンネルＭ
ＯＳトランジスタ８及びＮチャンネルＭＯＳトランジス
タ９の等価的なコンダクタンスを変化させる事が可能で
ある。
１の出力端子４，５の制御によりバッファ回路を構成す
る複数のＰチャンネルＭＯＳトランジスタ又はＮチャン
ネルＭＯＳトランジスタを任意の個数だけ電気的に並列
に接続することにより、バッファ回路のＰチャンネルＭ
ＯＳトランジスタ８及びＮチャンネルＭＯＳトランジス
タ９の等価的なコンダクタンスを変化させる事が可能で
ある。
【００１２】図２は本発明の第２の実施例のブロック図
である。図２において１は電源端子、２はバッファ回路
の入力端子、３は出力端子である。ＰチャンネルＭＯＳ
トランジスタ８ａと、ＮチャンネルＭＯＳトランジスタ
９ａは、インバータタイプのバッファ回路を構成してい
る。同一チップ上のＲＯＭ１０ａの出力端子４が接続さ
れた複数のＰチャンネルＭＯＳトランジスタ８ａのゲー
ト電圧を任意に高電圧又は低電圧に設定する事が可能と
なる。その結果高電圧を印加されたトランジスタは遮断
状態となり、低電圧を印加されたトランジスタは導通状
態となり、かつ導通状態のトランジスタが複数個あれば
電気的に並列に接続される。
である。図２において１は電源端子、２はバッファ回路
の入力端子、３は出力端子である。ＰチャンネルＭＯＳ
トランジスタ８ａと、ＮチャンネルＭＯＳトランジスタ
９ａは、インバータタイプのバッファ回路を構成してい
る。同一チップ上のＲＯＭ１０ａの出力端子４が接続さ
れた複数のＰチャンネルＭＯＳトランジスタ８ａのゲー
ト電圧を任意に高電圧又は低電圧に設定する事が可能と
なる。その結果高電圧を印加されたトランジスタは遮断
状態となり、低電圧を印加されたトランジスタは導通状
態となり、かつ導通状態のトランジスタが複数個あれば
電気的に並列に接続される。
【００１３】同様に同一チップ上のＲＯＭ１１ａの出力
端子５が接続された複数のＮチャンネルＭＯＳトランジ
スタ９ａのゲート電圧を任意に高電圧又は低電圧に設定
することが可能になる。その結果低電圧を印加されたト
ランジスタは遮断状態となり、高電圧を印加されたトラ
ンジスタは導通状態となり、かつ導通状態のトランジス
タが複数個あれば電気的に並列に接続される。
端子５が接続された複数のＮチャンネルＭＯＳトランジ
スタ９ａのゲート電圧を任意に高電圧又は低電圧に設定
することが可能になる。その結果低電圧を印加されたト
ランジスタは遮断状態となり、高電圧を印加されたトラ
ンジスタは導通状態となり、かつ導通状態のトランジス
タが複数個あれば電気的に並列に接続される。
【００１４】この様に、同一チップ上のＲＯＭ１０ａ，
１１ａの出力端子４，５の制御によりバッファ回路を構
成するＰチャンネルＭＯＳトランジスタ８ａ及びＮチャ
ンネルＭＯＳトランジスタ９ａの等価的なコンダクタン
スを変化させる事が第１の実施例と同様に可能である。
１１ａの出力端子４，５の制御によりバッファ回路を構
成するＰチャンネルＭＯＳトランジスタ８ａ及びＮチャ
ンネルＭＯＳトランジスタ９ａの等価的なコンダクタン
スを変化させる事が第１の実施例と同様に可能である。
【００１５】このようにすると本実施例のバッファ回路
は、ＰチャンネルＭＯＳトランジスタ部及びＮチャンネ
ルＭＯＳトランジスタ部のコンダクタンスつまり駆動能
力を半導体集積回路内のＲＯＭにより制御する事が可能
となり、入力端子２からの信号を任意に遅延させて出力
端子３に供給することができる。
は、ＰチャンネルＭＯＳトランジスタ部及びＮチャンネ
ルＭＯＳトランジスタ部のコンダクタンスつまり駆動能
力を半導体集積回路内のＲＯＭにより制御する事が可能
となり、入力端子２からの信号を任意に遅延させて出力
端子３に供給することができる。
【００１６】又、本実施例のバッファ回路は、Ｐチャン
ネルＭＯＳトランジスタのコンダクタンス又はＮチャン
ネルＭＯＳトランジスタのコンダクタンスを別々に変化
させる事が可能な為、入力しきい値電圧及び出力立ち上
がり時間，立ち下がり時間を制御することにより、入力
パルスのデューティ調整回路として使用することができ
る。
ネルＭＯＳトランジスタのコンダクタンス又はＮチャン
ネルＭＯＳトランジスタのコンダクタンスを別々に変化
させる事が可能な為、入力しきい値電圧及び出力立ち上
がり時間，立ち下がり時間を制御することにより、入力
パルスのデューティ調整回路として使用することができ
る。
【００１７】以下に本実施例のバッファ回路をデューテ
ィ調整回路として使用した場合の例を示す。一般にゲー
ト回路の出力波形の立ち上がり時間と立ち下がり時間を
等しくする事は困難であり時間差を有している。その為
ゲートを何段か通ると立ち上がり，立ち下がり時間の差
によりデューティが変化する。図３は本実施例のバッフ
ァ回路を使用したデューティ調整回路１２であり、１３
はインバータタイプのバッファ回路である。図４は図３
の各部の波形である。波形１５は入力端子２への入力信
号であり本来５０％のデューティであるべきものが変化
している。ここでバッファ回路１２においてＰチャンネ
ルＭＯＳトランジスタの等価コンダクタンスにより、Ｎ
チャンネルＭＯＳトランジスタの等価コンダクタンスの
方が大きく制御しているものとする。その結果、出力端
子３ａの出力波形は信号１６の様に立ち上がり時間より
立ち下がり時間の方が小さくなる。この信号１６をイン
バータタイプのバッファ回路１３により整形するとデュ
ーティ５０％の出力波形１７の信号を得ることが出来る
。
ィ調整回路として使用した場合の例を示す。一般にゲー
ト回路の出力波形の立ち上がり時間と立ち下がり時間を
等しくする事は困難であり時間差を有している。その為
ゲートを何段か通ると立ち上がり，立ち下がり時間の差
によりデューティが変化する。図３は本実施例のバッフ
ァ回路を使用したデューティ調整回路１２であり、１３
はインバータタイプのバッファ回路である。図４は図３
の各部の波形である。波形１５は入力端子２への入力信
号であり本来５０％のデューティであるべきものが変化
している。ここでバッファ回路１２においてＰチャンネ
ルＭＯＳトランジスタの等価コンダクタンスにより、Ｎ
チャンネルＭＯＳトランジスタの等価コンダクタンスの
方が大きく制御しているものとする。その結果、出力端
子３ａの出力波形は信号１６の様に立ち上がり時間より
立ち下がり時間の方が小さくなる。この信号１６をイン
バータタイプのバッファ回路１３により整形するとデュ
ーティ５０％の出力波形１７の信号を得ることが出来る
。
【００１８】このように本実施例のバッファ回路を遅延
時間制御回路として使用した場合は半導体集積回路の入
力信号間及び出力信号間の位相調整に使用できる。又半
導体集積回路の内部で位相差を厳しく制御しなければな
らない部分があれば本バッファ回路を使用する事により
最適化が図れる。また、バッファ回路をデューティ制御
回路として使用した場合は半導体集積回路の入力端子に
、デューティの狂った信号が印加された場合でも内部で
補正が可能であり、又ある決められたデューティの信号
を出力しなければならない場合も内部で狂ったデューテ
ィを補正可能である。
時間制御回路として使用した場合は半導体集積回路の入
力信号間及び出力信号間の位相調整に使用できる。又半
導体集積回路の内部で位相差を厳しく制御しなければな
らない部分があれば本バッファ回路を使用する事により
最適化が図れる。また、バッファ回路をデューティ制御
回路として使用した場合は半導体集積回路の入力端子に
、デューティの狂った信号が印加された場合でも内部で
補正が可能であり、又ある決められたデューティの信号
を出力しなければならない場合も内部で狂ったデューテ
ィを補正可能である。
【００１９】また、本実施例のバッファ回路を使用する
事により設計時と実物の差の補正、外部回路とのインタ
ーフェースの補正、製造バラツキに対する特性変化の補
正がＲＯＭ書き換えのみで可能となる。
事により設計時と実物の差の補正、外部回路とのインタ
ーフェースの補正、製造バラツキに対する特性変化の補
正がＲＯＭ書き換えのみで可能となる。
【００２０】
【発明の効果】以上説明したように本発明は、電源端子
と出力端子の間に挿入された複数のＰチャンネルＭＯＳ
トランジスタの等価的なコンダクタンス及び接地端子と
出力端子との間に挿入された複数のＮチャンネルＭＯＳ
トランジスタの等価的なコンダクタンスを半導体集積回
路の同一チップ上のＲＯＭの書き換えにより、入力信号
の遅延時間やパルスのデューティを任意に調整すること
ができる。
と出力端子の間に挿入された複数のＰチャンネルＭＯＳ
トランジスタの等価的なコンダクタンス及び接地端子と
出力端子との間に挿入された複数のＮチャンネルＭＯＳ
トランジスタの等価的なコンダクタンスを半導体集積回
路の同一チップ上のＲＯＭの書き換えにより、入力信号
の遅延時間やパルスのデューティを任意に調整すること
ができる。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】本実施例をデューティ調整回路として使用した
ブロック図である。
ブロック図である。
【図４】図３における各部の波形図である。
１ 電源端子
２ 入力端子
３ 出力端子
４，５ ＲＯＭ出力端子
６，７ セレクタ回路
８，８ａ ＰチャンネルＭＯＳトランジスタ９，
９ａ ＮチャンネルＭＯＳトランジスタ１０，１
０ａ，１１，１１ａ…ＲＯＭ １２ バッファ回路 １３ インバータ回路
９ａ ＮチャンネルＭＯＳトランジスタ１０，１
０ａ，１１，１１ａ…ＲＯＭ １２ バッファ回路 １３ インバータ回路
Claims (1)
- 【請求項１】 電気的又は光学的に何度でも書き換え
可能なＲＯＭを同一チップ内に設けた半導体集積回路に
おいて、電源端子と出力端子の間に挿入された複数のＰ
チャンネルＭＯＳトランジスタの等価的なコンダクタン
ス及び接地端子と前記出力端子との間に挿入された複数
のＮチャンネルＭＯＳトランジスタの等価的なコンダク
タンスを予め設定された前記ＲＯＭからの出力信号によ
り任意に変化させることを特徴とするバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3088923A JPH04321320A (ja) | 1991-04-20 | 1991-04-20 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3088923A JPH04321320A (ja) | 1991-04-20 | 1991-04-20 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04321320A true JPH04321320A (ja) | 1992-11-11 |
Family
ID=13956439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3088923A Pending JPH04321320A (ja) | 1991-04-20 | 1991-04-20 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04321320A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721776A (ja) * | 1993-07-02 | 1995-01-24 | Nec Corp | 半導体集積回路 |
| US5739707A (en) * | 1995-09-06 | 1998-04-14 | Lucent Technologies Inc. | Wave shaping transmit circuit |
| US6580285B2 (en) * | 2000-12-15 | 2003-06-17 | Fujitsu Limited | Output buffer circuit with switching speed control circuit |
| JP2007215205A (ja) * | 2007-03-08 | 2007-08-23 | Renesas Technology Corp | 半導体集積回路 |
| JP2007235120A (ja) * | 2006-02-03 | 2007-09-13 | Denso Corp | 半導体装置 |
| JP2007259052A (ja) * | 2006-03-23 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 水晶発振器 |
| JP2010178262A (ja) * | 2009-02-02 | 2010-08-12 | Fujitsu Semiconductor Ltd | ドライバストレングス調整回路、半導体集積回路、及びドライバストレングスの調整方法 |
| JP2012257183A (ja) * | 2011-06-10 | 2012-12-27 | Mitsumi Electric Co Ltd | 発振回路 |
-
1991
- 1991-04-20 JP JP3088923A patent/JPH04321320A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721776A (ja) * | 1993-07-02 | 1995-01-24 | Nec Corp | 半導体集積回路 |
| US5739707A (en) * | 1995-09-06 | 1998-04-14 | Lucent Technologies Inc. | Wave shaping transmit circuit |
| US6580285B2 (en) * | 2000-12-15 | 2003-06-17 | Fujitsu Limited | Output buffer circuit with switching speed control circuit |
| JP2007235120A (ja) * | 2006-02-03 | 2007-09-13 | Denso Corp | 半導体装置 |
| JP2007259052A (ja) * | 2006-03-23 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 水晶発振器 |
| JP2007215205A (ja) * | 2007-03-08 | 2007-08-23 | Renesas Technology Corp | 半導体集積回路 |
| JP2010178262A (ja) * | 2009-02-02 | 2010-08-12 | Fujitsu Semiconductor Ltd | ドライバストレングス調整回路、半導体集積回路、及びドライバストレングスの調整方法 |
| JP2012257183A (ja) * | 2011-06-10 | 2012-12-27 | Mitsumi Electric Co Ltd | 発振回路 |
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