JPH081760B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH081760B2
JPH081760B2 JP62291335A JP29133587A JPH081760B2 JP H081760 B2 JPH081760 B2 JP H081760B2 JP 62291335 A JP62291335 A JP 62291335A JP 29133587 A JP29133587 A JP 29133587A JP H081760 B2 JPH081760 B2 JP H081760B2
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武志 中山
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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に、通常の動作
の他に特殊モードによる動作の機能を有する半導体記憶
装置に関する。
［従来の技術］ 第４図は、従来の読込みと書込みが可能な半導体記憶
装置の主な構成の一例を示すブロック図である。各部の
名称と主な動作を以下に簡単に述べる。
通常の読出し／書込み動作において、Ｘアドレスバッ
ファ５はＸアドレス入力端子AXに与えられたＸアドレス
信号を受けそれをＸデコーダ２に与える。Ｙアドレスバ
ッファ６は、Ｙアドレス入力端子AYに与えられたＹアド
レス信号を受けそれをＹデコーダ３に与える。書込み動
作において、Ｘデコーダ２とＹデコーダ３により指定さ
れたメモリアレイ１のメモリセルに、データ入出力端子
DTに与えられた入力データを入出力バッファ７とセンス
アンプ４を介して与える。一方、読出し動作において、
Ｘデコーダ２とＹデコーダ３により指定されたメモリア
レイ１のメモリセルからセンスアンプ４によりデータが
読出され、入出力バッファ７を介してデータ入出力端子
DTから出力される。コントロール回路８は、コントロー
ルバッファ９を介してコントロール信号入力端子CSから
与えられた制御信号を受け、前述したような動作を行な
うのに必要な制御信号を各部に与える。
以上のような通常の動作以外に、半導体記憶装置を或
る特殊モードの下で動作させる場合がある。たとえば、
工場出荷時における信頼性評価試験、短縮された動作時
間での回路の部分的動作試験およびチップ固有情報の読
出しなどを行なうときに設定される特殊モードがある。
また、たとえば、1983年２月23日に開催されたIEEEの
ISSC（International Solid−State Circuits Conferen
ce）におけるM.W.Kneehtらによって発表された論文“A
Sub 100ns Static 64K CMOS EPROM with On−Chip Test
Functions"等にも、試験モードに関する記載がある。
このような特殊モードを指定するために、従来、アド
レス入力端子、データ入出力端子およびコントロール信
号入力端子等の複数の任意の外部端子に複数の高電圧検
出回路を設け、特定の１つの端子に高電圧を与えること
によりその端子に対応する特殊モードを指定する方法が
採用されている。
第４図において、Ｘアドレス入力端子AX、データ入出
力端子DTおよびコントロール信号入力端子CSに合計４個
の高電圧検出回路10が接続され、いずれかに高電圧が検
出されたとき、高電圧検出信号HVがコントロール回路８
に与えられる。コントロール回路８は、高電圧検出信号
HVを受け、対応する特殊モードを実行するための制御を
行なう。
第５図は、従来の高電圧検出回路の一例を示す回路図
である。この高電圧検出回路は、一例として第４図のコ
ントロール信号入力端子CSに接続された場合を示し、コ
ントロール信号入力端子CSの１つの端子30と設置GNDの
間に接続された複数のｎチャンネルMOSトランジスタQ1
ないしQ4の直列接続と、インバータ31から構成される。
トランジスタQ1ないしQ3は図面上３個しか示されていな
いが、実際には、３個以上のトランジスタが接続され
る。トランジスタQ1ないしQ3のゲートはそれぞれのドレ
インに接続され、ダイオードを構成している。トランジ
スタQ4のゲートはコントロール回路８に接続され、リセ
ット時コントロール回路８からリセット信号が与えられ
る。トランジスタQ3とQ4の接続点N1にインバータ31が接
続され、その出力信号すなわち、高電圧検出信号HVがコ
ントロール回路８に与えられる。
次に動作について説明する。
端子30に高電圧が与えられ、接続点N1の電圧がインバ
ータ31のしきい値を超えたとき、インバータ31の出力信
号すなわち高電圧検出信号HVが高レベルから低レベルに
なる。コントロール回路８は低レベルの高電圧検出信号
HVを受け、この端子30に予め対応して定められた特殊モ
ードが指定されたことを認識する。コントロール回路８
に、特殊モードの動作中連続的に高電圧検出信号HVを与
える必要があるので、端子30には高電圧を加え続ける必
要がある。
第６図は、H.McAdams等によって、1986年10月のIEEE
JOURNAL OF SOLID−STATE CIRCUITS（VOL.SC.21）に発
表された論文“A1−M bit CMOS Dynamic RAM With Desi
gn−For Test Functions"にある、1Mビットダイナミッ
クRAMの試験機能のためのブロック図である。
第６図において、▲▼信号端子RASが高電圧検
出回路81の入力に接続され、高電圧検出回路81の出力に
テストコントロールロジック82が接続される。各々のア
ドレス入力端子A3ないしA6は、アドレスバッファ84にそ
れぞれ接続され、各々のアドレスバッファ84は、さらに
テストアドレスラッチ85にそれぞれ接続される。各々の
テストアドレスラッチ85は、テスト機能デコーダ83に接
続される。高電圧検出回路81の出力は各々のアドレスバ
ッファ84の制御入力に接続され、テストコントロールロ
ジック82の出力は各々のテストアドレスラッチ85の制御
入力に接続される。
主な動作を説明すると、高電圧検出回路81により高電
圧が検出されると、アドレス入力端子A3ないしA6に与え
られたテスト機能を指定するためのコードがテストアド
レスラッチ85にラッチされる。テスト機能デコーダ83
は、テストアドレスラッチ85にラッチされたコードをデ
コードすることにより、テスト１からテスト９の中から
１つのテストを指定する。
［発明が解決しようとする問題点］ 第４図に示された従来の半導体記憶装置の特殊モード
の指定において、外部入力端子の数により指定できる特
殊モードの数、すなわち種類が制御されるという問題が
ある。また、外部端子に高電圧を加え続ける必要があ
り、高電圧を加えた端子を低レベルの電圧状態にして行
なう特殊モードを実行することができないという問題点
もある。
また、第６図に示されたダイナミックRAMのテストモ
ードの指定において、一方向にのみ信号を出力するアド
レスバッファ84を使用しているので、テストモードの実
行中に実行されているテストモードの確認ができないと
いう問題点がある。たとえば、EEPROMの場合、書き換え
可能回数評価試験や高温加速試験などをセルフテストで
行なう場合など、試験に長時間を要する場合がある。こ
のとき、試験中に実行されている特殊モードの確認がで
きないので、誤ったモードに気付かずに長時間費してし
まうことがある。また、特殊モードの設定時に正しく設
定されていても、特殊モードの実行中の何らかの原因
（電源電圧の不安定、操作員のミス）により設定が変化
することもある。
この発明は、上記のような問題点を解決するためにな
されたもので、指定できる特殊モードの数を増加し、高
電圧を印加し続ける必要をなくし、特殊モードの実行中
に特殊モードの確認をすることが可能な半導体記憶装置
を得ることを目的とする。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、メモリ回路を含む
ものであって、メモリ回路のためのデータかテストのた
めの複数の特殊モードのうち１つを指定するための特殊
コードかを入出力するための複数の入出力端子と、メモ
リ回路のための制御信号かテストのための特殊信号およ
び確認信号かを入出力するための複数の制御入力端子
と、特殊コードをラッチするためのラッチ手段と、入出
力端子をメモリ回路およびラッチ手段に選択的に接続す
るとともに、制御入力端子に入力された特殊信号に応答
して入出力端子をラッチ手段に接続し入出力端子に入力
されている特殊コードをラッチ手段に供給し、制御入力
端子に入力された確認信号に応答してラッチ手段を入出
力端子に接続しラッチ手段にラッチされている特殊コー
ドを入出力端子に供給する選択接続手段と、ラッチ手段
に接続され、ラッチ手段にラッチされた特殊コードをデ
コードし、複数の特殊モードのうち１つを指定するため
のデコーダ手段と、デコーダ手段により指定された特殊
モードを実行するための制御手段とを備える。
［作用］ この発明に係る半導体記憶装置では、制御入力端子に
入力された特殊信号に応答して特殊コードが複数の入出
力端子を介してラッチ手段にラッチされ、さらにそのラ
ッチされた特殊コードがデコードされることにより複数
の特殊モードのうち１つか実行される。また、制御入力
端子に入力された認識信号に応答してそのラッチされた
特殊コードが入出力端子を介して外部に出力される。
［発明の実施例］ 第１図は、この発明による半導体記憶装置の一実施例
の構成を示すブロック図である。
第４図に示された従来の半導体記憶装置のブロック図
と比較して、以下のような構成と機能が異なる。すなわ
ち、高電圧検出回路10をコントロール信号入力端子CSの
任意の１つの端子に１カ所設け、高電圧を検出したとき
高電圧検出信号HVを特殊モード回路14に与える。また、
特殊モード回路14はコントロール入力端子CSの他の１つ
の端子に接続され、確認信号CSを受ける。特殊モード回
路14は、高電圧検出信号HVと確認信号CSに応答して、切
換信号COとチェック信号CEを発生する。入出力バッファ
７に切換回路11が接続され、切換回路11はセンスアンプ
４とラッチ回路12に接続される。ラッチ回路12は特殊モ
ードデコーダ13に接続され、特殊モードデコーダ13はさ
らにコントロール回路８に接続される。特殊モード回路
14から発生された切換信号COは切換回路11に、チェック
信号CEは入出力バッファ７に与えられる。
次に動作について説明する。
特殊モードの指定を行なうとき、高電圧検出回路10が
接続されたコントロール信号入力端子CSに高電圧を与
え、入出力端子DTにいくつかの特殊モードの中から１つ
を指定するための特殊モードコードMCを与える。高電圧
検出回路10は与えられた高電圧を検出し高電圧検出信号
HVを特殊モード回路14に与える。特殊モード回路14は、
この信号に応答して、切換信号COを切換回路11に与え
る。切換回路11はこの信号に応答して入出力バッファ７
をラッチ回路12に接続する。したがって、入出力端子DT
に与えられた特殊モードコードMCはラッチ回路12にラッ
チされる。特殊モードデコーダ13はラッチされている特
殊モードコードMCをデコードし、１の特殊モードを指定
する信号をコントロール回路８に与える。コントロール
回路８はこの信号に応答して特殊モードを実行するため
の制御を行なう。なお、特殊モードコードMCは、一旦ラ
ッチ回路にラッチされると入出力端子DTに与え続ける必
要がないので特殊モードの実行を妨げない。すなわち、
入出力端子DTを低レベルの電圧状態にして行なう必要の
ある特殊モードについても、その実行を妨げない。
次に、特殊モードの実行中に実行中の特殊モードを確
認するときの動作について以下に説明する。
特殊モード回路14は、コントロール信号入力端子CSの
１つに与えられた確認信号CSに応答して、チェック信号
CEを入出力バッファ７に、切換信号COを切換回路11に与
える。切換回路11は、切換信号COに応答してラッチ回路
12と入出力バッファ７とを接続する。入出力バッファ７
は、チェック信号CEに応答して、ラッチ回路12にラッチ
されている特殊モードコードMCを切換回路11を介して受
け入出力端子DTにより出力する。この特殊モードコード
MCを外部で検出することにより、実行中の特殊モードの
種類を確認することができる。このように、入出力端子
DTから与えた特殊モードコードMCを再度確認のため入出
力端子DTに出力できるのは、第１図に示した本発明によ
る半導体記憶装置が信号に対して双方向の入出力機能を
持つ入出力バッファ７を特殊モードコードMCの入出力に
使用し、ラッチ回路12により特殊モードコードMCをラッ
チすることができるからである。
なお、第１図の例において、高電圧検出回路10はコン
トロール信号入力端子CSの１つに設けたが、これは他の
端子、すなわち、アドレス入力端子AX、AYに設けてもよ
い。
また、高電圧検出回路10は、第５図に示された従来の
回路を使用することができる。
第２図は、第１図に示された入出力バッファ７と切換
回路11の一実施例を示す回路図である。第２図は、１つ
の入出力端子DTに対応する入出力バッファ７と切換回路
11の回路を示すもので、実際には、入出力端子DTの数だ
けの回路が設けられる。
第２図において、入出力バッファ７は、１つの入出力
端子DTに接続点が接続されたｐチャネルMOSトランジス
タ62とｎチャネルMOSトランジスタ63と、２個のNAND素
子58、59と、２個のインバータ57、60と、OR素子61とか
ら構成される。また、切換回路11は、４個のCMOSトラン
スミッションゲート51ないし54と、２個のインバータ5
5、56とから構成される。なお、COは切換信号、CEはチ
ェック信号、OEはコントロール回路からの出力可能信号
である。
次に動作について説明する。
特殊モードコードMCをラッチ回路12に与えるとき、出
力可能信号OEを低レベル、チェック信号CEを低レベル、
切換信号COを高レベルにすると、入出力端子DTに与えら
れた特殊モードコードMCはラッチ回路12に与えられる。
次に、ラッチ回路12から特殊モードコードMCを出力す
るとき、出力可能信号OEを低レベル、チェック信号CEを
高レベル、切換信号COを高レベルにすると、特殊モード
コードMCはラッチ回路12から入出力端子DTに出力され
る。
また、通常の動作において、データを入力するとき、
出力可能信号OEを低レベル、チェック信号CEを低レベ
ル、切換信号COを低レベルにすると、入出力端子DTに与
えられたデータはセンスアンプ４に与えられる。
さらに、データを出力するとき、出力可能信号OEを高
レベル、チェック信号CEを低レベル、切換信号COを低レ
ベルにすると、データはセンスアンプ４から入出力端子
DTに出力される。
第３図は、第１図に示された特殊モードデコーダ13の
一実施例を示す回路図である。
第３図において、特殊モードデコーダ13は、ラッチ回
路12に接続され特殊モードコードMCをビットごとに受け
る複数のインバータ42と、インバータ42の入出力に接続
された複数のNAND素子41とから構成される。各々のNAND
素子41の入力を各々のインバータ42の入出力に選択的に
接続することによって、特定の特殊モードコードMCに対
して、特定のNAND素子41だけが低レベルを出力する。コ
ントロール回路８は、低レベルの出力信号を出力したNA
ND素子41を認識することにより、特殊モードコードMCが
指定する特殊モードを認識し、その動作のための制御を
行なう。
［発明の効果］ 以上のように、この発明によれば、入力された特殊コ
ードがデコードされるため、特殊コードにより指定でき
る特殊モードの数が増加する。また、特殊コードがラッ
チ手段にラッチされるため、特殊信号および特殊モード
を与え続ける必要がない。さらに、特殊コードが確認信
号に応答して出力されるので、特殊モードの実行中にそ
の特殊モードを確認することができる。よって、特殊モ
ード動作を行なうのに使い勝手のよい半導体記憶装置を
得ることができる。
【図面の簡単な説明】
第１図は、この発明の一実施例を示す半導体記憶装置の
構成を示すブロック図であり、第２図は、第１図に示さ
れる入出力バッファと切換回路の一実施例を示す回路図
であり、第３図は、第１図に示される特殊モードデコー
ダの一実施例を示す回路図であり、第４図は従来の半導
体記憶装置の構成の一例を示すブロック図であり、第５
図は、従来の高電圧検出回路の一例を示す回路図であ
り、第６図は、1986年10月に論文発表された1Mビットダ
イナミックRAMの試験機能のための構成を示すブロック
図である。 図において、１はメモリセルアレイ、２はＸデコーダ、
３はＹデコーダ、４はセンスアンプ、５はＸアドレスバ
ッファ、６はＹアドレスバッファ、７は入出力バッフ
ァ、８はコントロール回路、９はコントロールバッフ
ァ、10は高電圧検出回路、11は切換回路、12はラッチ回
路、13は特殊モードデコーダ、30はコントロール信号入
力端子、31はインバータ、41はNAND素子、42はインバー
タ、51、52、53と54はCMOSトランスミッションゲート、
55と56はインバータ、57と60はインバータ、58と59はNA
ND素子、61はOR素子、62はｐチャネルMOSトランジス
タ、63はｎチャネルMOSトランジスタ、81は高電圧検出
回路、82はテストコントロールロジック、83はテスト機
能デコーダ、84はアドレスバッファ、85はテストアドレ
スラッチ、DTはデータ入出力端子、AXはＸアドレス入力
端子、AYはＹアドレス入力端子、CSはコントロール信号
入力端子である。 なお、図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 11/22 ３１０ Ｄ Ｇ１１Ｃ 16/06 (72)発明者 小林 和男 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 寺田 康 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭61−292755（ＪＰ，Ａ) 特開 昭62−35958（ＪＰ，Ａ) 特開 昭62−247448（ＪＰ，Ａ) 特開 昭62−265737（ＪＰ，Ａ) 特開 昭62−182937（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】メモリ回路を含む半導体記憶装置であっ
    て、 前記メモリ回路のためのデータかテストのための複数の
    特殊モードのうち１つを指定するための特殊コードかを
    入出力するための複数の入出力端子と、 前記メモリ回路のための制御信号かテストのための特殊
    信号および確認信号かを入力するための複数の制御入力
    端子と、 前記特殊コードをラッチするためのラッチ手段と、 前記入出力端子を前記メモリ回路および前記ラッチ手段
    に選択的に接続するとともに、前記制御入力端子に入力
    された特殊信号に応答して前記入出力端子を前記ラッチ
    手段に接続し前記入出力端子に入力されている特殊コー
    ドを前記ラッチ手段に供給し、前記制御入力端子に入力
    された確認信号に応答してラッチ手段を前記入出力端子
    に接続し前記ラッチ手段にラッチされている特殊コード
    を前記入出力端子に供給する選択接続手段と、 前記ラッチ手段に接続され、前記ラッチ手段にラッチさ
    れた特殊コードをデコードし、前記複数の特殊モードの
    うち１つを指定するためのデコーダ手段と、 前記デコーダ手段により指定された特殊モードを実行す
    るための制御手段とを備えた半導体記憶装置。
  2. 【請求項２】前記特殊信号は高電圧信号であり、前記選
    択接続手段は高電圧検出回路を含む特許請求の範囲第１
    項に記載の半導体記憶装置。
  3. 【請求項３】前記制御入力端子は、前記メモリ回路のた
    めのアドレス信号入力端子および制御信号入力端子を含
    む特許請求の範囲第１項または第２項に記載の半導体記
    憶装置。
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