JP3085526B2

JP3085526B2 - 記憶装置

Info

Publication number: JP3085526B2
Application number: JP09301908A
Authority: JP
Inventors: 真司大崎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-11-04
Filing date: 1997-11-04
Publication date: 2000-09-11
Anticipated expiration: 2017-11-04
Also published as: JPH11144467A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にデータ線の浮遊容量をプリチャージする半導
体記憶装置に関するものである。

【０００２】

【背景技術】スタティックＲＡＭは、複数のワード線と
複数のデータ線をそれぞれ択一的に選択駆動する事によ
って多数の記憶セルの中の任意の記憶セルが選択される
とともに、各データ線をそれぞれプリチャージするため
のトランジスタがデータ線毎に設けられている。この記
憶セルは行と列のマトリックス状に配置されて記憶アレ
イをなす。

【０００３】この記憶アレイには、それぞれ複数ずつの
ワード線およびデータ線が行方向及び列方向に付線され
ている。

【０００４】ここで、いずれか１つの行のワード線を選
択すると、この選択ワード線上の多数の記憶セルがそれ
ぞれデータ線に接続される。

【０００５】このとき、いずれか１つの列のデータ線を
選択すると、この選択データ線と上記選択ワード線の交
差個所に接続された記憶セルが選択される。

【０００６】そして、この選択記憶セルに対する記憶情
報の読み出しあるいは書き込みが上記選択データ線を介
して行われるようになる。この記憶情報の読み出しに
は、差動アンプにより２本のデータ線の電位差を検出し
て行っている。

【０００７】このため読みだし前に２本のデータ線を充
電し、電位を合わせる動作としてプリチャージを行う。
プリチャージは記憶セルが選択される前にプリチャージ
トランジスタを動作させ、データ線の浮遊容量に電荷を
充電する。

【０００８】２本のデータ線の電位差を検出する差動ア
ンプにより電位差を検出する事で読み出し動作を行う事
から、記憶セルからの僅かな電流で、２本のデータ線の
電位差を発生させることで動作するため、動作速度を下
げることなく、記憶セルサイズの削減、メモリ容量増大
に伴うデータ線の浮遊容量の増大の影響を受けない。

【０００９】しかし、読みだし前にプリチャージするた
めには、各データ線の浮遊容量を充電する電流がプリチ
ャージトランジスタを介して流れるので、この充電電流
の総量は、データ線の数に比例する。

【００１０】例えば、６４個のデータ線が配列されてい
て、データ線１対あたりに０．１５ｍＡの充電電流が流
れるとすると、全体としては０．１５ｍＡ×６４＝９．
６ｍＡの負荷電流が選択時に流れる。

【００１１】また、データ線を充電するために、プリチ
ャージトランジスタは、データ線毎に必要で、例えば６
４個のデータ線を持っていると、６４個のプリチャージ
トランジスタが必要になる。プリチャージトランジスタ
を動作させるのに必要な電流は、例えば１個あたり０．
１５ｍＡの電流が流れるとすると、全体としては０．１
５ｍＡ×６４＝９．６ｍＡの電流が、プリチャージ用の
トランジスタを動作させるのに流れることになる。

【００１２】ここで、動作速度を早くするときには、プ
リチャージ時間を短くし、プリチャージトランジスタの
Ｇｍを大きくする。

【００１３】プリチャージトランジスタのＧｍを大きく
すると、プリチャージトランジスタのゲート容量が増大
する。また、プリチャージトランジスタのＧｍが大きく
なると、プリチャージトランジスタのゲート容量が増大
し、ゲート容量の充電には、データ線の充電に比べて電
流が大きくなり、特に高速なメモリの場合には、メモリ
回路の消費電流の多くをしめている問題がある。

【００１４】従来、充電電流を減少させるために、プリ
チャージをデータ線毎に選択的に制御する方法を取り、
データ線の充電とプリチャージトランジスタのゲート容
量の充電を減少させていた。

【００１５】しかし、マイコンのメモリとして接続する
際は、プリチャージまでにアドレスが確定している回路
構成は、とれなく、プリチャージ終了後にアドレスが確
定する回路構成になるため、プリチャージ終了後でない
とアドレスが確定しない。

【００１６】このためプリチャージ期間にどのデータ線
のプリチャージを行うべきか判らないのでデータ線毎に
プリチャージを選択する事はできない問題点がある。

【００１７】もし、プリチャージ前のアドレスにより、
プリチャージするデータ線を決めてしまうと、確定して
いないアドレスを使う事になり、間違ったデータ線のプ
リチャージをしてしまう事が起こり、読み出しをしよう
とする、データ線のプリチャージが完全に行われない問
題が発生する。

【００１８】このため、プリチャージをデータ線毎に選
択的に制御する事ができない。かかる問題点を解決する
一例が特開昭６１−９８９２号公報に示されている。本
公報には、複数のワード線と複数のデータ線をそれぞれ
択一的に選択駆動することによって多数の記憶セルの中
の任意の記憶セルが選択されると共に、各データ線をそ
れぞれプリチャージするためのインピーダンス素子がデ
ータ線毎に設けられた記憶装置であって、各インピーダ
ンス素子の等価インピーダンスをデータ線ごとに可変制
御するようになすとともに、選択されたデータ線に設け
られたインピーダンス素子だけを相対的に低インピーダ
ンス化するようにしたことを開示している。

【００１９】かかる制御は、特にスタティックＲＡＭに
好適で、プリチャージのために電源からｎＭＯＳトラン
ジスタを介して各データ線毎に接続され、該ｎＭＯＳト
ランジスタのゲート端子に各データ線に必要な電流を流
すように、また制御可変電圧を供給できるように、電源
と接地電位間にｐＭＯＳトランジスタを直列に接続し
て、その接続点に該ｎＭＯＳトランジスタのゲート端子
を接続するようにして、インピーダンス素子として動作
させている。

【００２０】しかしながら、この公報においても上述し
た、確定していないアドレスを使う場合があり、間違っ
たデータ線のプリチャージをしてしまうことが起こり、
読み出しをしようとするデータ線のプリチャージが完全
に行われないという問題が残っている。

【００２１】［発明の目的］本発明の目的は、記憶装置
のプリチャージを十分行うと共に、消費電流削減を可能
にする技術を提供するものである。

【００２２】

【課題を解決するための手段】本発明は、上記目的を達
成するもので、複数のワード線と複数のデータ線をそれ
ぞれ択一的に選択駆動することによって多数の記憶セル
の中の任意の記憶セルが選択されるとともに、前記各デ
ータ線をそれぞれプリチャージするためのプリチャージ
スイッチを複数並列に持つ記憶装置であって、前記デー
タ線をプリチャージする複数並列に接続したプリチャー
ジスイッチを選択制御する制御回路を備え、前記制御回
路には前記記憶セルの動作環境温度と前記記憶セルの動
作周波数との相関関係とから前記プリチャージスイッチ
を選択するメモリテーブルと、前記動作周波数から前記
プリチャージする時間を設定するタイミング回路とを備
えたことを特徴とする。

【００２３】

【００２４】さらに、本発明は、複数のワード線と複数
のデータ線をそれぞれ択一的に選択駆動することによっ
て多数の記憶セルの中の任意の記憶セルが選択されると
ともに、前記各データ線をそれぞれプリチャージするた
めのプリチャージスイッチを複数並列に持つ記憶装置で
あって、前記データ線をプリチャージする複数並列に接
続したプリチャージスイッチを選択制御する制御回路を
備え、前記制御回路には前記記憶セルの製造条件と前記
記憶セルの動作周波数との相関関係とから前記プリチャ
ージスイッチを選択するメモリテーブルと、前記動作周
波数から前記プリチャージする時間を設定するタイミン
グ回路とを備えたことを特徴とする。

【００２５】またさらに、複数のワード線と複数のデー
タ線をそれぞれ択一的に選択駆動することによって多数
の記憶セルの中の任意の記憶セルが選択されるととも
に、前記各データ線をそれぞれプリチャージするための
プリチャージスイッチを複数並列に持つ記憶装置であっ
て、前記データ線をプリチャージする複数並列に接続し
た前記プリチャージスイッチを選択制御する制御回路を
備え、前記制御回路には前記記憶セルの製造条件と前記
記憶セルの動作環境温度との相関関係とから前記プリチ
ャージスイッチを選択するメモリテーブルと、前記動作
環境温度から前記プリチャージする時間を設定するタイ
ミング回路とを備えたことを特徴とする。

【００２６】［発明の作用］本発明は、記憶装置のデー
タ線をプリチャージするためのプリチャートトランジス
タ（スイッチ）を動作速度に適したＧｍ（全体としての
相互コンダクタンス）が得られるように、トランジスタ
を分割し、選択制御することにより、記憶装置の消費電
流の削減を可能にする。

【００２７】

【発明の実施の形態】［第１の実施形態］以下、この発
明の代表的な実施形態を、図面を参照しながら説明す
る。図１はこの発明による記憶装置の一実施形態を示す
ものである。

【００２８】図１に示す記憶装置は、半導体記憶装置と
して構成されたＭＯＳ型スタティック型ＲＡＭであっ
て、スタッティック方式によって動作する。

【００２９】図１に示すスタティックＲＡＭは、多数の
記憶セルＭ１１〜Ｍｍｎを行と列のマトリックス状に配
列してなる記憶アレイ１を有する。

【００３０】この記憶アレイ１には、複数のワード線Ｗ
および２本を対とする複数対のデータ線Ｄ１，Ｄ２がＸ
方向（行方向）およびＹ方向（列方向）にそれぞれ布線
されている。

【００３１】アドレスバッファ１１，２１、Ｘデコーダ
１２、Ｙデコーダ２２が設けられている。これらによっ
てアドレス信号Ａｉが２つの択一的な選択信号Ｘ１〜Ｘ
ｍ、Ｙ１〜Ｙｎにデコードされるようになっている。

【００３２】その一方の選択信号は、Ｘ選択信号Ｘ１〜
Ｘｍとして、Ｘドライバ１３を介して、各ワード線Ｗに
与えられる。これにより、いずれか１本のワード線Ｗだ
けが選択されて能動化されるようになっている。

【００３３】また、その他方の選択信号は、Ｙ選択信号
Ｙ１〜Ｙｎとして、Ｙ選択スイッチ列２３に与えられ
る。そして、このＹ選択スイッチ２３を介して、いずれ
か１対のデータ線Ｄ１，Ｄ２が選択されて読み出しセン
ス回路３１に接続されるようになっている。そのほかに
は、書き込み／読み出し制御回路３２等が設けられてい
る。

【００３４】書き込み／読み出し制御回路３２は、外部
から与えられる書き込み制御信号（ライトイネーブル）
ＷＥおよびチップ選択信号ＣＳによって動作する。

【００３５】ライトイネーブルＷＥおよびチップ選択信
号ＣＳが共に能動になると、記憶装置が、書き込みモー
ドになると、書き込みデータＤｉがアドレス信号Ａｉに
よって選択される記憶セルに書き込まれる。ライトイネ
ーブルＷＥが非能動でチップ選択信号ＣＳが能動になる
と、記憶装置が読み出しモードとなる。

【００３６】読み出しモードのときには、アドレス信号
Ａｉによって選択される記憶セルの記憶内容が上記読み
出しセンス回路３１から読み出しデータＤｏとして出力
される。

【００３７】ここで、上記データ線Ｄ１，Ｄ２は、読み
出し動作の前に、それぞれプリチャージトランジスタｍ
によってプリチャージされるようになっている。

【００３８】図２のＴ１期間がプリチャージ期間に相当
し、ワード線Ｗが非選択時、すなわちメモリ部のフリッ
プフロップを導通／非導通とするトランジスタＱ１がＯ
ＦＦの状態で行われる。

【００３９】図１のプリチャージトランジスタｍは複数
のｐチャンネル型ＭＯＳ電界効果トランジスタｍ１〜ｍ
ｎによって構成され、そのゲートを制御するｇｍ選択ト
ランジスタｇ１〜ｇｎにより構成され、トランジスタｍ
１〜ｍｎのゲートをＧＮＤにする事で所定のトランジス
タｍ１〜ｍｎを動作させるようになっている。

【００４０】トランジスタはｍ１〜ｍｎはｐチャンネル
トランジスタで構成され、このトランジスタｍ１〜ｍｎ
によってデータ線Ｄ１，Ｄ２の電位が電源Ｖｃｃの電位
側に引っ張られるようになっている。

【００４１】このプリチャージ動作は、読み出し動作時
に、読み出しセンスアンプがデータ線の浮遊容量Ｃ１，
Ｃ２の影響を受けないように、予めデータ線Ｄ１，Ｄ２
を等電位に設定する。

【００４２】プリチャージ動作が終了し、ワード線Ｗが
選択されて能動化されると、選択ワード線にそってトラ
ンジスタＱ１が導通駆動される。これにより選択ワード
線Ｗ上の記憶セルＭｘｙがそれぞれデータ線Ｄ１，Ｄ２
に接続される。

【００４３】データ線Ｄ１，Ｄ２が記憶セルＭｘｙに接
続されると、そのデータ線Ｄ１，Ｄ２の電位が記憶セル
Ｍｘｙの記憶内容に応じて相補的に変化する。この時、
作動アンプで構成されるセンスアンプ３１が、Ｄ１，Ｄ
２の電位差を検出し、Ｍｘｙの記憶内容を読み出す。上
記読み出し動作タイミングは、図２のＴ２期間に相当す
る。

【００４４】以上が本実施形態のＭＯＳ型スタティック
ＲＡＭの動作概要を説明した、さらに本特許の特徴であ
る、プリチャージ動作についてさらに詳しく説明する。

【００４５】従来においては、プリチャージトランジス
タｍは１個で構成され、そのｇｍは必要なスピードが得
られる値を設計時に作りこみＬＳＩ製造後は、一定値に
固定されていた。

【００４６】ところが、この実施形態では、プリチャー
ジトランジスタｍのｇｍが、プリチャージトランジスタ
選択回路５０によって選択制御されるようになってい
る。

【００４７】プリチャージトランジスタ選択回路５０
が、選択信号５１，５２，５３を出力し、プリチャージ
タイミング発生回路からは、プリチャージタイミング信
号５４が出力され、前記２つの信号をゲートｇ１〜ｇ３
でそれぞれ論理和を取ることでプリチャージトランジス
タｍ１〜ｍ３のいずれかが動作しデータ線Ｄ１，Ｄ２を
プリチャージする。

【００４８】このプリチャージトランジスタｍ１〜ｍｎ
の選択は、高速動作時は大きなＧｍを選択し、低速動作
時は小さなＧｍを選択する事により必要とするスピード
に適したＧｍを選択できる。

【００４９】高速動作時、低速動作時のタイミングチャ
ートを図２に示す。図２においてＴ２期間のデータ読み
出しに先立って、Ｔ１期間のプリチャージ時間を高速動
作時には短く、低速動作時には長くしている。

【００５０】Ｇｍの調整はｍ１だけを選択することによ
り小さなＧｍが選択でき、ｍ１，ｍ２，ｍ３の３個を選
択する事で前記の３倍のＧｍを得ることが出来る。

【００５１】プリチャージタイミング発生回路５５は、
選択したＧｍのトランジスタでプリチャージが完了する
まで、０を出力する回路で、０を出力する時間は、デー
タ線の浮遊容量Ｃ１，Ｃ２とＧｍにより決まる。

【００５２】例えば、マイコンのメモリとして本メモリ
を用いたシステムにおいて、マイコンが高速動作時は、
大きなＧｍを選択したプリチャージ時間を短くすること
で、メモリのスピードを早くし、逆に低速動作時は、小
さなｇｍを選択し消費電流を下げることができる。

【００５３】図３は、特にプリチャージトランジスタ選
択回路５０とプリチャージタイミング発生回路５５の内
容の一例を示す概念図である。プリチャージトランジス
タ選択回路５０は、動作温度と動作周波数（動作速度）
Ｆmaxとの関係からｇ選択信号５１〜５３に対するＧｍ
を設定するメモリとしてのＧｍ選択テーブル５６と、Ｇ
ｍからｇ選択信号５１〜５３に変換するデコーダとから
構成され、ｇ選択信号５１〜５３はＯＲ回路ｇ１〜ｇ３
に供給される。また、プリチャージタイミング発生回路
５５はチップセレクト信号に応じて、プリチャージトラ
ンジスタ選択回路５０からの設定温度に応じてプリチャ
ージの時間を設定すると共に、ＯＲ回路ｇ１〜ｇ３にプ
リチャージ時間信号を供給して、温度と動作周波数Ｆma
xに応じて、プリチャージするビット線へＧｍに応じた
電流値でプリチャージする。

【００５４】さらに、図３に示すように、温度によるＧ
ｍの能力差を、必要とするメモリスピードが得られるよ
うに、温度に対するＧｍをプリチャージトランジスタ選
択回路５０内に予めメモリテーブルにプログラムしてお
き、必要なメモリのスピードに最適なＧｍを選択するこ
とにより、さらに消費電流の削減が可能になる。

【００５５】例えば、温度２の時に、Ｆｍａｘ４を得る
には、Ｇｍ選択テーブル５６から２個のプリチャージト
ランジスタを動作させる結果が得られ、デコーダ回路５
５によりｇ１選択信号５１とｇ２選択信号５２が選択さ
れ、プリチャージトランジスタｍ１とｍ２が動作する。

【００５６】［第２の実施形態］第２の実施形態とし
て、図４に示すように、製造時の条件、例えば各プリチ
ャージ用ＭＯＳトランジスタの相互コンダクタンスが製
造条件で異なることから、この製造時のバラツキ条件に
よるＧｍの能力差を、又は必要とするメモリスピードが
得られるように製造時の条件に対するＧｍを、予めテー
ブル５６にプログラムしておき、必要なメモリの動作周
波数に最適なＧｍを選択することにより、さらに消費電
流の削減が可能になる。

【００５７】即ち、図４によれば、プリチャージトラン
ジスタ選択回路５０とプリチャージタイミング発生回路
５５の内容の一例を示す概念図であり、プリチャージト
ランジスタ選択回路５０は、Ｇｍ選択テーブル５６によ
って、メモリセルの製造時の条件と動作周波数Ｆmaxと
の関係から、何個のトランジスタでプリチャージするの
かを示すＧｍを設定する。つぎに、Ｇｍの値からｇ選択
信号５１〜５３に変換するデコーダを介して、ｇ選択信
号５１〜５３にその信号を伝送され、ＯＲ回路ｇ１〜ｇ
３に供給される。また、プリチャージタイミング発生回
路５５はチップセレクト信号に応じて、プリチャージト
ランジスタ選択回路５０からの製造時の条件に応じてプ
リチャージの時間を設定すると共に、ＯＲ回路ｇ１〜ｇ
３にプリチャージ時間信号を供給して、動作周波数Ｆma
xと、メモリセルの製造条件の一つの例えば拡散条件に
応じて、プリチャージするビット線へＧｍに応じた電流
値でプリチャージする。

【００５８】以上から、最小限度のプリチャージトラン
ジスタｍ１〜ｍｎを選択する事により、ｍ１〜ｍｎのゲ
ート容量が減少し、このトランジスタのゲート容量を充
電し、トランジスタを動作させるための電流を削減でき
る。この電流の削減の度合いは例えばＧｍが小さく、動
作速度が遅いｍ１のゲート容量が、ｍ２の半分であれば
消費電流はＩ＝ｆＣＶ（Ｃはメモリセルビット線の寄生
容量、Ｖは電源電圧Ｖccである）から半分にする事がで
きる。

【００５９】さらに問題点のところで述べたように、プ
リチャージに要する電流が全体の多くを占めていること
からの消費電流の大幅な削減が可能になる。

【００６０】ここで、Ｇｍの制御は、１）単純に所望の動作速度を得られるものを選択する方
法、２）マイコンなどにより、プログラム化し温度、製造条
件、電源電圧により選択する方法、３）メモリ読み出しを試行し、書き込んだデータと読み
出したデータが等しくなる、ということで、メモリが正常動作する最適なＧｍをフィ
ードバックする等も可能になる。

【００６１】上記実施形態では、プリチャージトランジ
スタ選択回路５０内のメモリテーブル５６に環境温度と
動作周波数、製造時の条件と動作周波数の関係を２次元
的に示す例を示したが、３次元のメモリーテーブルを用
いて、三次元的に決定したＧｍで所定数のＭＯＳトラン
ジスタをオンしてプリチャージすることも勿論可能であ
る。

【００６２】上記実施形態では、スタティックＲＡＭの
プリチャージについて説明したが、ＳＤＲＡＭ（Synchr
onous Dynamic ＲＡＭ）の場合にバンク切り換えの際の
プリチャージについても適用することが可能であり、同
様な効果を奏し得る。

【００６３】さらに、大容量のＤＲＡＭでは、バンク切
り換えにプリチャージを行うが、この場合にも、動作温
度やＤＲＡＭの製造条件等によって、Ｇｍを切り換え
て、適切な電流値によってプリチャージすることによ
り、上述のＳＲＡＭによるデータ線程のプリチャージ数
は多くないが、低消費電力化が可能になる。

【００６４】さらに、本プリチャージに関し、以上の説
明では、ＭＯＳ型スタティックＲＡＭ技術に適用した場
合について説明したが、それに限定されるものではな
く、例えば、ＲＯＭあるいはダイナミックＲＡＭ等、今
後開発されるＦＲＡＭや他のメモリセル等にも適応でき
ることは勿論である。

【００６５】

【発明の効果】以上の様に、動作速度に応じて、特にデ
ータの読み出し時に、プリチャージトランジスタのＧｍ
を可変制御することにより、データ線の数だけ接続され
ているプリチャージトランジスタのゲート容量を削減で
き消費電流の削減が可能になる。

【００６６】Ｇｍを可変制御する方式は、１）動作速度に応じて予めテーブル化しておき選択する
方式、２）マイコンなどにより、プログラム化し温度、製造条
件、電源電圧により選択する方法、３）メモリ読み出しを試行し、書き込んだデータと読み
出したデータが等しくなる最適なｇｍをフィードバック
する方式、等により、動作速度に適したＧｍを選択し、消費電流の
削減が可能となる。

【図面の簡単な説明】

【図１】この発明による記憶装置の一実施形態を示すブ
ロック図である。

【図２】この発明による記憶装置のタイミングを示すタ
イミングチャートである。

【図３】第１図に示した記憶装置の要部実施形態を示す
ブロック図である。

【図４】第１図に示した記憶装置の要部第２実施形態を
示すブロック図である。

【図５】従来例によるプリチャージ用の回路ブロック図
である。

【符号の説明】

１記憶セルアレイＡｉアドレス信号１１，２１アドレスバッファ１２Ｘデコーダ１３Ｘドライバ２２Ｙデコーダ２３Ｙ選択スイッチ列Ｘ１〜Ｘｍワード線選択信号Ｙ１〜Ｙｎデータ線選択信号Ｍ１１〜Ｍｍｎ記憶セルＷワード線Ｄ１〜Ｄ２データ線３１読み出しセンスアンプ３２書き込み、読み出し制御ｍ１，ｍ２，ｍ３プリチャージトランジスタｇ１，ｇ２，ｇ３論理和ゲート５０プリチャージトランジスタ選択回路５１ｇ１選択信号５２ｇ２選択信号５３ｇ３選択信号５４プリチャージタイミング信号５５プリチャージタイミング発生回路５６Ｇｍ選択テーブル

Claims

(57)【特許請求の範囲】

【請求項１】複数のワード線と複数のデータ線をそれ
ぞれ択一的に選択駆動することによって多数の記憶セル
の中の任意の記憶セルが選択されるとともに、前記各デ
ータ線をそれぞれプリチャージするためのプリチャージ
スイッチを複数並列に持つ記憶装置であって、前記データ線をプリチャージする複数並列に接続したプ
リチャージスイッチを選択制御する制御回路を備え、前
記制御回路には前記記憶セルの動作環境温度と前記記憶
セルの動作周波数との相関関係とから前記プリチャージ
スイッチを選択するメモリテーブルと、前記動作周波数
から前記プリチャージする時間を設定するタイミング回
路とを備えたことを特徴とする記憶装置。
【請求項２】複数のワード線と複数のデータ線をそれ
ぞれ択一的に選択駆動することによって多数の記憶セル
の中の任意の記憶セルが選択されるとともに、前記各デ
ータ線をそれぞれプリチャージするためのプリチャージ
スイッチを複数並列に持つ記憶装置であって、前記データ線をプリチャージする複数並列に接続したプ
リチャージスイッチを選択制御する制御回路を備え、前
記制御回路には前記記憶セルの製造条件と前記記憶セル
の動作周波数との相関関係とから前記プリチャージスイ
ッチを選択するメモリテーブルと、前記動作周波数から
前記プリチャージする時間を設定するタイミング回路と
を備えたことを特徴とする記憶装置。
【請求項３】複数のワード線と複数のデータ線をそれ
ぞれ択一的に選択駆動することによって多数の記憶セル
の中の任意の記憶セルが選択されるとともに、前記各デ
ータ線をそれぞれプリチャージするためのプリチャージ
スイッチを複数並列に持つ記憶装置であって、前記データ線をプリチャージする複数並列に接続した前
記プリチャージスイッチを選択制御する制御回路を備
え、前記制御回路には前記記憶セルの製造条件と前記記
憶セルの動作環境温度との相関関係とから前記プリチャ
ージスイッチを選択するメモリテーブルと、前記動作環
境温度から前記プリチャージする時間を設定するタイミ
ング回路とを備えたことを特徴とする記憶装置。
【請求項４】請求項１乃至３のいずれか１項に記載の
記憶装置において、前記記憶セルは、ＳＲＡＭ，又はＤ
ＲＡＭであることを特徴とする記憶装置。
【請求項５】請求項１乃至４のいずれか１項に記載の
記憶装置において、前記プリチャージスイッチはＭＯＳ
トランジスタであって、前記制御回路は前記複数のＭＯ
Ｓトランジスタをオン／オフして前記プリチャージスイ
ッチのＧｍを可変とすることを特徴とする記憶装置。
【請求項６】請求項１乃至４のいずれか１項に記載の
記憶装置において、前記記憶セルからデータ読み出しに
先立って、前記データ線をプリチャージする時間は、前
記読み出し動作が高速の場合には短く、前記読み出し動
作が低速の場合には長くすることを特徴とする記憶装
置。