JP4656747B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に、外部電源電位によって駆動され、テストモードを有する半導体装置に関する。
【０００２】
【従来の技術】
従来より、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）では、高集積化とともに低電源電圧化が進められている。このため、ＤＲＡＭには、外部電源電位を降圧して内部電源電位を生成するための内部電源電位発生回路が設けられている。また、ＤＲＡＭでは、出荷後の比較的早期に不良が発生する初期不良品をリジェクトするため、出荷前にバーンインテストが行なわれる。バーインテストでは、通常よりも高い内部電源電位が印加され、高温環境下で各メモリセルのデータの書込／読出が行なわれる。これにより、不良の発生が加速され、初期不良品が出荷されるのが防止される。
【０００３】
図１０は、そのようなＤＲＡＭの内部電源電位発生回路８０の構成を示すブロック図である。図１０において、この内部電源電位発生回路は、ＶＰＰ発生回路８１、ＶＤＤＳ発生回路８２およびＶＤＤＰ発生回路８３を含む。
【０００４】
ＶＰＰ発生回路８１は、図１１に示すように、リングオシレータ８４、チャージポンプ回路８５およびディテクタ８６を含む。ディテクタ８６は、電源ノードＮ８５の電位ＶＰＰとＶＤＤＳ発生回路８２からの内部電源電位ＶＤＤＳを受け、ＶＰＰ＜ＶＤＤＳ＋２Ｖｔｈｎ（ただし、ＶｔｈｎはＮチャネルＭＯＳトランジスタのしきい値電圧である）の場合は信号φＥを「Ｈ」レベルにし、ＶＰＰ≧ＶＤＤＳ＋２Ｖｔｈｎの場合は信号φＥを「Ｌ」レベルにする。リングオシレータ８４は、信号φＥが「Ｈ」レベルの場合はクロック信号ＣＬＫを生成してチャージポンプ回路８５に与え、信号φＥが「Ｌ」レベルの場合は非活性化される。チャージポンプ回路８５は、クロック信号ＣＬＫの各立上がりエッジに応答して所定量の正電荷を電源ノードＮ８５に与える。
【０００５】
ＶＰＰ＜ＶＤＤＳ＋２Ｖｔｈｎの場合はチャージポンプ回路８５から電源ノードＮ８５に正電荷が供給され、ＶＰＰ≧ＶＤＤＳ＋２Ｖｔｈｎの場合はチャージポンプ回路８５から電源ノードＮ８５への電源供給が停止される。したがって、電源ノードＮ８５の電位ＶＰＰはＶＤＤＳ＋２Ｖｔｈｎに維持される。内部電源電位ＶＰＰは、ワード線の選択レベルとして用いられる。
【０００６】
ＶＤＤＳ発生回路８２は、図１２に示すように、オペアンプ９０、定電流源９１、可変抵抗素子９２およびＰチャネルＭＯＳトランジスタ９３，９４を含む。定電流源９１および可変抵抗素子９２は、外部電源電位ＶＣＣのラインと接地電位ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ９３のソースは外部参照電位ＶＲＳ′を受け、そのドレインは定電流源９１と可変抵抗素子９２の間のノードＮ９１に接続され、そのゲートはテスト信号／ＴＥを受ける。
【０００７】
ＰチャネルＭＯＳトランジスタ９４は、外部電源電位ＶＣＣのラインと電源ノードＮ９４との間に接続される。オペアンプ９０の反転入力端子はノードＮ９１に接続され、その非反転入力端子は電源ノードＮ９４に接続され、その出力端子はＰチャネルＭＯＳトランジスタ９４のゲートに接続される。オペアンプ９０およびＰチャネルＭＯＳトランジスタ９４は、電圧フォロアを構成し、電源ノードＮ９４の電位ＶＤＤＳをノードＮ９１の電位と同じレベルに維持する。内部電源電位ＶＤＤＳは、センスアンプに与えられる。
【０００８】
チューニング時は、テスト信号／ＴＥが非活性化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯＳトランジスタ９３が非導通になる。内部電源電位ＶＤＤＳが所定値ＶＲＳになるように可変抵抗素子９２の抵抗値がチューニングされる。
【０００９】
バーンインテスト時は、テスト信号／ＴＥが活性化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯＳトランジスタ９３が導通し、内部電源電位ＶＤＤＳは外部参照電位ＶＲＳ′（＞ＶＲＳ）となる。また、内部電源電位ＶＰＰはＶＲＳ′＋２Ｖｔｈｎとなる。通常動作時は、テスト信号／ＴＥが非活性化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯＳトランジスタ９３が非導通になって内部電源電位ＶＤＤＳがＶＲＳになる。また、内部電源電位ＶＰＰはＶＲＳ＋２Ｖｔｈｎとなる。
【００１０】
ＶＤＤＰ発生回路８３は、図１３に示すように、オペアンプ９５、定電流源９６、可変抵抗素子９７、ＰチャネルＭＯＳトランジスタ９８，９９、ＮチャネルＭＯＳトランジスタ１００およびインバータ１０１を含む。定電流源９６および可変抵抗素子９７は、外部電源電位ＶＣＣのラインと接地電位ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ９９は外部電源電位ＶＣＣのラインと電源ノードＮ９８との間に接続される。オペアンプ９５の反転入力端子は定電流源９６と可変抵抗素子９７の間のノードＮ９６に接続され、その非反転入力端子は電源ノードＮ９８に接続され、その出力端子はＰチャネルＭＯＳトランジスタ９９のゲートに接続される。オペアンプ９５およびＰチャネルＭＯＳトランジスタ９９は、電圧フォロアを構成し、電源ノードＮ９８の電位ＶＤＤＰをノードＮ９６の電位と同じレベルに維持する。内部電源電位ＶＤＤＰは、周辺回路に与えられる。
【００１１】
ＰチャネルＭＯＳトランジスタ９８は、定電流源９６に並列接続される。ＮチャネルＭＯＳトランジスタ１００は、ＰチャネルＭＯＳトランジスタ９９のゲートと接地電位ＶＳＳのラインとの間に接続される。テスト信号／ＴＥは、ＰチャネルＭＯＳトランジスタ９８のゲートに直接入力されるとともに、インバータ１０１を介してＮチャネルＭＯＳトランジスタ１００のゲートに入力される。
【００１２】
チューニング時は、テスト信号／ＴＥが非活性化レベルの「Ｈ」レベルにされ、ＭＯＳトランジスタ９８，１００が非導通になる。内部電源電位ＶＤＤＳが所定値ＶＲＰ（＞ＶＲＳ）になるように可変抵抗素子９７の抵抗値がチューニングされる。
【００１３】
バーンインテスト時は、テスト信号／ＴＥが活性化レベルの「Ｌ」レベルにされ、ＭＯＳトランジスタ９８，１００が導通し、内部電源電位ＶＤＤＰは外部電源電位ＶＣＣに等しくなる。通常動作時は、テスト信号／ＴＥが非活性化レベルの「Ｈ」レベルにされ、ＭＯＳトランジスタ９８，１００が非導通になり、内部電源電位ＶＤＤＰはＶＲＰになる。
【００１４】
まとめると、通常動作時は、ＶＰＰ＝ＶＲＳ＋２Ｖｔｈｎ，ＶＤＤＳ＝ＶＲＳ，ＶＤＤＰ＝ＶＲＰとなり、バーンインテスト時は、ＶＰＰ＝ＶＲＳ′＋２Ｖｔｈｎ，ＶＤＤＳ＝ＶＲＳ′，ＶＤＤＰ＝ＶＣＣとなり、ＶＲＳ，ＶＲＰはチューニングされる。
【００１５】
【発明が解決しようとする課題】
しかし、従来の内部電源電位発生回路８０では、ＶＰＰ＝ＶＤＤＳ＋２Ｖｔｈｎとなっていたので、ＶＰＰとＶＤＤＳを別個独立に設定することができず、ＶＰＰが印加される回路部分とＶＤＤＳが印加される回路部分とで初期不良の発生を別個に加速させることができず、テスト効率が悪かった。
【００１６】
また、２つの可変抵抗素子９２，９７の抵抗値をチューニングする必要があり、チューニングのための手間が大きかった。
【００１７】
それゆえに、この発明の主たる目的は、テスト効率が高い半導体装置を提供することである。
【００１８】
また、この発明の他の目的は、内部基準電位を容易に調整することが可能な半導体装置を提供することである。
【００１９】
【課題を解決するための手段】
この発明に係る半導体装置は、外部電源電位によって駆動される半導体装置であって、外部電源電位よりも低い第１の内部基準電位を出力する出力電位の調整が可能な第１の基準電位発生回路と、通常動作時は第１の電源ノードを第１の内部基準電位に維持し、半導体装置の不良の発生を加速させるバーンインテストモード時は第１の電源ノードを第１の内部基準電位よりも高い外部基準電位に維持する第１の電源回路と、通常動作時は第２の電源ノードを第１の内部基準電位よりも予め定められた第１の電圧だけ高く、外部電源電位よりも低い昇圧電位に維持し、バーンインテストモード時は第２の電源ノードに外部電源電位を与える第２の電源回路と、第１の電源ノードの電位を外部電源電位側に予め定められた第２の電圧だけレベルシフトさせた電位を出力するレベルシフト回路と、第３の電源ノードをレベルシフト回路の出力電位に維持する第３の電源回路と、第１〜第３の電源ノードを介して第１〜第３の電源回路から駆動電力を受け、所定の動作を行なう内部回路とを備えたものである。
【００２０】
好ましくは、第１の基準電位発生回路は、外部電源電位のラインと第１の出力ノードとの間に接続され、第１の出力ノードに予め定められた第１の電流を与える第１の定電流源と、第１の出力ノードと接地電位のラインとの間に接続され、その抵抗値の調整が可能な第１の可変抵抗素子とを含む。
【００２１】
また好ましくは、第２の電源回路は、通常動作時において第２の電源ノードの電位が昇圧電位よりも低い場合に活性化され、第２の電源ノードに電流を与えるチャージポンプ回路と、外部電源電位のラインと第２の電源ノードとの間に接続され、バーンインテストモード時に導通するスイッチング素子とを含む。
【００２２】
また好ましくは、レベルシフト回路は、外部電源電位のラインと第２の出力ノードとの間に接続され、第２の出力ノードに予め定められた第２の電流を与える第２の定電流源と、第２の出力ノードと接地電位のラインとの間に接続され、そのゲートが第１の電源ノードの電位を受けるトランジスタとを含む。
【００２３】
また好ましくは、さらに、外部電源電位と第１の内部基準電位との間の第２の内部基準電位を出力する出力電位の調整が可能な第２の基準電位発生回路が設けられ、第３の電源回路は、通常動作時は第３の電源ノードを第２の内部基準電位に維持し、バーンインテストモード時は第３の電源ノードをレベルシフト回路の出力電位に維持する。
【００２４】
また好ましくは、さらに、外部電源電位と第１の内部基準電位との間の第２の内部基準電位を出力する出力電位の調整が可能な第２の基準電位発生回路と、レベルシフト回路の出力電位と第２の内部基準電位のうちのいずれか一方の電位を選択する選択回路とが設けられ、第３の電源回路は、第３の電源ノードを選択回路によって選択された電位に維持する。
【００２５】
また好ましくは、第２の基準電位発生回路は、外部電源電位のラインと第３の出力ノードとの間に接続され、第３の出力ノードに予め定められた第３の電流を与える第３の定電流源と、第３の出力ノードと接地電位のラインとの間に接続され、その抵抗値の調整が可能な第２の可変抵抗素子とを含む。
【００２６】
また好ましくは、半導体装置は半導体記憶装置であり、内部回路は、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線対とを含むメモリアレイと、各ビット線対に対応して設けられ、対応のビット線対間に生じた電位差を増幅するセンスアンプと、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択し、そのワード線に対応する各メモリセルを活性化させる行選択回路と、列アドレス信号に従って複数のビット線対のうちのいずれかのビット線対を選択する列選択回路と、列選択回路によって選択されたビット線対を介して行選択回路によって活性化されたメモリセルのデータの書込／読出を行なう書込／読出回路を含む。センスアンプは、第１の電源ノードを介して第１の電源回路から駆動電力を受ける。行選択回路によって選択されたワード線は、第２の電源ノードを介して第２の電源回路から駆動電力を受ける。行選択回路、列選択回路および書込／読出回路は、第３の電源ノードを介して第３の電源回路から駆動電力を受ける。
【００３１】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＤＲＡＭの全体構成を示すブロック図である。図１において、このＤＲＡＭは、内部電源電位発生回路１、クロック発生回路２、行および列アドレスバッファ３、行デコーダ４、列デコーダ５、メモリマット６、入力バッファ９および出力バッファ１０を備え、メモリマット６はメモリアレイ７およびセンスアンプ＋入出力制御回路８を含む。
【００３２】
内部電源電位発生回路１は、外部から与えられる電源電位ＶＣＣ、接地電位ＶＳＳおよび参照電位ＶＲＳ′に基づいて内部電源電位ＶＰＰ，ＶＤＤＳ，ＶＤＤＰを生成し、ＤＲＡＭ全体に供給する。クロック発生回路２は、外部制御信号／ＲＡＳ，／ＣＡＳに従って所定の動作モードを選択し、ＤＲＡＭ全体を制御する。
【００３３】
行および列アドレスバッファ３は、外部アドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数である）に従って行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ４および列デコーダ５に与える。
【００３４】
メモリアレイ７は、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【００３５】
行デコーダ４は、行および列アドレスバッファ３から与えられた行アドレス信号ＲＡ０〜ＲＡｉに従って、メモリアレイ７の行アドレスを指定する。列デコーダ５は、行および列アドレスバッファ３から与えられた列アドレス信号ＣＡ０〜ＣＡｉに従って、メモリアレイ７の列アドレスを指定する。
【００３６】
センスアンプ＋入出力制御回路８は、行デコーダ４および列デコーダ５によって指定されたアドレスのメモリセルをデータ入出力線対ＩＯＰの一方端に接続する。データ入出力線対ＩＯＰの他方端は、入力バッファ９および出力バッファ１０に接続される。入力バッファ９は、書込モード時に、外部制御信号／Ｗに応答して、外部から入力されたデータＤｊ（ただし、ｊは０以上の整数である）をデータ入出力線対ＩＯＰを介して選択されたメモリセルに与える。出力バッファ１０は、読出モード時に、外部制御信号／ＯＥに応答して、選択されたメモリセルからの読出データＱｊを外部に出力する。
【００３７】
図２は図１に示したＤＲＡＭのメモリアレイ７およびセンスアンプ＋入出力制御回路８の構成を示す回路ブロック図、図３は図２に示したメモリアレイ７およびセンスアンプ＋入出力制御回路８のうちの１つの列の構成を詳細に示す回路図である。
【００３８】
図２および図３を参照して、メモリアレイ７は、行列状に配列された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。各メモリセルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタ３２と情報記憶用のキャパシタ３３とを含む。各メモリセルＭＣのＮチャネルＭＯＳトランジスタ３２のゲートは対応する行のワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタ３２は、対応する列のビット線ＢＬまたは／ＢＬとそのメモリセルＭＣのキャパシタ３３の一方電極（ストレージノードＳＮ）との間に接続される。各メモリセルＭＣのキャパシタ３３の他方電極はセルプレート電位ＶＣＰを受ける。各ワード線ＷＬの一方端は、行デコーダ４に接続される。
【００３９】
センスアンプ＋入出力制御回路８は、各列に対応して設けられた列選択線ＣＳＬ、列選択ゲート１１、センスアンプ１２およびイコライザ１３と、ドライバ１４およびデータ入出力線対ＩＯ，／ＩＯ（ＩＯＰ）とを含む。列選択ゲート１１は、それぞれビット線ＢＬ，／ＢＬとデータ入出力線ＩＯ，／ＩＯとの間に接続されたＮチャネルＭＯＳトランジスタ２１，２２を含む。ＮチャネルＭＯＳトランジスタ２１，２２のゲートは、列選択線ＣＳＬを介して列デコーダ５に接続される。列デコーダ５によって列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられるとＮチャネルＭＯＳトランジスタ２１，２２が導通し、ビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結合される。
【００４０】
センスアンプ１２は、それぞれビット線ＢＬ，／ＢＬとノードＮ１２との間に接続されたＮチャネルＭＯＳトランジスタ２３，２４と、それぞれビット線ＢＬ，／ＢＬとノードＮ１２′との間に接続されたＰチャネルＭＯＳトランジスタ２５，２６とを含む。ＭＯＳトランジスタ２３，２５のゲートはともにビット線／ＢＬに接続され、ＭＯＳトランジスタ２４，２６のゲートはともにビット線ＢＬに接続される。ドライバ１４は、ノードＮ１２と接地電位ＶＳＳのラインとの間に接続されたＮチャネルＭＯＳトランジスタ２７と、ノードＮ１２′と内部電源電位ＶＤＤＳのラインとの間に接続されたＰチャネルＭＯＳトランジスタ２８とを含む。ＭＯＳトランジスタ２７，２８のゲートは、それぞれセンスアンプ活性化信号ＳＥ，／ＳＥを受ける。センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになると、ＭＯＳトランジスタ２７，２８が導通し、ノードＮ１２，Ｎ１２′がそれぞれ接地電位ＶＳＳおよび内部電源電位ＶＤＤＳになり、センスアンプ１２は、ビット線対ＢＬ，／ＢＬ間の微小電位差を内部電源電圧ＶＤＤＳに増幅する。
【００４１】
イコライザ１３は、ビット線ＢＬと／ＢＬの間に接続されたＮチャネルＭＯＳトランジスタ２９と、それぞれビット線ＢＬ，／ＢＬとノードＮ１３′との間に接続されたＮチャネルＭＯＳトランジスタ３０，３１とを含む。ＮチャネルＭＯＳトランジスタ２９〜３１のゲートはともにノードＮ１３に接続される。ノードＮ１３はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ１３′はビット線電位ＶＢＬ（＝ＶＤＤＳ／２）を受ける。イコライザ１３は、ビット線イコライズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルになったことに応じて、ビット線ＢＬと／ＢＬの電位をビット線電位ＶＢＬにイコライズする。
【００４２】
次に、図１〜図３で示したＤＲＡＭの動作について説明する。書込モード時においては、列デコーダ５によって列アドレス信号ＣＡ０〜ＣＡｉに応じた列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列の列選択ゲート１１が導通する。
【００４３】
入力バッファ９は、信号／Ｗに応答して、外部から与えられた書込データＤｊをデータ入出力線対ＩＯＰを介して選択された列のビット線対ＢＬ，／ＢＬに与える。書込データＤｊは、ビット線ＢＬ，／ＢＬ間の電位差として与えられる。
次いで、行デコーダ４によって、行アドレス信号ＲＡ０〜ＲＡｉに応じた行のワード線ＷＬが選択レベルの「Ｈ」レベル（内部電源電位ＶＰＰ）に立上げられ、その行のメモリセルＭＣのＭＯＳトランジスタ３２が導通する。選択されたメモリセルＭＣのキャパシタ３３には、ビット線ＢＬまたは／ＢＬの電位に応じた電荷が蓄えられる。
【００４４】
読出モード時においては、まずビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられ、イコライザ１３のＮチャネルＭＯＳトランジスタ２９〜３１が非導通になり、ビット線ＢＬ，／ＢＬのイコライズが停止される。次いで、行デコーダ４によって行アドレス信号ＲＡ０〜ＲＡｉに対応する行のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられる。これに応じて、ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタ３３の電荷量に応じて微小量だけ変化する。
【００４５】
次いで、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、センスアンプ１２が活性化される。ビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高い場合は、ＭＯＳトランジスタ２４，２５の抵抗値がＭＯＳトランジスタ２３，２６の抵抗値よりも小さくなって、ビット線ＢＬの電位が「Ｈ」レベル（内部電源電位ＶＤＤＳ）まで引き上げられるとともにビット線／ＢＬの電位が「Ｌ」レベル（接地電位ＶＳＳ）まで引き下げられる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも微小量だけ高い場合は、ＭＯＳトランジスタ２３，２６の抵抗値がＭＯＳトランジスタ２４，２５の抵抗値よりも小さくなって、ビット線／ＢＬの電位が「Ｈ」レベルまで引き上げられるとともにビット線ＢＬの電位が「Ｌ」レベルまで引き下げられる。
【００４６】
次いで、列デコーダ５によって列アドレス信号ＣＡ０〜ＣＡｉに対応する列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列の列選択ゲート１１が導通する。選択された列のビット線対ＢＬ，／ＢＬのデータが列選択ゲート１１およびデータ入出力線対ＩＯ，／ＩＯを介して出力バッファ１０に与えられる。出力バッファ１０は、信号／ＯＥに応答して、読出データＱｊを外部に出力する。
【００４７】
以下、この発明の特徴となる内部電源電位発生回路１について詳細に説明する。内部電源電位発生回路１は、図４に示すように、ＶＰＰ発生回路４１、ＶＤＤＳ発生回路４２およびＶＤＤＰ発生回路４３を含む。
【００４８】
ＶＰＰ発生回路４１は、図５に示すように、リングオシレータ４４、チャージポンプ回路４５、ディテクタ４６、ＮチャネルＭＯＳトランジスタ４７、インバータ４８およびＡＮＤゲート４９を含む。リングオシレータ４４は、ＡＮＤゲート４９の出力信号φ４９が「Ｈ」レベルになったことに応じて活性化され、クロック信号ＣＬＫを生成してチャージポンプ回路４５に与える。チャージポンプ回路４５は、クロック信号ＣＬＫによって駆動され、クロック信号ＣＬＫの各立上がりエッジに応答して所定量の正電荷を電源ノードＮ４７に供給する。
【００４９】
ＮチャネルＭＯＳトランジスタ４７は、外部電源電位ＶＣＣのラインと電源ノードＮ４７との間に接続される。テスト信号／ＴＥは、インバータ４８を介してＮチャネルＭＯＳトランジスタ４７のゲートに入力される。ディテクタ４６は、電源ノードＮ４７の電位ＶＰＰとＶＤＤＳ発生回路４２で生成された内部電源電位ＶＤＤＳとを受け、ＶＰＰ＜ＶＤＤＳ＋２Ｖｔｈｎの場合は信号φＥを「Ｈ」レベルにし、ＶＰＰ≧ＶＤＤＳ＋２Ｖｔｈｎの場合は信号φＥを「Ｌ」レベルにする。ＡＮＤゲート４９は、テスト信号／ＴＥとディテクタ４６の出力信号φＥとを受け、信号φ４９をリングオシレータ４４に与える。
【００５０】
バーンインテスト時は、テスト信号／ＴＥが「Ｌ」レベルにされ、ＡＮＤゲート４９の出力信号φ４９が「Ｌ」レベルに固定され、リングオシレータ４４が非活性化されてチャージポンプ回路４５の駆動が停止される。また、ＮチャネルＭＯＳトランジスタ４７が導通し、電源ノードＮ４７の電位ＶＰＰは外部電源電位ＶＣＣに等しくなる。
【００５１】
通常動作時は、テスト信号／ＴＥが「Ｈ」レベルにされ、ディテクタ４６の出力信号φＥがＡＮＤゲート４９を通過して信号φ４９となり、ＮチャネルＭＯＳトランジスタ４７が非導通になる。電源ノードＮ４７の電位ＶＰＰがＶＤＤＳ＋２Ｖｔｈｎよりも低い場合は、信号φＥ，φ４９が「Ｈ」レベルになってリングオシレータ４４が活性化され、チャージポンプ回路４５から電源ノードＮ４７に正電荷が供給される。電源ノードＮ４７の電位ＶＰＰがＶＤＤＳ＋２Ｖｔｈｎ以上になると、信号φＥ，φ４９が「Ｌ」レベルになってリングオシレータ４４が非活性化され、チャージポンプ回路４５から電源ノードＮ４７への正電荷の供給が停止される。したがって、電源ノードＮ４７の電位ＶＰＰは、ＶＤＤＳ＋２Ｖｔｈｎに維持される。電源ノードＮ４７の電位ＶＰＰは、選択されたワード線ＷＬに与えられる。ＶＰＰ＝ＶＤＤＳ＋２Ｖｔｈｎとしたのは、メモリセルＭＣのＮチャネルＭＯＳトランジスタ３２の電圧降下を小さく抑えて、ストレージノードＳＮに十分に高い電位を与えるためである。
【００５２】
図４に戻って、ＶＤＤＳ発生回路４２は、図１２で示した従来のＶＤＤＳ発生回路８２と同じ構成である。バーンインテスト時は内部電源電位ＶＤＤＳが外部参照電位ＶＲＳ′と同じレベルに維持され、通常動作時は内部電源電位ＶＤＤＳは内部参照電位ＶＲＳと同じレベルに維持される。内部電源電位ＶＤＤＳは、ドライバ１４を介してセンスアンプ１２に与えられるとともに、ＶＤＤＰ発生回路４３に与えられる。
【００５３】
ＶＤＤＰ発生回路４３は、図６に示すように、オペアンプ５０、定電流源５１およびＰチャネルＭＯＳトランジスタ５２，５３を含む。定電流源５１およびＰチャネルＭＯＳトランジスタ５２は外部電源電位ＶＣＣのラインと接地電位ＶＳＳのラインとの間に直列接続され、ＰチャネルＭＯＳトランジスタ５２のゲートはＶＤＤＳ発生回路４２からの内部電源電位ＶＤＤＳを受ける。ＰチャネルＭＯＳトランジスタ５２のソース（ノードＮ５１）の電位は、ＶＤＤＳ＋Ｖｔｈｐ（ただし、ＶｔｈｐはＰチャネルＭＯＳトランジスタのしきい値電圧である）となる。ＰチャネルＭＯＳトランジスタ５３は、外部電源電位ＶＣＣのラインと電源ノードＮ５３との間に接続される。オペアンプ５０の反転入力端子はノードＮ５１に接続され、その非反転入力端子はノードＮ５３に接続され、その出力端子はＰチャネルＭＯＳトランジスタ５３のゲートに接続される。オペアンプ５０およびＰチャネルＭＯＳトランジスタ５３は、電圧フォロアを構成し、電源ノードＮ５３の電位ＶＤＤＰをノードＮ５１の電位ＶＤＤＳ＋Ｖｔｈｐと同じレベルに維持する。
【００５４】
したがって、内部電源電位ＶＤＤＰは、バーンインテスト時はＶＲＳ′＋Ｖｔｈｐとなり、通常動作時はＶＲＳ＋Ｖｔｈｐとなる。内部電源電位ＶＤＤＰは、周辺回路すなわちクロック発生回路２、行および列アドレスバッファ３などに与えられる。ＶＤＤＰ＞ＶＤＤＳとするのは、周辺回路のトランジスタの耐圧はセンスアンプ１２などのトランジスタの耐圧よりも高く設定されているので高い電圧を印加しても問題なく、また、周辺回路の動作速度の高速化を図るためである。
【００５５】
まとめると、通常動作時は、ＶＰＰ＝ＶＲＳ＋２Ｖｔｈｎ，ＶＤＤＳ＝ＶＲＳ，ＶＤＤＰ＝ＶＲＳ＋Ｖｔｈｐとなり、バーンインテスト時は、ＶＰＰ＝ＶＣＣ，ＶＤＤＳ＝ＶＲＳ′，ＶＤＤＰ＝ＶＲＳ′＋Ｖｔｈｐとなり、ＶＲＳがチューニングされる。
【００５６】
この実施の形態１では、バーンインテスト時はＶＰＰ＝ＶＣＣ，ＶＤＤＳ＝ＶＲＳ′となるので、ＶＰＰとＶＤＤＰを別個独立に設定することができ、ＶＰＰが印加される回路部分とＶＤＤＳが印加される回路部分とで初期不良の発生を別個に加速させることができ、テスト効率が高くなる。
【００５７】
また、可変抵抗素子９２の抵抗値のみをチューニングすればよいので、２つの可変抵抗素子９２，９７の抵抗値をチューニングする必要があった従来に比べ、チューニングのための手間が小さくなる。
【００５８】
［実施の形態２］
実施の形態１では、ＶＤＤＰ＝ＶＤＤＳ＋Ｖｔｈｐとすることにより、チューニングの手間を軽減化した。しかし、内部電源電位ＶＤＤＰによってＤＲＡＭのアクセス速度が決定されるので、高精度のアクセス速度が要求される場合は、内部電源電位ＶＤＤＰのチューニングを行なうことが望ましい。この実施の形態２では、この問題が解決される。
【００５９】
図７は、この発明の実施の形態２によるＤＲＡＭのＶＤＤＰ発生回路６０の構成を示す回路図である。図７を参照して、このＶＤＤＰ発生回路６０が図６のＶＤＤＰ発生回路４３と異なる点は、定電流源６１、可変抵抗素子６２、ＰチャネルＭＯＳトランジスタ６３、ＮチャネルＭＯＳトランジスタ６４およびインバータ６５が追加されている点である。
【００６０】
定電流源６１および可変抵抗素子６２は、外部電源電位ＶＣＣのラインと接地電位ＶＳＳのラインとの間に直接接続される。ＰチャネルＭＯＳトランジスタ６３は、定電流源６１と可変抵抗素子６２の間のノードＮ６１とオペアンプ５０の反転入力端子との間に接続される。ＮチャネルＭＯＳトランジスタ６４は、ノードＮ５１とオペアンプ５０の反転入力端子との間に接続される。テスト信号／ＴＥは、インバータ６５を介してＭＯＳトランジスタ６３，６４のゲートに入力される。
【００６１】
チューニング時は、テスト信号／ＴＥが非活性化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯＳトランジスタ６３が導通するとともにＮチャネルＭＯＳトランジスタ６４が非導通になり、オペアンプ５０の反転入力端子にはノードＮ６１の電位が与えられる。内部電源電位ＶＤＤＰが所定値ＶＲＰになるように、可変抵抗素子６２の抵抗値がチューニングされる。
【００６２】
バーンインテスト時は、テスト信号／ＴＥが活性化レベルの「Ｌ」レベルにされ、ＰチャネルＭＯＳトランジスタ６３が非導通になるとともにＮチャネルＭＯＳトランジスタ６４が導通し、オペアンプ５０の反転入力端子にはノードＮ５１の電位ＶＤＤＳ＋Ｖｔｈｐ＝ＶＲＳ′＋Ｖｔｈｐが与えられる。したがって、内部電源電位ＶＤＤＰはＶＲＳ′＋Ｖｔｈｐとなる。
【００６３】
通常動作時は、テスト信号／ＴＥが非活性化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯＳトランジスタが導通するとともにＮチャネルＭＯＳトランジスタ６４が非導通になり、オペアンプ５０の反転入力端子にはノードＮ６１の電位が与えられる。したがって、内部電源電位ＶＤＤＰはＶＲＰとなる。他の構成および動作は、実施の形態１と同じであるので、その説明は繰返さない。
【００６４】
この実施の形態２では、通常動作時は、チューニングされた電位ＶＤＤＰ＝ＶＲＰを周辺回路に与えるので、アクセス速度を精度よく設定することができる。
【００６５】
［実施の形態３］
図８は、この発明の実施の形態３によるＤＲＡＭのＶＤＤＰ発生回路７０の構成を示す回路図である。図８を参照して、このＶＤＤＰ発生回路７０が図７のＶＤＤＰ発生回路６０と異なる点は、インバータ６５が削除され、切換スイッチ７１、ＰチャネルＭＯＳトランジスタ７２、ＮチャネルＭＯＳトランジスタ７３、ＯＲゲート７４およびインバータ７５が追加されている点である。
【００６６】
ＭＯＳトランジスタ６３，６４のゲートは、切換スイッチ７１の共通端子７１ｃに接続される。切換スイッチ７１の一方切換端子７１ａおよび他方切換端子７１ｂは、それぞれ外部電源電位ＶＣＣおよび接地電位ＶＳＳを受ける。切換スイッチ７１の切換は、たとえばボンディングワイヤの接続、コンタクトマスクの交換などにより行なわれる。図８では、端子７１ａ，７１ｃ間が導通している状態が示されている。
【００６７】
ＰチャネルＭＯＳトランジスタ７２は、定電流源６１に並列接続される。ＮチャネルＭＯＳトランジスタ７３は、ＰチャネルＭＯＳトランジスタ５３のゲートと接地電位ＶＳＳのラインとの間に接続される。ＯＲゲート７４は、テスト信号／ＴＥと切換スイッチ７１の共通端子７１ｃに現われる信号φＣとを受け、その出力信号はＰチャネルＭＯＳトランジスタ７２のゲートに直接入力されるとともにインバータ７５を介してＮチャネルＭＯＳトランジスタ７３のゲートに入力される。
【００６８】
ＤＲＡＭが高精度のアクセス速度が要求される品種として出荷されない場合は、切換スイッチ７１の端子７１ａ，７１ｃ間が導通状態にされる。これにより、信号φＣが「Ｈ」レベルになり、ＮチャネルＭＯＳトランジスタ６４が導通するとともにＰチャネルＭＯＳトランジスタ６３が非導通になり、ＶＤＤＰ発生回路７０は図６のＶＤＤＰ発生回路４３と同じ構成になる。したがって、この場合は、実施の形態１と同じ効果が得られる。
【００６９】
また、ＤＲＡＭが高精度のアクセス速度が要求される品種である場合は、切換スイッチ７１の端子７１ｂ，７１ｃ間が導通状態にされる。これにより、信号φＣが「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタ６３が導通するとともにＮチャネルＭＯＳトランジスタ６４が非導通になり、ＶＤＤＰ発生回路７０は図１３の従来のＶＤＤＰ発生回路８３と同じ構成になる。したがって、この場合は、アクセス速度を精度よく設定することができる。他の構成は、実施の形態２と同じであるので、その説明は繰返さない。
【００７０】
なお、実施の形態３において、ＶＰＰ発生回路４１を図９のＶＰＰ発生回路７６で置換してもよい。このＶＰＰ発生回路７６が図５のＶＰＰ発生回路４１と異なる点は、インバータ４８がインバータ７７およびＮＯＲゲート７８で置換されている点である。テスト信号／ＴＥはＮＯＲゲート７８の一方入力ノードに入力され、信号φＣはインバータ７７を介してＮＯＲゲート７８の他方入力ノードに入力され、ＮＯＲゲート７８の出力信号がＮチャネルＭＯＳトランジスタ４７のゲートに入力される。
【００７１】
信号φＣが「Ｈ」レベルの場合は、このＶＰＰ発生回路７６は図５のＶＰＰ発生回路４１と同じ構成になる。信号φＣが「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ４７は非導通状態に固定され、このＶＰＰ発生回路７６は図１１の従来のＶＰＰ発生回路８０と同じ構成になる。
【００７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７３】
【発明の効果】
以上のように、この発明に係る半導体装置では、外部電源電位よりも低い第１の内部基準電位を出力する出力電位の調整が可能な第１の基準電位発生回路と、通常動作時は第１の電源ノードを第１の内部基準電位に維持し、半導体装置の不良の発生を加速させるバーンインテストモード時は第１の電源ノードを第１の内部基準電位よりも高い外部基準電位に維持する第１の電源回路と、通常動作時は第２の電源ノードを第１の内部基準電位よりも予め定められた第１の電圧だけ高く、外部電源電位よりも低い昇圧電位に維持し、バーンインテストモード時は第２の電源ノードに外部電源電位を与える第２の電源回路と、第１の電源ノードの電位を外部電源電位側に予め定められた第２の電圧だけレベルシフトさせた電位を出力するレベルシフト回路と、第３の電源ノードをレベルシフト回路の出力電位に維持する第３の電源回路と、第１〜第３の電源ノードを介して第１〜第３の電源回路から駆動電力を受け、所定の動作を行なう内部回路とが設けられる。したがって、バーンインテストモード時は第１の電源ノードを第１の外部基準電位に維持するとともに第２の電源ノードを外部電源電位にするので、第１の電源ノードの電位を受ける回路部分と第２の電源ノードの電位を受ける回路部分とで不良の発生を別個に加速させることができ、テスト効率が高くなる。また、第１の内部基準電位の調整のみを行なえばよいので、２つの内部基準電位の調整を行なう必要があった従来に比べ、内部基準電位を容易に調整できる。
【００７４】
好ましくは、第１の基準電位発生回路は、外部電源電位のラインと第１の出力ノードとの間に接続され、第１の出力ノードに予め定められた第１の電流を与える第１の定電流源と、第１の出力ノードと接地電位のラインとの間に接続され、その抵抗値の調整が可能な第１の可変抵抗素子とを含む。この場合は、第１の可変抵抗素子の抵抗値を調整することにより、第１の内部基準電位を調整することができる。
【００７５】
また好ましくは、第２の電源回路は、通常動作時において第２の電源ノードの電位が昇圧電位よりも低い場合に活性化され、第１の電源ノードに電流を与えるチャージポンプ回路と、外部電源電位のラインと第２の電源ノードとの間に接続され、バーンインテストモード時に導通するスイッチング素子とを含む。この場合は、第２の電源回路を容易に構成できる。
【００７６】
また好ましくは、レベルシフト回路は、外部電源電位のラインと第２の出力ノードとの間に接続され、第２の出力ノードに予め定められた第２の電流を与える第２の定電流源と、第２の出力ノードと接地電位のラインとの間に接続され、そのゲートが第１の電源ノードの電位を受けるトランジスタとを含む。この場合は、予め定められた第２の電圧は、トランジスタのしきい値電圧となる。
【００７７】
また好ましくは、さらに、外部電源電位と第１の内部基準電位との間の第２の内部基準電位を出力する出力電位の調整が可能な第２の基準電位発生回路が設けられ、第３の電源回路は、通常動作時は第３の電源ノードを第２の内部基準電位に維持し、バーンインテストモード時は第３の電源ノードをレベルシフト回路の出力電位に維持する。この場合は、通常動作時における第３の電源ノードの電位を微調整することができ、内部回路に高精度の動作を行なわせることができる。
【００７８】
また好ましくは、さらに、外部電源電位と第１の内部基準電位との間の第２の内部基準電位を出力する出力電位の調整が可能な第２の基準電位発生回路と、レベルシフト回路の出力電位と第２の内部基準電位のうちのいずれか一方の電位を選択する選択回路とが設けられ、第３の電源回路は、第３の電源ノードを選択回路によって選択された電位に維持する。この場合は、レベルシフト回路の出力電位を選択すると、内部基準電位を容易に調整できるが、内部回路の動作の精度が悪くなる。一方、第２の内部基準電位を選択すると、内部基準電位の調整の手間が大きくなるが、内部回路に高精度の動作を行なわせることができる。
【００７９】
また好ましくは、第２の基準電位発生回路は、外部電源電位のラインと第３の出力ノードとの間に接続され、第３の出力ノードに予め定められた第３の電流を与える第３の定電流源と、第３の出力ノードと接地電位のラインとの間に接続され、その抵抗値の調整が可能な第２の可変抵抗素子とを含む。この場合は、第２の可変抵抗素子の抵抗値を調整することにより、第２の内部基準電位を調整することができる。
【００８０】
また好ましくは、半導体装置は半導体記憶装置であり、センスアンプは、第１の電源ノードを介して第１の電源回路から駆動電力を受け、行選択回路によって選択されたワード線は第２の電源ノードを介して第２の電源回路から駆動電力を受け、行選択回路、列選択回路および書込／読出回路は第３の電源ノードを介して第３の電源回路から駆動電力を受ける。この発明は、この場合に特に有効である。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＤＲＡＭの全体構成を示すブロック図である。
【図２】 図１に示したメモリマットの構成を示す回路ブロック図である。
【図３】 図２に示したセンスアンプ＋入出力制御回路の構成を示す回路図である。
【図４】 図１に示した内部電源電位発生回路の構成を示すブロック図である。
【図５】 図４に示したＶＰＰ発生回路の構成を示す回路ブロック図である。
【図６】 図４に示したＶＤＤＰ発生回路の構成を示す回路図である。
【図７】 この発明の実施の形態２によるＤＲＡＭのＶＤＤＰ発生回路の構成を示す回路図である。
【図８】 この発明の実施の形態３によるＶＤＤＰ発生回路の構成を示す回路図である。
【図９】 実施の形態３の変更例を示す回路ブロック図である。
【図１０】 従来のＤＲＡＭの内部電源電位発生回路の構成を示すブロック図である。
【図１１】 図１０に示したＶＰＰ発生回路の構成を示すブロック図である。
【図１２】 図１０に示したＶＤＤＳ発生回路の構成を示す回路図である。
【図１３】 図１０に示したＶＤＤＰ発生回路の構成を示す回路図である。
【符号の説明】
１，８０ 内部電源電位発生回路、２ クロック発生回路、３ 行および列アドレスバッファ、４ 行デコーダ、５ 列デコーダ、６ メモリマット、７ メモリアレイ、８ センスアンプ＋入出力制御回路、９ 入力バッファ、１０ 出力バッファ、１１ 列選択ゲート、１２ センスアンプ、１３ イコライザ、１４ ドライバ、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線対、２１〜２４，２７，２９〜３２，４７，５２，６４，７３，１００ ＮチャネルＭＯＳトランジスタ、２５，２６，２８，５２，５３，６３，７２，９３，９４，９８，９９ ＰチャネルＭＯＳトランジスタ、３３ キャパシタ、４１，７６，８１ ＶＰＰ発生回路、４２，８２ ＶＤＤＳ発生回路、４３，６０，７０，８３ ＶＤＤＰ発生回路、４４，８４ リングオシレータ、４５，８５ チャージポンプ回路、４６，８６ ディテクタ、４８，６５，７５，７７，１０１ インバータ、４９ ＡＮＤゲート、５０，９０，９５ オペアンプ、５１，６１，９１，９６ 定電流源、６２，９２，９７ 可変抵抗素子、７１ 切換スイッチ、７４ ＯＲゲート、７８ ＮＯＲゲート。
【発明の属する技術分野】
この発明は半導体装置に関し、特に、外部電源電位によって駆動され、テストモードを有する半導体装置に関する。
【０００２】
【従来の技術】
従来より、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）では、高集積化とともに低電源電圧化が進められている。このため、ＤＲＡＭには、外部電源電位を降圧して内部電源電位を生成するための内部電源電位発生回路が設けられている。また、ＤＲＡＭでは、出荷後の比較的早期に不良が発生する初期不良品をリジェクトするため、出荷前にバーンインテストが行なわれる。バーインテストでは、通常よりも高い内部電源電位が印加され、高温環境下で各メモリセルのデータの書込／読出が行なわれる。これにより、不良の発生が加速され、初期不良品が出荷されるのが防止される。
【０００３】
図１０は、そのようなＤＲＡＭの内部電源電位発生回路８０の構成を示すブロック図である。図１０において、この内部電源電位発生回路は、ＶＰＰ発生回路８１、ＶＤＤＳ発生回路８２およびＶＤＤＰ発生回路８３を含む。
【０００４】
ＶＰＰ発生回路８１は、図１１に示すように、リングオシレータ８４、チャージポンプ回路８５およびディテクタ８６を含む。ディテクタ８６は、電源ノードＮ８５の電位ＶＰＰとＶＤＤＳ発生回路８２からの内部電源電位ＶＤＤＳを受け、ＶＰＰ＜ＶＤＤＳ＋２Ｖｔｈｎ（ただし、ＶｔｈｎはＮチャネルＭＯＳトランジスタのしきい値電圧である）の場合は信号φＥを「Ｈ」レベルにし、ＶＰＰ≧ＶＤＤＳ＋２Ｖｔｈｎの場合は信号φＥを「Ｌ」レベルにする。リングオシレータ８４は、信号φＥが「Ｈ」レベルの場合はクロック信号ＣＬＫを生成してチャージポンプ回路８５に与え、信号φＥが「Ｌ」レベルの場合は非活性化される。チャージポンプ回路８５は、クロック信号ＣＬＫの各立上がりエッジに応答して所定量の正電荷を電源ノードＮ８５に与える。
【０００５】
ＶＰＰ＜ＶＤＤＳ＋２Ｖｔｈｎの場合はチャージポンプ回路８５から電源ノードＮ８５に正電荷が供給され、ＶＰＰ≧ＶＤＤＳ＋２Ｖｔｈｎの場合はチャージポンプ回路８５から電源ノードＮ８５への電源供給が停止される。したがって、電源ノードＮ８５の電位ＶＰＰはＶＤＤＳ＋２Ｖｔｈｎに維持される。内部電源電位ＶＰＰは、ワード線の選択レベルとして用いられる。
【０００６】
ＶＤＤＳ発生回路８２は、図１２に示すように、オペアンプ９０、定電流源９１、可変抵抗素子９２およびＰチャネルＭＯＳトランジスタ９３，９４を含む。定電流源９１および可変抵抗素子９２は、外部電源電位ＶＣＣのラインと接地電位ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ９３のソースは外部参照電位ＶＲＳ′を受け、そのドレインは定電流源９１と可変抵抗素子９２の間のノードＮ９１に接続され、そのゲートはテスト信号／ＴＥを受ける。
【０００７】
ＰチャネルＭＯＳトランジスタ９４は、外部電源電位ＶＣＣのラインと電源ノードＮ９４との間に接続される。オペアンプ９０の反転入力端子はノードＮ９１に接続され、その非反転入力端子は電源ノードＮ９４に接続され、その出力端子はＰチャネルＭＯＳトランジスタ９４のゲートに接続される。オペアンプ９０およびＰチャネルＭＯＳトランジスタ９４は、電圧フォロアを構成し、電源ノードＮ９４の電位ＶＤＤＳをノードＮ９１の電位と同じレベルに維持する。内部電源電位ＶＤＤＳは、センスアンプに与えられる。
【０００８】
チューニング時は、テスト信号／ＴＥが非活性化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯＳトランジスタ９３が非導通になる。内部電源電位ＶＤＤＳが所定値ＶＲＳになるように可変抵抗素子９２の抵抗値がチューニングされる。
【０００９】
バーンインテスト時は、テスト信号／ＴＥが活性化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯＳトランジスタ９３が導通し、内部電源電位ＶＤＤＳは外部参照電位ＶＲＳ′（＞ＶＲＳ）となる。また、内部電源電位ＶＰＰはＶＲＳ′＋２Ｖｔｈｎとなる。通常動作時は、テスト信号／ＴＥが非活性化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯＳトランジスタ９３が非導通になって内部電源電位ＶＤＤＳがＶＲＳになる。また、内部電源電位ＶＰＰはＶＲＳ＋２Ｖｔｈｎとなる。
【００１０】
ＶＤＤＰ発生回路８３は、図１３に示すように、オペアンプ９５、定電流源９６、可変抵抗素子９７、ＰチャネルＭＯＳトランジスタ９８，９９、ＮチャネルＭＯＳトランジスタ１００およびインバータ１０１を含む。定電流源９６および可変抵抗素子９７は、外部電源電位ＶＣＣのラインと接地電位ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ９９は外部電源電位ＶＣＣのラインと電源ノードＮ９８との間に接続される。オペアンプ９５の反転入力端子は定電流源９６と可変抵抗素子９７の間のノードＮ９６に接続され、その非反転入力端子は電源ノードＮ９８に接続され、その出力端子はＰチャネルＭＯＳトランジスタ９９のゲートに接続される。オペアンプ９５およびＰチャネルＭＯＳトランジスタ９９は、電圧フォロアを構成し、電源ノードＮ９８の電位ＶＤＤＰをノードＮ９６の電位と同じレベルに維持する。内部電源電位ＶＤＤＰは、周辺回路に与えられる。
【００１１】
ＰチャネルＭＯＳトランジスタ９８は、定電流源９６に並列接続される。ＮチャネルＭＯＳトランジスタ１００は、ＰチャネルＭＯＳトランジスタ９９のゲートと接地電位ＶＳＳのラインとの間に接続される。テスト信号／ＴＥは、ＰチャネルＭＯＳトランジスタ９８のゲートに直接入力されるとともに、インバータ１０１を介してＮチャネルＭＯＳトランジスタ１００のゲートに入力される。
【００１２】
チューニング時は、テスト信号／ＴＥが非活性化レベルの「Ｈ」レベルにされ、ＭＯＳトランジスタ９８，１００が非導通になる。内部電源電位ＶＤＤＳが所定値ＶＲＰ（＞ＶＲＳ）になるように可変抵抗素子９７の抵抗値がチューニングされる。
【００１３】
バーンインテスト時は、テスト信号／ＴＥが活性化レベルの「Ｌ」レベルにされ、ＭＯＳトランジスタ９８，１００が導通し、内部電源電位ＶＤＤＰは外部電源電位ＶＣＣに等しくなる。通常動作時は、テスト信号／ＴＥが非活性化レベルの「Ｈ」レベルにされ、ＭＯＳトランジスタ９８，１００が非導通になり、内部電源電位ＶＤＤＰはＶＲＰになる。
【００１４】
まとめると、通常動作時は、ＶＰＰ＝ＶＲＳ＋２Ｖｔｈｎ，ＶＤＤＳ＝ＶＲＳ，ＶＤＤＰ＝ＶＲＰとなり、バーンインテスト時は、ＶＰＰ＝ＶＲＳ′＋２Ｖｔｈｎ，ＶＤＤＳ＝ＶＲＳ′，ＶＤＤＰ＝ＶＣＣとなり、ＶＲＳ，ＶＲＰはチューニングされる。
【００１５】
【発明が解決しようとする課題】
しかし、従来の内部電源電位発生回路８０では、ＶＰＰ＝ＶＤＤＳ＋２Ｖｔｈｎとなっていたので、ＶＰＰとＶＤＤＳを別個独立に設定することができず、ＶＰＰが印加される回路部分とＶＤＤＳが印加される回路部分とで初期不良の発生を別個に加速させることができず、テスト効率が悪かった。
【００１６】
また、２つの可変抵抗素子９２，９７の抵抗値をチューニングする必要があり、チューニングのための手間が大きかった。
【００１７】
それゆえに、この発明の主たる目的は、テスト効率が高い半導体装置を提供することである。
【００１８】
また、この発明の他の目的は、内部基準電位を容易に調整することが可能な半導体装置を提供することである。
【００１９】
【課題を解決するための手段】
この発明に係る半導体装置は、外部電源電位によって駆動される半導体装置であって、外部電源電位よりも低い第１の内部基準電位を出力する出力電位の調整が可能な第１の基準電位発生回路と、通常動作時は第１の電源ノードを第１の内部基準電位に維持し、半導体装置の不良の発生を加速させるバーンインテストモード時は第１の電源ノードを第１の内部基準電位よりも高い外部基準電位に維持する第１の電源回路と、通常動作時は第２の電源ノードを第１の内部基準電位よりも予め定められた第１の電圧だけ高く、外部電源電位よりも低い昇圧電位に維持し、バーンインテストモード時は第２の電源ノードに外部電源電位を与える第２の電源回路と、第１の電源ノードの電位を外部電源電位側に予め定められた第２の電圧だけレベルシフトさせた電位を出力するレベルシフト回路と、第３の電源ノードをレベルシフト回路の出力電位に維持する第３の電源回路と、第１〜第３の電源ノードを介して第１〜第３の電源回路から駆動電力を受け、所定の動作を行なう内部回路とを備えたものである。
【００２０】
好ましくは、第１の基準電位発生回路は、外部電源電位のラインと第１の出力ノードとの間に接続され、第１の出力ノードに予め定められた第１の電流を与える第１の定電流源と、第１の出力ノードと接地電位のラインとの間に接続され、その抵抗値の調整が可能な第１の可変抵抗素子とを含む。
【００２１】
また好ましくは、第２の電源回路は、通常動作時において第２の電源ノードの電位が昇圧電位よりも低い場合に活性化され、第２の電源ノードに電流を与えるチャージポンプ回路と、外部電源電位のラインと第２の電源ノードとの間に接続され、バーンインテストモード時に導通するスイッチング素子とを含む。
【００２２】
また好ましくは、レベルシフト回路は、外部電源電位のラインと第２の出力ノードとの間に接続され、第２の出力ノードに予め定められた第２の電流を与える第２の定電流源と、第２の出力ノードと接地電位のラインとの間に接続され、そのゲートが第１の電源ノードの電位を受けるトランジスタとを含む。
【００２３】
また好ましくは、さらに、外部電源電位と第１の内部基準電位との間の第２の内部基準電位を出力する出力電位の調整が可能な第２の基準電位発生回路が設けられ、第３の電源回路は、通常動作時は第３の電源ノードを第２の内部基準電位に維持し、バーンインテストモード時は第３の電源ノードをレベルシフト回路の出力電位に維持する。
【００２４】
また好ましくは、さらに、外部電源電位と第１の内部基準電位との間の第２の内部基準電位を出力する出力電位の調整が可能な第２の基準電位発生回路と、レベルシフト回路の出力電位と第２の内部基準電位のうちのいずれか一方の電位を選択する選択回路とが設けられ、第３の電源回路は、第３の電源ノードを選択回路によって選択された電位に維持する。
【００２５】
また好ましくは、第２の基準電位発生回路は、外部電源電位のラインと第３の出力ノードとの間に接続され、第３の出力ノードに予め定められた第３の電流を与える第３の定電流源と、第３の出力ノードと接地電位のラインとの間に接続され、その抵抗値の調整が可能な第２の可変抵抗素子とを含む。
【００２６】
また好ましくは、半導体装置は半導体記憶装置であり、内部回路は、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線対とを含むメモリアレイと、各ビット線対に対応して設けられ、対応のビット線対間に生じた電位差を増幅するセンスアンプと、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択し、そのワード線に対応する各メモリセルを活性化させる行選択回路と、列アドレス信号に従って複数のビット線対のうちのいずれかのビット線対を選択する列選択回路と、列選択回路によって選択されたビット線対を介して行選択回路によって活性化されたメモリセルのデータの書込／読出を行なう書込／読出回路を含む。センスアンプは、第１の電源ノードを介して第１の電源回路から駆動電力を受ける。行選択回路によって選択されたワード線は、第２の電源ノードを介して第２の電源回路から駆動電力を受ける。行選択回路、列選択回路および書込／読出回路は、第３の電源ノードを介して第３の電源回路から駆動電力を受ける。
【００３１】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＤＲＡＭの全体構成を示すブロック図である。図１において、このＤＲＡＭは、内部電源電位発生回路１、クロック発生回路２、行および列アドレスバッファ３、行デコーダ４、列デコーダ５、メモリマット６、入力バッファ９および出力バッファ１０を備え、メモリマット６はメモリアレイ７およびセンスアンプ＋入出力制御回路８を含む。
【００３２】
内部電源電位発生回路１は、外部から与えられる電源電位ＶＣＣ、接地電位ＶＳＳおよび参照電位ＶＲＳ′に基づいて内部電源電位ＶＰＰ，ＶＤＤＳ，ＶＤＤＰを生成し、ＤＲＡＭ全体に供給する。クロック発生回路２は、外部制御信号／ＲＡＳ，／ＣＡＳに従って所定の動作モードを選択し、ＤＲＡＭ全体を制御する。
【００３３】
行および列アドレスバッファ３は、外部アドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数である）に従って行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ４および列デコーダ５に与える。
【００３４】
メモリアレイ７は、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【００３５】
行デコーダ４は、行および列アドレスバッファ３から与えられた行アドレス信号ＲＡ０〜ＲＡｉに従って、メモリアレイ７の行アドレスを指定する。列デコーダ５は、行および列アドレスバッファ３から与えられた列アドレス信号ＣＡ０〜ＣＡｉに従って、メモリアレイ７の列アドレスを指定する。
【００３６】
センスアンプ＋入出力制御回路８は、行デコーダ４および列デコーダ５によって指定されたアドレスのメモリセルをデータ入出力線対ＩＯＰの一方端に接続する。データ入出力線対ＩＯＰの他方端は、入力バッファ９および出力バッファ１０に接続される。入力バッファ９は、書込モード時に、外部制御信号／Ｗに応答して、外部から入力されたデータＤｊ（ただし、ｊは０以上の整数である）をデータ入出力線対ＩＯＰを介して選択されたメモリセルに与える。出力バッファ１０は、読出モード時に、外部制御信号／ＯＥに応答して、選択されたメモリセルからの読出データＱｊを外部に出力する。
【００３７】
図２は図１に示したＤＲＡＭのメモリアレイ７およびセンスアンプ＋入出力制御回路８の構成を示す回路ブロック図、図３は図２に示したメモリアレイ７およびセンスアンプ＋入出力制御回路８のうちの１つの列の構成を詳細に示す回路図である。
【００３８】
図２および図３を参照して、メモリアレイ７は、行列状に配列された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。各メモリセルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタ３２と情報記憶用のキャパシタ３３とを含む。各メモリセルＭＣのＮチャネルＭＯＳトランジスタ３２のゲートは対応する行のワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタ３２は、対応する列のビット線ＢＬまたは／ＢＬとそのメモリセルＭＣのキャパシタ３３の一方電極（ストレージノードＳＮ）との間に接続される。各メモリセルＭＣのキャパシタ３３の他方電極はセルプレート電位ＶＣＰを受ける。各ワード線ＷＬの一方端は、行デコーダ４に接続される。
【００３９】
センスアンプ＋入出力制御回路８は、各列に対応して設けられた列選択線ＣＳＬ、列選択ゲート１１、センスアンプ１２およびイコライザ１３と、ドライバ１４およびデータ入出力線対ＩＯ，／ＩＯ（ＩＯＰ）とを含む。列選択ゲート１１は、それぞれビット線ＢＬ，／ＢＬとデータ入出力線ＩＯ，／ＩＯとの間に接続されたＮチャネルＭＯＳトランジスタ２１，２２を含む。ＮチャネルＭＯＳトランジスタ２１，２２のゲートは、列選択線ＣＳＬを介して列デコーダ５に接続される。列デコーダ５によって列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられるとＮチャネルＭＯＳトランジスタ２１，２２が導通し、ビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結合される。
【００４０】
センスアンプ１２は、それぞれビット線ＢＬ，／ＢＬとノードＮ１２との間に接続されたＮチャネルＭＯＳトランジスタ２３，２４と、それぞれビット線ＢＬ，／ＢＬとノードＮ１２′との間に接続されたＰチャネルＭＯＳトランジスタ２５，２６とを含む。ＭＯＳトランジスタ２３，２５のゲートはともにビット線／ＢＬに接続され、ＭＯＳトランジスタ２４，２６のゲートはともにビット線ＢＬに接続される。ドライバ１４は、ノードＮ１２と接地電位ＶＳＳのラインとの間に接続されたＮチャネルＭＯＳトランジスタ２７と、ノードＮ１２′と内部電源電位ＶＤＤＳのラインとの間に接続されたＰチャネルＭＯＳトランジスタ２８とを含む。ＭＯＳトランジスタ２７，２８のゲートは、それぞれセンスアンプ活性化信号ＳＥ，／ＳＥを受ける。センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになると、ＭＯＳトランジスタ２７，２８が導通し、ノードＮ１２，Ｎ１２′がそれぞれ接地電位ＶＳＳおよび内部電源電位ＶＤＤＳになり、センスアンプ１２は、ビット線対ＢＬ，／ＢＬ間の微小電位差を内部電源電圧ＶＤＤＳに増幅する。
【００４１】
イコライザ１３は、ビット線ＢＬと／ＢＬの間に接続されたＮチャネルＭＯＳトランジスタ２９と、それぞれビット線ＢＬ，／ＢＬとノードＮ１３′との間に接続されたＮチャネルＭＯＳトランジスタ３０，３１とを含む。ＮチャネルＭＯＳトランジスタ２９〜３１のゲートはともにノードＮ１３に接続される。ノードＮ１３はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ１３′はビット線電位ＶＢＬ（＝ＶＤＤＳ／２）を受ける。イコライザ１３は、ビット線イコライズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルになったことに応じて、ビット線ＢＬと／ＢＬの電位をビット線電位ＶＢＬにイコライズする。
【００４２】
次に、図１〜図３で示したＤＲＡＭの動作について説明する。書込モード時においては、列デコーダ５によって列アドレス信号ＣＡ０〜ＣＡｉに応じた列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列の列選択ゲート１１が導通する。
【００４３】
入力バッファ９は、信号／Ｗに応答して、外部から与えられた書込データＤｊをデータ入出力線対ＩＯＰを介して選択された列のビット線対ＢＬ，／ＢＬに与える。書込データＤｊは、ビット線ＢＬ，／ＢＬ間の電位差として与えられる。
次いで、行デコーダ４によって、行アドレス信号ＲＡ０〜ＲＡｉに応じた行のワード線ＷＬが選択レベルの「Ｈ」レベル（内部電源電位ＶＰＰ）に立上げられ、その行のメモリセルＭＣのＭＯＳトランジスタ３２が導通する。選択されたメモリセルＭＣのキャパシタ３３には、ビット線ＢＬまたは／ＢＬの電位に応じた電荷が蓄えられる。
【００４４】
読出モード時においては、まずビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられ、イコライザ１３のＮチャネルＭＯＳトランジスタ２９〜３１が非導通になり、ビット線ＢＬ，／ＢＬのイコライズが停止される。次いで、行デコーダ４によって行アドレス信号ＲＡ０〜ＲＡｉに対応する行のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられる。これに応じて、ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタ３３の電荷量に応じて微小量だけ変化する。
【００４５】
次いで、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、センスアンプ１２が活性化される。ビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高い場合は、ＭＯＳトランジスタ２４，２５の抵抗値がＭＯＳトランジスタ２３，２６の抵抗値よりも小さくなって、ビット線ＢＬの電位が「Ｈ」レベル（内部電源電位ＶＤＤＳ）まで引き上げられるとともにビット線／ＢＬの電位が「Ｌ」レベル（接地電位ＶＳＳ）まで引き下げられる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも微小量だけ高い場合は、ＭＯＳトランジスタ２３，２６の抵抗値がＭＯＳトランジスタ２４，２５の抵抗値よりも小さくなって、ビット線／ＢＬの電位が「Ｈ」レベルまで引き上げられるとともにビット線ＢＬの電位が「Ｌ」レベルまで引き下げられる。
【００４６】
次いで、列デコーダ５によって列アドレス信号ＣＡ０〜ＣＡｉに対応する列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列の列選択ゲート１１が導通する。選択された列のビット線対ＢＬ，／ＢＬのデータが列選択ゲート１１およびデータ入出力線対ＩＯ，／ＩＯを介して出力バッファ１０に与えられる。出力バッファ１０は、信号／ＯＥに応答して、読出データＱｊを外部に出力する。
【００４７】
以下、この発明の特徴となる内部電源電位発生回路１について詳細に説明する。内部電源電位発生回路１は、図４に示すように、ＶＰＰ発生回路４１、ＶＤＤＳ発生回路４２およびＶＤＤＰ発生回路４３を含む。
【００４８】
ＶＰＰ発生回路４１は、図５に示すように、リングオシレータ４４、チャージポンプ回路４５、ディテクタ４６、ＮチャネルＭＯＳトランジスタ４７、インバータ４８およびＡＮＤゲート４９を含む。リングオシレータ４４は、ＡＮＤゲート４９の出力信号φ４９が「Ｈ」レベルになったことに応じて活性化され、クロック信号ＣＬＫを生成してチャージポンプ回路４５に与える。チャージポンプ回路４５は、クロック信号ＣＬＫによって駆動され、クロック信号ＣＬＫの各立上がりエッジに応答して所定量の正電荷を電源ノードＮ４７に供給する。
【００４９】
ＮチャネルＭＯＳトランジスタ４７は、外部電源電位ＶＣＣのラインと電源ノードＮ４７との間に接続される。テスト信号／ＴＥは、インバータ４８を介してＮチャネルＭＯＳトランジスタ４７のゲートに入力される。ディテクタ４６は、電源ノードＮ４７の電位ＶＰＰとＶＤＤＳ発生回路４２で生成された内部電源電位ＶＤＤＳとを受け、ＶＰＰ＜ＶＤＤＳ＋２Ｖｔｈｎの場合は信号φＥを「Ｈ」レベルにし、ＶＰＰ≧ＶＤＤＳ＋２Ｖｔｈｎの場合は信号φＥを「Ｌ」レベルにする。ＡＮＤゲート４９は、テスト信号／ＴＥとディテクタ４６の出力信号φＥとを受け、信号φ４９をリングオシレータ４４に与える。
【００５０】
バーンインテスト時は、テスト信号／ＴＥが「Ｌ」レベルにされ、ＡＮＤゲート４９の出力信号φ４９が「Ｌ」レベルに固定され、リングオシレータ４４が非活性化されてチャージポンプ回路４５の駆動が停止される。また、ＮチャネルＭＯＳトランジスタ４７が導通し、電源ノードＮ４７の電位ＶＰＰは外部電源電位ＶＣＣに等しくなる。
【００５１】
通常動作時は、テスト信号／ＴＥが「Ｈ」レベルにされ、ディテクタ４６の出力信号φＥがＡＮＤゲート４９を通過して信号φ４９となり、ＮチャネルＭＯＳトランジスタ４７が非導通になる。電源ノードＮ４７の電位ＶＰＰがＶＤＤＳ＋２Ｖｔｈｎよりも低い場合は、信号φＥ，φ４９が「Ｈ」レベルになってリングオシレータ４４が活性化され、チャージポンプ回路４５から電源ノードＮ４７に正電荷が供給される。電源ノードＮ４７の電位ＶＰＰがＶＤＤＳ＋２Ｖｔｈｎ以上になると、信号φＥ，φ４９が「Ｌ」レベルになってリングオシレータ４４が非活性化され、チャージポンプ回路４５から電源ノードＮ４７への正電荷の供給が停止される。したがって、電源ノードＮ４７の電位ＶＰＰは、ＶＤＤＳ＋２Ｖｔｈｎに維持される。電源ノードＮ４７の電位ＶＰＰは、選択されたワード線ＷＬに与えられる。ＶＰＰ＝ＶＤＤＳ＋２Ｖｔｈｎとしたのは、メモリセルＭＣのＮチャネルＭＯＳトランジスタ３２の電圧降下を小さく抑えて、ストレージノードＳＮに十分に高い電位を与えるためである。
【００５２】
図４に戻って、ＶＤＤＳ発生回路４２は、図１２で示した従来のＶＤＤＳ発生回路８２と同じ構成である。バーンインテスト時は内部電源電位ＶＤＤＳが外部参照電位ＶＲＳ′と同じレベルに維持され、通常動作時は内部電源電位ＶＤＤＳは内部参照電位ＶＲＳと同じレベルに維持される。内部電源電位ＶＤＤＳは、ドライバ１４を介してセンスアンプ１２に与えられるとともに、ＶＤＤＰ発生回路４３に与えられる。
【００５３】
ＶＤＤＰ発生回路４３は、図６に示すように、オペアンプ５０、定電流源５１およびＰチャネルＭＯＳトランジスタ５２，５３を含む。定電流源５１およびＰチャネルＭＯＳトランジスタ５２は外部電源電位ＶＣＣのラインと接地電位ＶＳＳのラインとの間に直列接続され、ＰチャネルＭＯＳトランジスタ５２のゲートはＶＤＤＳ発生回路４２からの内部電源電位ＶＤＤＳを受ける。ＰチャネルＭＯＳトランジスタ５２のソース（ノードＮ５１）の電位は、ＶＤＤＳ＋Ｖｔｈｐ（ただし、ＶｔｈｐはＰチャネルＭＯＳトランジスタのしきい値電圧である）となる。ＰチャネルＭＯＳトランジスタ５３は、外部電源電位ＶＣＣのラインと電源ノードＮ５３との間に接続される。オペアンプ５０の反転入力端子はノードＮ５１に接続され、その非反転入力端子はノードＮ５３に接続され、その出力端子はＰチャネルＭＯＳトランジスタ５３のゲートに接続される。オペアンプ５０およびＰチャネルＭＯＳトランジスタ５３は、電圧フォロアを構成し、電源ノードＮ５３の電位ＶＤＤＰをノードＮ５１の電位ＶＤＤＳ＋Ｖｔｈｐと同じレベルに維持する。
【００５４】
したがって、内部電源電位ＶＤＤＰは、バーンインテスト時はＶＲＳ′＋Ｖｔｈｐとなり、通常動作時はＶＲＳ＋Ｖｔｈｐとなる。内部電源電位ＶＤＤＰは、周辺回路すなわちクロック発生回路２、行および列アドレスバッファ３などに与えられる。ＶＤＤＰ＞ＶＤＤＳとするのは、周辺回路のトランジスタの耐圧はセンスアンプ１２などのトランジスタの耐圧よりも高く設定されているので高い電圧を印加しても問題なく、また、周辺回路の動作速度の高速化を図るためである。
【００５５】
まとめると、通常動作時は、ＶＰＰ＝ＶＲＳ＋２Ｖｔｈｎ，ＶＤＤＳ＝ＶＲＳ，ＶＤＤＰ＝ＶＲＳ＋Ｖｔｈｐとなり、バーンインテスト時は、ＶＰＰ＝ＶＣＣ，ＶＤＤＳ＝ＶＲＳ′，ＶＤＤＰ＝ＶＲＳ′＋Ｖｔｈｐとなり、ＶＲＳがチューニングされる。
【００５６】
この実施の形態１では、バーンインテスト時はＶＰＰ＝ＶＣＣ，ＶＤＤＳ＝ＶＲＳ′となるので、ＶＰＰとＶＤＤＰを別個独立に設定することができ、ＶＰＰが印加される回路部分とＶＤＤＳが印加される回路部分とで初期不良の発生を別個に加速させることができ、テスト効率が高くなる。
【００５７】
また、可変抵抗素子９２の抵抗値のみをチューニングすればよいので、２つの可変抵抗素子９２，９７の抵抗値をチューニングする必要があった従来に比べ、チューニングのための手間が小さくなる。
【００５８】
［実施の形態２］
実施の形態１では、ＶＤＤＰ＝ＶＤＤＳ＋Ｖｔｈｐとすることにより、チューニングの手間を軽減化した。しかし、内部電源電位ＶＤＤＰによってＤＲＡＭのアクセス速度が決定されるので、高精度のアクセス速度が要求される場合は、内部電源電位ＶＤＤＰのチューニングを行なうことが望ましい。この実施の形態２では、この問題が解決される。
【００５９】
図７は、この発明の実施の形態２によるＤＲＡＭのＶＤＤＰ発生回路６０の構成を示す回路図である。図７を参照して、このＶＤＤＰ発生回路６０が図６のＶＤＤＰ発生回路４３と異なる点は、定電流源６１、可変抵抗素子６２、ＰチャネルＭＯＳトランジスタ６３、ＮチャネルＭＯＳトランジスタ６４およびインバータ６５が追加されている点である。
【００６０】
定電流源６１および可変抵抗素子６２は、外部電源電位ＶＣＣのラインと接地電位ＶＳＳのラインとの間に直接接続される。ＰチャネルＭＯＳトランジスタ６３は、定電流源６１と可変抵抗素子６２の間のノードＮ６１とオペアンプ５０の反転入力端子との間に接続される。ＮチャネルＭＯＳトランジスタ６４は、ノードＮ５１とオペアンプ５０の反転入力端子との間に接続される。テスト信号／ＴＥは、インバータ６５を介してＭＯＳトランジスタ６３，６４のゲートに入力される。
【００６１】
チューニング時は、テスト信号／ＴＥが非活性化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯＳトランジスタ６３が導通するとともにＮチャネルＭＯＳトランジスタ６４が非導通になり、オペアンプ５０の反転入力端子にはノードＮ６１の電位が与えられる。内部電源電位ＶＤＤＰが所定値ＶＲＰになるように、可変抵抗素子６２の抵抗値がチューニングされる。
【００６２】
バーンインテスト時は、テスト信号／ＴＥが活性化レベルの「Ｌ」レベルにされ、ＰチャネルＭＯＳトランジスタ６３が非導通になるとともにＮチャネルＭＯＳトランジスタ６４が導通し、オペアンプ５０の反転入力端子にはノードＮ５１の電位ＶＤＤＳ＋Ｖｔｈｐ＝ＶＲＳ′＋Ｖｔｈｐが与えられる。したがって、内部電源電位ＶＤＤＰはＶＲＳ′＋Ｖｔｈｐとなる。
【００６３】
通常動作時は、テスト信号／ＴＥが非活性化レベルの「Ｈ」レベルにされ、ＰチャネルＭＯＳトランジスタが導通するとともにＮチャネルＭＯＳトランジスタ６４が非導通になり、オペアンプ５０の反転入力端子にはノードＮ６１の電位が与えられる。したがって、内部電源電位ＶＤＤＰはＶＲＰとなる。他の構成および動作は、実施の形態１と同じであるので、その説明は繰返さない。
【００６４】
この実施の形態２では、通常動作時は、チューニングされた電位ＶＤＤＰ＝ＶＲＰを周辺回路に与えるので、アクセス速度を精度よく設定することができる。
【００６５】
［実施の形態３］
図８は、この発明の実施の形態３によるＤＲＡＭのＶＤＤＰ発生回路７０の構成を示す回路図である。図８を参照して、このＶＤＤＰ発生回路７０が図７のＶＤＤＰ発生回路６０と異なる点は、インバータ６５が削除され、切換スイッチ７１、ＰチャネルＭＯＳトランジスタ７２、ＮチャネルＭＯＳトランジスタ７３、ＯＲゲート７４およびインバータ７５が追加されている点である。
【００６６】
ＭＯＳトランジスタ６３，６４のゲートは、切換スイッチ７１の共通端子７１ｃに接続される。切換スイッチ７１の一方切換端子７１ａおよび他方切換端子７１ｂは、それぞれ外部電源電位ＶＣＣおよび接地電位ＶＳＳを受ける。切換スイッチ７１の切換は、たとえばボンディングワイヤの接続、コンタクトマスクの交換などにより行なわれる。図８では、端子７１ａ，７１ｃ間が導通している状態が示されている。
【００６７】
ＰチャネルＭＯＳトランジスタ７２は、定電流源６１に並列接続される。ＮチャネルＭＯＳトランジスタ７３は、ＰチャネルＭＯＳトランジスタ５３のゲートと接地電位ＶＳＳのラインとの間に接続される。ＯＲゲート７４は、テスト信号／ＴＥと切換スイッチ７１の共通端子７１ｃに現われる信号φＣとを受け、その出力信号はＰチャネルＭＯＳトランジスタ７２のゲートに直接入力されるとともにインバータ７５を介してＮチャネルＭＯＳトランジスタ７３のゲートに入力される。
【００６８】
ＤＲＡＭが高精度のアクセス速度が要求される品種として出荷されない場合は、切換スイッチ７１の端子７１ａ，７１ｃ間が導通状態にされる。これにより、信号φＣが「Ｈ」レベルになり、ＮチャネルＭＯＳトランジスタ６４が導通するとともにＰチャネルＭＯＳトランジスタ６３が非導通になり、ＶＤＤＰ発生回路７０は図６のＶＤＤＰ発生回路４３と同じ構成になる。したがって、この場合は、実施の形態１と同じ効果が得られる。
【００６９】
また、ＤＲＡＭが高精度のアクセス速度が要求される品種である場合は、切換スイッチ７１の端子７１ｂ，７１ｃ間が導通状態にされる。これにより、信号φＣが「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタ６３が導通するとともにＮチャネルＭＯＳトランジスタ６４が非導通になり、ＶＤＤＰ発生回路７０は図１３の従来のＶＤＤＰ発生回路８３と同じ構成になる。したがって、この場合は、アクセス速度を精度よく設定することができる。他の構成は、実施の形態２と同じであるので、その説明は繰返さない。
【００７０】
なお、実施の形態３において、ＶＰＰ発生回路４１を図９のＶＰＰ発生回路７６で置換してもよい。このＶＰＰ発生回路７６が図５のＶＰＰ発生回路４１と異なる点は、インバータ４８がインバータ７７およびＮＯＲゲート７８で置換されている点である。テスト信号／ＴＥはＮＯＲゲート７８の一方入力ノードに入力され、信号φＣはインバータ７７を介してＮＯＲゲート７８の他方入力ノードに入力され、ＮＯＲゲート７８の出力信号がＮチャネルＭＯＳトランジスタ４７のゲートに入力される。
【００７１】
信号φＣが「Ｈ」レベルの場合は、このＶＰＰ発生回路７６は図５のＶＰＰ発生回路４１と同じ構成になる。信号φＣが「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ４７は非導通状態に固定され、このＶＰＰ発生回路７６は図１１の従来のＶＰＰ発生回路８０と同じ構成になる。
【００７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７３】
【発明の効果】
以上のように、この発明に係る半導体装置では、外部電源電位よりも低い第１の内部基準電位を出力する出力電位の調整が可能な第１の基準電位発生回路と、通常動作時は第１の電源ノードを第１の内部基準電位に維持し、半導体装置の不良の発生を加速させるバーンインテストモード時は第１の電源ノードを第１の内部基準電位よりも高い外部基準電位に維持する第１の電源回路と、通常動作時は第２の電源ノードを第１の内部基準電位よりも予め定められた第１の電圧だけ高く、外部電源電位よりも低い昇圧電位に維持し、バーンインテストモード時は第２の電源ノードに外部電源電位を与える第２の電源回路と、第１の電源ノードの電位を外部電源電位側に予め定められた第２の電圧だけレベルシフトさせた電位を出力するレベルシフト回路と、第３の電源ノードをレベルシフト回路の出力電位に維持する第３の電源回路と、第１〜第３の電源ノードを介して第１〜第３の電源回路から駆動電力を受け、所定の動作を行なう内部回路とが設けられる。したがって、バーンインテストモード時は第１の電源ノードを第１の外部基準電位に維持するとともに第２の電源ノードを外部電源電位にするので、第１の電源ノードの電位を受ける回路部分と第２の電源ノードの電位を受ける回路部分とで不良の発生を別個に加速させることができ、テスト効率が高くなる。また、第１の内部基準電位の調整のみを行なえばよいので、２つの内部基準電位の調整を行なう必要があった従来に比べ、内部基準電位を容易に調整できる。
【００７４】
好ましくは、第１の基準電位発生回路は、外部電源電位のラインと第１の出力ノードとの間に接続され、第１の出力ノードに予め定められた第１の電流を与える第１の定電流源と、第１の出力ノードと接地電位のラインとの間に接続され、その抵抗値の調整が可能な第１の可変抵抗素子とを含む。この場合は、第１の可変抵抗素子の抵抗値を調整することにより、第１の内部基準電位を調整することができる。
【００７５】
また好ましくは、第２の電源回路は、通常動作時において第２の電源ノードの電位が昇圧電位よりも低い場合に活性化され、第１の電源ノードに電流を与えるチャージポンプ回路と、外部電源電位のラインと第２の電源ノードとの間に接続され、バーンインテストモード時に導通するスイッチング素子とを含む。この場合は、第２の電源回路を容易に構成できる。
【００７６】
また好ましくは、レベルシフト回路は、外部電源電位のラインと第２の出力ノードとの間に接続され、第２の出力ノードに予め定められた第２の電流を与える第２の定電流源と、第２の出力ノードと接地電位のラインとの間に接続され、そのゲートが第１の電源ノードの電位を受けるトランジスタとを含む。この場合は、予め定められた第２の電圧は、トランジスタのしきい値電圧となる。
【００７７】
また好ましくは、さらに、外部電源電位と第１の内部基準電位との間の第２の内部基準電位を出力する出力電位の調整が可能な第２の基準電位発生回路が設けられ、第３の電源回路は、通常動作時は第３の電源ノードを第２の内部基準電位に維持し、バーンインテストモード時は第３の電源ノードをレベルシフト回路の出力電位に維持する。この場合は、通常動作時における第３の電源ノードの電位を微調整することができ、内部回路に高精度の動作を行なわせることができる。
【００７８】
また好ましくは、さらに、外部電源電位と第１の内部基準電位との間の第２の内部基準電位を出力する出力電位の調整が可能な第２の基準電位発生回路と、レベルシフト回路の出力電位と第２の内部基準電位のうちのいずれか一方の電位を選択する選択回路とが設けられ、第３の電源回路は、第３の電源ノードを選択回路によって選択された電位に維持する。この場合は、レベルシフト回路の出力電位を選択すると、内部基準電位を容易に調整できるが、内部回路の動作の精度が悪くなる。一方、第２の内部基準電位を選択すると、内部基準電位の調整の手間が大きくなるが、内部回路に高精度の動作を行なわせることができる。
【００７９】
また好ましくは、第２の基準電位発生回路は、外部電源電位のラインと第３の出力ノードとの間に接続され、第３の出力ノードに予め定められた第３の電流を与える第３の定電流源と、第３の出力ノードと接地電位のラインとの間に接続され、その抵抗値の調整が可能な第２の可変抵抗素子とを含む。この場合は、第２の可変抵抗素子の抵抗値を調整することにより、第２の内部基準電位を調整することができる。
【００８０】
また好ましくは、半導体装置は半導体記憶装置であり、センスアンプは、第１の電源ノードを介して第１の電源回路から駆動電力を受け、行選択回路によって選択されたワード線は第２の電源ノードを介して第２の電源回路から駆動電力を受け、行選択回路、列選択回路および書込／読出回路は第３の電源ノードを介して第３の電源回路から駆動電力を受ける。この発明は、この場合に特に有効である。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＤＲＡＭの全体構成を示すブロック図である。
【図２】 図１に示したメモリマットの構成を示す回路ブロック図である。
【図３】 図２に示したセンスアンプ＋入出力制御回路の構成を示す回路図である。
【図４】 図１に示した内部電源電位発生回路の構成を示すブロック図である。
【図５】 図４に示したＶＰＰ発生回路の構成を示す回路ブロック図である。
【図６】 図４に示したＶＤＤＰ発生回路の構成を示す回路図である。
【図７】 この発明の実施の形態２によるＤＲＡＭのＶＤＤＰ発生回路の構成を示す回路図である。
【図８】 この発明の実施の形態３によるＶＤＤＰ発生回路の構成を示す回路図である。
【図９】 実施の形態３の変更例を示す回路ブロック図である。
【図１０】 従来のＤＲＡＭの内部電源電位発生回路の構成を示すブロック図である。
【図１１】 図１０に示したＶＰＰ発生回路の構成を示すブロック図である。
【図１２】 図１０に示したＶＤＤＳ発生回路の構成を示す回路図である。
【図１３】 図１０に示したＶＤＤＰ発生回路の構成を示す回路図である。
【符号の説明】
１，８０ 内部電源電位発生回路、２ クロック発生回路、３ 行および列アドレスバッファ、４ 行デコーダ、５ 列デコーダ、６ メモリマット、７ メモリアレイ、８ センスアンプ＋入出力制御回路、９ 入力バッファ、１０ 出力バッファ、１１ 列選択ゲート、１２ センスアンプ、１３ イコライザ、１４ ドライバ、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線対、２１〜２４，２７，２９〜３２，４７，５２，６４，７３，１００ ＮチャネルＭＯＳトランジスタ、２５，２６，２８，５２，５３，６３，７２，９３，９４，９８，９９ ＰチャネルＭＯＳトランジスタ、３３ キャパシタ、４１，７６，８１ ＶＰＰ発生回路、４２，８２ ＶＤＤＳ発生回路、４３，６０，７０，８３ ＶＤＤＰ発生回路、４４，８４ リングオシレータ、４５，８５ チャージポンプ回路、４６，８６ ディテクタ、４８，６５，７５，７７，１０１ インバータ、４９ ＡＮＤゲート、５０，９０，９５ オペアンプ、５１，６１，９１，９６ 定電流源、６２，９２，９７ 可変抵抗素子、７１ 切換スイッチ、７４ ＯＲゲート、７８ ＮＯＲゲート。
Claims (8)
- 外部電源電位によって駆動される半導体装置であって、
前記外部電源電位よりも低い第１の内部基準電位を出力する出力電位の調整が可能な第１の基準電位発生回路、
通常動作時は第１の電源ノードを前記第１の内部基準電位に維持し、前記半導体装置の不良の発生を加速させるバーンインテストモード時は前記第１の電源ノードを前記第１の内部基準電位よりも高い外部基準電位に維持する第１の電源回路、
前記通常動作時は第２の電源ノードを前記第１の内部基準電位よりも予め定められた第１の電圧だけ高く、前記外部電源電位よりも低い昇圧電位に維持し、前記バーンインテストモード時は前記第２の電源ノードに前記外部電源電位を与える第２の電源回路、
前記第１の電源ノードの電位を前記外部電源電位側に予め定められた第２の電圧だけレベルシフトさせた電位を出力するレベルシフト回路、
第３の電源ノードを前記レベルシフト回路の出力電位に維持する第３の電源回路、および
前記第１〜第３の電源ノードを介して前記第１〜第３の電源回路から駆動電力を受け、所定の動作を行なう内部回路を備える、半導体装置。 - 前記第１の基準電位発生回路は、
前記外部電源電位のラインと第１の出力ノードとの間に接続され、前記第１の出力ノードに予め定められた第１の電流を与える第１の定電流源、および
前記第１の出力ノードと接地電位のラインとの間に接続され、その抵抗値の調整が可能な第１の可変抵抗素子を含む、請求項１に記載の半導体装置。 - 前記第２の電源回路は、
前記通常動作時において前記第２の電源ノードの電位が前記昇圧電位よりも低い場合に活性化され、前記第２の電源ノードに電流を与えるチャージポンプ回路、および
前記外部電源電位のラインと前記第２の電源ノードとの間に接続され、前記バーンインテストモード時に導通するスイッチング素子を含む、請求項１または請求項２に記載の半導体装置。 - 前記レベルシフト回路は、
前記外部電源電位のラインと第２の出力ノードとの間に接続され、前記第２の出力ノードに予め定められた第２の電流を与える第２の定電流源、および
前記第２の出力ノードと接地電位のラインとの間に接続され、そのゲートが前記第１の電源ノードの電位を受けるトランジスタを含む、請求項１から請求項３のいずれかに記載の半導体装置。 - さらに、前記外部電源電位と前記第１の内部基準電位との間の第２の内部基準電位を出力する出力電位の調整が可能な第２の基準電位発生回路を備え、
前記第３の電源回路は、前記通常動作時は前記第３の電源ノードを前記第２の内部基準電位に維持し、前記バーンインテストモード時は前記第３の電源ノードを前記レベルシフト回路の出力電位に維持する、請求項１から請求項４のいずれかに記載の半導体装置。 - さらに、前記外部電源電位と前記第１の内部基準電位との間の第２の内部基準電位を出力する出力電位の調整が可能な第２の基準電位発生回路、および
前記レベルシフト回路の出力電位と前記第２の内部基準電位のうちのいずれか一方の電位を選択する選択回路を備え、
前記第３の電源回路は、前記第３の電源ノードを前記選択回路によって選択された電位に維持する、請求項１から請求項４のいずれかに記載の半導体装置。 - 前記第２の基準電位発生回路は、
前記外部電源電位のラインと第３の出力ノードとの間に接続され、前記第３の出力ノードに予め定められた第３の電流を与える第３の定電流源、および
前記第３の出力ノードと接地電位のラインとの間に接続され、その抵抗値の調整が可能な第２の可変抵抗素子を含む、請求項５または請求項６に記載の半導体装置。 - 前記半導体装置は半導体記憶装置であり、
前記内部回路は、
複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線対とを含むメモリアレイ、
各ビット線対に対応して設けられ、対応のビット線対間に生じた電位差を増幅するセンスアンプ、
行アドレス信号に従って前記複数のワード線のうちのいずれかのワード線を選択し、そのワード線に対応する各メモリセルを活性化させる行選択回路、
列アドレス信号に従って前記複数のビット線対のうちのいずれかのビット線対を選択する列選択回路、および
前記列選択回路によって選択されたビット線対を介して前記行選択回路によって活性化されたメモリセルのデータの書込／読出を行なう書込／読出回路を含み、
前記センスアンプは、前記第１の電源ノードを介して前記第１の電源回路から駆動電力を受け、
前記行選択回路によって選択されたワード線は、前記第２の電源ノードを介して前記第２の電源回路から駆動電力を受け、
前記行選択回路、前記列選択回路および前記書込／読出回路は、前記第３の電源ノードを介して前記第３の電源回路から駆動電力を受ける、請求項１から請求項７のいずれかに記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001097908A JP4656747B2 (ja) | 2001-03-30 | 2001-03-30 | 半導体装置 |
| US09/930,174 US6498760B2 (en) | 2001-03-30 | 2001-08-16 | Semiconductor device having test mode |
| US10/302,859 US6661729B2 (en) | 2001-03-30 | 2002-11-25 | Semiconductor device having test mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001097908A JP4656747B2 (ja) | 2001-03-30 | 2001-03-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002298599A JP2002298599A (ja) | 2002-10-11 |
| JP4656747B2 true JP4656747B2 (ja) | 2011-03-23 |
Family
ID=18951616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001097908A Expired - Fee Related JP4656747B2 (ja) | 2001-03-30 | 2001-03-30 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6498760B2 (ja) |
| JP (1) | JP4656747B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4656747B2 (ja) * | 2001-03-30 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100460459B1 (ko) * | 2002-07-30 | 2004-12-08 | 삼성전자주식회사 | 향상된 테스트 모드를 갖는 반도체 메모리 장치 |
| JP2004071095A (ja) * | 2002-08-08 | 2004-03-04 | Renesas Technology Corp | 半導体記憶装置 |
| JP2005135458A (ja) * | 2003-10-28 | 2005-05-26 | Renesas Technology Corp | 半導体記憶装置 |
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2001
- 2001-03-30 JP JP2001097908A patent/JP4656747B2/ja not_active Expired - Fee Related
- 2001-08-16 US US09/930,174 patent/US6498760B2/en not_active Expired - Lifetime
-
2002
- 2002-11-25 US US10/302,859 patent/US6661729B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US20030076728A1 (en) | 2003-04-24 |
| US20020141261A1 (en) | 2002-10-03 |
| JP2002298599A (ja) | 2002-10-11 |
| US6661729B2 (en) | 2003-12-09 |
| US6498760B2 (en) | 2002-12-24 |
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| JPH11317097A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071121 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100519 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100811 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100928 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101214 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101221 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |