JPH07201174A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH07201174A
JPH07201174A JP5349524A JP34952493A JPH07201174A JP H07201174 A JPH07201174 A JP H07201174A JP 5349524 A JP5349524 A JP 5349524A JP 34952493 A JP34952493 A JP 34952493A JP H07201174 A JPH07201174 A JP H07201174A
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Abstract

(57)【要約】 【目的】この発明は、製品仕様を変更しても負荷回路を
最適な電流駆動能力で駆動できる昇圧電位発生回路を備
えた半導体記憶装置を提供することを目的としている。 【構成】昇圧電位発生回路１３で、外部印加電圧より高
い昇圧電位φ３を定常的に発生させ、この昇圧電位φ３
を負荷回路１５に電源として供給する。昇圧電位制御回
路１１で昇圧電位φ３をモニタし、電流能力制御回路１
２で昇圧電位制御回路１１の出力信号φ１Ａと製品仕様
を決定する信号φ４とに基づいて生成した制御信号φ２
Ａを昇圧電位発生回路１３に供給し、負荷回路１５の負
荷が大きい時には昇圧電位発生回路１３の電流供給能力
を大きく、小さい時には電流供給能力を小さくするよう
に制御することにより、製品仕様を変更しても負荷回路
１５を最適な電流駆動能力で駆動できるように構成した
ことを特徴としている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に係
り、特に外部から供給された電源電圧を昇圧してワード
線駆動系回路に与える昇圧電位発生回路を備えた半導体
記憶装置に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（以下ＤＲＡＭと記す）では、所定の時間間隔でメモリ
セルの記憶データをリフレッシュする必要があり、この
リフレッシュサイクルは外部の仕様で決められている。
１Ｍビットや４ＭビットのＤＲＡＭでは、リフレッシュ
サイクルは１種類であったが、１６Ｍビット以上のＤＲ
ＡＭでは複数種類のリフレッシュサイクルの仕様が設け
られている。例えば６４ＭビットのＤＲＡＭでは、２０
４８リフレッシュサイクル、４０９６リフレッシュサイ
クル及び８１９２リフレッシュサイクルの３通りの仕様
を設けることになっている。リフレッシュサイクル数が
変わると、これに対応して１リフレッシュサイクルで同
時に選択されるワード線の本数が変わることになり、例
えば２０４８リフレッシュサイクル品では８１９２リフ
レッシュサイクル品の４倍の数のワード線が同時に選択
される。
【０００３】このため、外部から供給された電源電圧を
昇圧してワード線駆動系回路に与える昇圧電位発生回路
を備え、この回路の出力を用いてワード線を駆動する構
成の場合には、同時に選択されるワード線の本数とワー
ド線を駆動する昇圧電位発生回路の電流供給能力との比
率がリフレッシュサイクルの仕様によって変化する。換
言すれば、ワード線の電位がリフレッシュサイクルの仕
様によって変わることになり、同時に選択されるワード
線の本数が多いリフレッシュサイクル（リフレッシュサ
イクルが低い）の製品では、メモリセルへの書き込みや
読み出しが不完全になる恐れがある。
【０００４】上記リフレッシュサイクルとワード線駆動
用の昇圧電位発生回路の電流供給能力を対応させるため
に、昇圧電位発生回路の電流供給能力をリフレッシュサ
イクル毎に変えた複数種類のチップを形成することが考
えられる。しかしながら、このように多種のチップを形
成するのは、開発効率並びに生産効率が大幅に低下す
る。
【０００５】ところで、多品種化への対応方法として、
ワイヤボンディングやヒューズ等のスイッチング手段を
用いてリフレッシュサイクルを変更することがしばしば
行われており、このスイッチング手段によって、リフレ
ッシュサイクル数とワード線昇圧容量を変える技術が本
出願人による特願平４−２２１６９４号に記載されてい
る。ＤＲＡＭのワード線を駆動するための昇圧電位発生
回路としては、従来はブートストラップと呼ばれる方法
が一般的に行われており、上記出願に記載されている技
術では、プリチャージしたキャパシタに駆動信号を与え
て昇圧動作をさせている。この際、ブートストラップ回
路のキャパシタ容量（ワード線昇圧容量はこの）をリフ
レッシュサイクルに応じて変えることにより、１種類の
チップからリフレッシュサイクルが異なる複数種類のチ
ップを製造している。
【０００６】しかしながら、近年、外部印加電源電圧の
低電圧化が進められており、具体的には従来の５Ｖ系か
ら３．３Ｖないし３Ｖへの移行が行われつつある。この
ように電源電圧が低電圧化された場合には、従来のブー
トストラップ方式ではワード線の昇圧電位を充分に昇圧
できなくなる恐れが生じている。
【０００７】これに対処する方法の１つとして、チップ
内部の昇圧電位発生回路で定常的に昇圧電位を生成し、
この昇圧電位をワード線駆動回路の電源として用いるこ
とが提案されている。定常的に昇圧電位を生成する方法
としては、チャージポンプを利用したものが主として用
いられるが、この場合には昇圧電位発生回路の出力であ
る内部電位が変動するという問題が生ずる。チャージポ
ンプ回路の電流供給能力を大きくすれば、内部回路の動
作時の内部電位の低下は防げるが、チャージポンプ動作
に伴う昇圧電位の変動（リップル）が大きくなる。チャ
ージポンプ回路の電流供給能力を小さくすればリップル
を小さくできるが、チャージポンプ回路の負荷となる内
部回路が動作した時の電位降下が大きくなってしまう。
従って、このような場合、内部昇圧回路の電流供給能力
は、負荷となる内部回路の動作時に必要となる電流より
も大きく、且つ過大でないことが必要となる。
【０００８】
【発明が解決しようとする課題】上記のように従来の半
導体記憶装置では、昇圧電位発生回路で必要となる電流
供給能力が変わる場合には、リフレッシュサイクルが低
く電流供給能力が最も大きい場合に合わせて昇圧電位発
生回路の電流供給能力を設定する方法が取られていた。
しかし、このように電流供給能力を設定すると、リフレ
ッシュサイクルが高い場合には昇圧電位発生回路の電流
供給能力が過剰となり、内部電位のリップルが大きくな
るという問題が起きてしまう。リップル対策としては、
電位の安定化のために大きな負荷容量を昇圧電位出力端
に接続する方法があるが、負荷容量を大きくすると、チ
ップサイズを増大させる上に、信頼性を低下させるとい
う問題を引き起こしてしまう。
【０００９】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、製品仕様を変更
しても負荷回路を最適な電流駆動能力で駆動できる昇圧
電位発生回路を備えた半導体記憶装置を提供することに
ある。
【００１０】また、この発明の他の目的は、リフレッシ
ュサイクルに応じた電流駆動能力でワード線駆動系回路
を駆動できる昇圧電位発生回路を備えた半導体記憶装置
を提供することにある。
【００１１】この発明の更に他の目的は、チップサイズ
の増大や信頼性の低下を招くことなくリップルを抑制で
きる昇圧電位発生回路を備えた半導体記憶装置を提供す
ることにある。
【００１２】
【課題を解決するための手段】請求項１に記載したこの
発明の半導体記憶装置は、外部印加電圧より高い昇圧電
位を定常的に発生させる昇圧電位発生手段と、この昇圧
電位発生手段の出力電位が電源として供給され、ワード
線を駆動するワード線駆動手段と、製品仕様を決定する
信号を受け、この決定信号に基づいて生成した制御信号
を上記昇圧電位発生手段に供給し、上記ワード線駆動手
段で同時に駆動されるワード線が多い場合には上記昇圧
電位発生手段の電流供給能力を大きくし、同時に駆動さ
れるワード線が少ない場合には上記昇圧電位発生手段の
電流供給能力を小さくする制御手段とを具備することを
特徴とする。
【００１３】また、請求項６に記載したこの発明の半導
体記憶装置は、外部印加電圧より高い昇圧電位を定常的
に発生させる昇圧電位発生回路と、製品仕様に応じた切
り換え信号を出力する第１の回路と、上記昇圧電位発生
回路の出力電位が電源として供給される第２の回路と、
上記昇圧電位発生回路から上記第２の回路に供給される
最大電流を、上記第１の回路から出力される切り換え信
号に基づいて変化させる第３の回路と、上記昇圧電位発
生回路の出力を受け、上記昇圧電位が一定になるように
制御する第４の回路とを具備することを特徴とする。
【００１４】
【作用】前述した従来技術の問題は、昇圧電位発生回路
の電流供給能力が一定であるのに対して、この昇圧電位
発生回路の負荷が変化するために生ずるものである。そ
こで、この発明では、昇圧電位発生回路の電流供給能力
を、負荷の変化に合わせて変更できるように構成してお
り、負荷電流の大きくなる状態、例えば低いリフレッシ
ュサイクルを選択している場合には昇圧電位発生回路の
電流供給能力を大きく、負荷電流の小さい状態、すなわ
ち高いリフレッシュサイクルを選択している場合には電
流供給能力を小さくしている。
【００１５】従って、製品仕様を変更しても負荷回路を
最適な電流駆動能力で駆動できる。また、リフレッシュ
サイクルに応じた電流駆動能力でワード線駆動系回路を
駆動できる。更に、負荷に応じた電流供給能力で駆動で
きるのでリップルを抑制できる。この際、容量を付加す
る必要はないのでチップサイズの増大を招くことはな
く、信頼性の低下も抑制できる。
【００１６】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、この発明の一実施例に係る半
導体記憶装置における内部電圧制御回路を抽出して示す
ブロック図である。
【００１７】この内部電圧制御回路は、昇圧電位制御回
路１１、電流能力制御回路１２、昇圧電位発生回路１
３、スイッチング回路１４及び負荷回路１５から構成さ
れている。昇圧電位制御回路１１は、昇圧電位発生回路
１３の出力（昇圧電位）φ３のレベルがほぼ一定となる
ようにするためのものであり、この回路１１の出力φ１
Ａを電流能力制御回路１２を介して昇圧電位発生回路１
３に供給することにより、昇圧電位φ３のレベルを制御
する。電流能力制御回路１２は、負荷回路１５の状態
（負荷）を変えるためのスイッチング回路１４の出力信
号φ４と上記昇圧電位制御回路１１の出力信号φ１Ａと
を受け、昇圧電位発生回路１３の最大電流供給能力を制
御するとともに、昇圧電位φ３のレベルがほぼ一定とな
るように、昇圧電位制御回路１１の出力φ１Ａを反映し
た制御信号φ２Ａを出力するものである。昇圧電位発生
回路１３は、外部から印加される電源電圧を昇圧してほ
ぼ一定レベルの昇圧電位φ３を発生させる。負荷回路１
５は、上記昇圧電位φ３を電源として動作し、スイッチ
ング回路１４の出力信号φ４を受けて負荷が変化し、昇
圧電位発生回路１３から流れ込む電流が出力信号φ４に
よって変わる回路である。このスイッチング回路１４
は、負荷回路１５の動作を変えるための信号φ４を出力
する回路であって、この出力信号φ４は電流能力制御回
路１２に供給される。
【００１８】図１に示した回路では、昇圧電位制御回路
１１の出力信号φ１Ａが電流能力制御回路１２に供給さ
れ、この電流能力制御回路１２の出力信号φ２Ａは昇圧
電位発生回路１３に供給されている。この構成を、例え
ば１系統の昇圧電位制御回路１１と複数系統の昇圧電位
発生回路１３を備えたものに適用すると、電流能力制御
回路１２は、スイッチング回路１４の出力信号φ４に応
じて、少なくとも１系統の昇圧電位発生回路１３に信号
φ１Ａを反映した信号を伝達し、残りの系統の電位発生
回路にはφ１Ａに依存しない信号を伝達する。この場
合、信号φ４の状態によって、動作状態となる昇圧電位
発生回路１３の系統数が変化、すなわち昇圧電位発生回
路１３の電流供給能力が信号φ４に応じて変化すること
になる。
【００１９】図２及び図３はそれぞれ、上記内部電圧制
御回路の他の構成例を示している。図１、図２及び図３
に示す実施例は、昇圧電位制御回路１１、電流能力制御
回路１２及び昇圧電位発生回路１３の接続関係が相違し
ている。
【００２０】図２では、電流能力制御回路１２の出力信
号φ１Ｂが昇圧電位制御回路１１に供給され、この昇圧
電位制御回路１１の出力信号φ２Ｂが昇圧電位発生回路
１３に供給される。この構成は、例えば複数系統の昇圧
電位制御回路１１と複数系統の昇圧電位発生回路１３を
備えたものに適しており、電流能力制御回路１２は信号
φ４の状態に応じて、少なくとも１系統の昇圧電位制御
回路１１を動作状態にする。この動作状態の昇圧電位制
御回路１１の出力信号φ２Ｂとして昇圧電位φ３のレベ
ルを反映した信号を出力し、残りの系統の昇圧電位制御
回路には昇圧電位φ３によらず昇圧電位発生回路を停止
させる信号φ２Ｂが供給される。これによって、図１に
示した回路と同様に、昇圧電位発生回路の電流供給能力
が信号φ４に応じて変わることになる。
【００２１】一方、図３では、昇圧電位制御回路１１の
出力信号φ２Ｃと電流能力制御回路１２の出力信号φ１
Ｃの両方が昇圧電位発生回路１３に供給される。この構
成は、例えば１系統の昇圧電位制御回路１１と１系統の
昇圧電位発生回路１３を備えた構成に適しており、昇圧
電位発生回路１３は昇圧電位制御回路１１の出力信号φ
２Ｃによって昇圧電位φ３のレベルがほぼ一定になるよ
うに制御され、電流能力制御回路１２の出力信号φ１Ｃ
によって電流供給能力を制御される。この構成でも、図
１及び図２に示した構成と同様に、昇圧電位発生回路１
３の電流供給能力がスイッチング回路１４の出力信号φ
４を反映して変わることになる。
【００２２】図１ないし図３のような回路構成にするこ
とで、スイッチング回路１４の状態によって、昇圧電位
発生回路１３から負荷回路１４に流れ込む電流が変化す
る回路において、スイッチング回路１４の状態に応じて
昇圧電位発生回路１３の電流供給能力が最適になるよう
に変化させることができ、昇圧電位発生回路１３の電流
供給能力の過剰による内部電位のリップルの発生を抑制
できる。
【００２３】次に、上記図１ないし図３に示した内部電
圧発生回路をＤＲＡＭに適用する場合を例にとって詳し
く説明する。図４及び図５はそれぞれ、上記図１に示し
た負荷回路１５がＤＲＡＭのワード線駆動系回路で、こ
のワード線駆動回路に昇圧電位φ３が電源として供給さ
れる構成に適用した回路図である。
【００２４】図４に示す如く、メモリセルアレイは４つ
のアレイＭＣＡ０〜ＭＣＡ３に分割されている。Ｘアド
レスバッファ回路１６は、アドレス入力信号Ａｉｎを受
けて複数のＸアドレス信号ＸＡｊと複数の内部アドレス
信号ＡｉＲ，ＡｊＲを出力する。Ｘアドレス信号ＸＡｊ
は各メモリセルアレイＭＣＡ０〜ＭＣＡ３内のワード線
を選択するためのワード線選択駆動回路１９−０〜１９
−３に供給され、内部アドレス信号ＡｉＲ，ＡｊＲはメ
モリセルアレイＭＣＡ０〜ＭＣＡ３のいずれかを選択す
るためのメモリセルアレイ選択回路１７に入力される。
メモリセルアレイ選択回路１７からはメモリセルアレイ
選択信号ＲＳＬｎが出力され、どのメモリセルアレイを
活性化するかが決定される。ローデコーダ選択スイッチ
回路１８−０〜１８−３は、メモリセルアレイ選択回路
１７から出力される選択信号ＲＳＬｎを受けて、活性化
すべきアレイのローデコーダを選択するもので、その出
力はワード線選択駆動回路１９−０〜１９−３にそれぞ
れ供給される。これらワード線選択駆動回路１９−０〜
１９−３は、メモリセルアレイ選択信号ＲＳＬｎを反映
して選択されたメモリセルアレイ内で、Ｘアドレス信号
ＸＡｊで決められるワード線を選択する。すなわち、ワ
ード線選択駆動回路１９−０〜１９−３は、Ｘアドレス
信号ＸＡｊをデコードし、選択したワード線をワード線
駆動電位発生回路２０の出力電位に設定するものであ
る。このワード線駆動電位発生回路２０は、ワード線選
択駆動回路１９−０〜１９−３に電源を供給するもの
で、定常的に高電位を発生する昇圧電位発生回路であ
る。リフレッシュサイクル選択回路２１は、ボンディン
グパッドの電位もしくはヒューズの状態に応じてリフレ
ッシュサイクルの切り換え信号φ４を生成するもので、
この切り換え信号φ４はメモリセルアレイ選択回路１７
及びワード線駆動電位発生回路２０に供給される。メモ
リセルアレイ選択回路１７に供給された切り換え信号φ
４は、活性化すべきアレイの数をリフレッシュサイクル
の設定に合わせて変えるように機能し、ワード線駆動電
位発生回路２０に供給された切り換え信号φ４は、この
ワード線駆動電位発生回路２０の電流供給能力をリフレ
ッシュサイクルの設定に合わせて変えるように機能す
る。例えば、同図で２Ｋリフレッシュサイクル品を設定
した場合には、メモリセルアレイＭＣＡ０からＭＣＡ３
の全てが活性状態となり、それぞれのアレイから１本ず
つの計４本のワード線が同時に選択される。この場合に
は、ワード線駆動電位発生回路２０の電流駆動能力が最
大となる。４Ｋリフレッシュサイクル品では、４ブロッ
クのメモリセルアレイＭＣＡ０〜ＭＣＡ３のうち２ブロ
ックが活性状態となり、活性化された２つのメモリセル
アレイから１本ずつの計２本のワード線が同時に選択さ
れる。この際、ワード線駆動電位発生回路２０の電流駆
動能力は２Ｋリフレッシュサイクル品の１／２になる。
８Ｋリフレッシュサイクル品では、活性化された１つの
アレイ内で１本のワード線が選択され、ワード線駆動電
位発生回路２０の電流駆動能力は２Ｋリフレッシュサイ
クル品の１／４になる。
【００２５】なお、図４に示した回路は最も単純な例を
示しており、分割するブロック数、配置の仕方、ワード
線の本数、リフレッシュサイクルの設定等は本質的なも
のではなく、他の構成でも良い。
【００２６】図５は、上記図４に示した回路におけるリ
フレッシュサイクル選択回路２１、ワード線駆動電位発
生回路２０、及びローデコーダ回路近傍のより詳細なブ
ロック図である。
【００２７】図１に示した回路における昇圧電位制御回
路１１は、図５のワード線系昇圧電位制御回路２２に、
電流能力制御回路１２は昇圧電位発生系統制御回路２３
に、昇圧電位発生回路１３は昇圧電位発生回路群２４
に、負荷回路１５はワード線駆動系回路２５にそれぞれ
対応し、スイッチング回路１４はリフレッシュサイクル
選択回路２１に対応している。このリフレッシュサイク
ル選択回路２１内には、ボンディングパッドやヒューズ
等のスイッチング手段が設けられており、リフレッシュ
サイクルを選択するための回路として機能する。ワード
線駆動系回路２５はリフレッシュサイクル選択回路２１
から出力される切り換え信号φ４を受けて、同時に活性
化されるワード線の本数を変えるように機能する。
【００２８】上記のような構成では、リフレッシュサイ
クル選択回路２１から出力される切り換え信号φ４を昇
圧電位発生系統制御回路２３に入力し、ワード線駆動系
回路２５に小さな駆動電流しか流れないような高いリフ
レッシュサイクルの設定では、動作する昇圧電位発生回
路２４−１〜２４−ｎの系統数を減らすことができるの
で電流供給能力を抑えることができる。これによって、
昇圧電位発生回路群２４の電流供給能力と、これら回路
群２４から出力される昇圧電位φ３を電源として用いる
ワード線駆動系回路２５が必要とする電流とのバランス
を保つことができる。両者のバランスは、リフレッシュ
サイクルの設定を変化させても保たれるので、負荷に応
じた最適な電流を供給でき、内部電位のリップルを抑制
できる。
【００２９】図６ないし図１１はそれぞれ、上記図５に
示した回路のより詳細な構成例を示している。
【００３０】図６は、図５に示した回路におけるワード
線系昇圧電位制御回路２２の具体例を示すもので、昇圧
電位φ３を抵抗分割する抵抗分割回路２７、基準電位Ｖ
ｒｅｆを発生する基準電圧発生回路２８、及び上記抵抗
分割回路２７の出力電位と基準電位Ｖｒｅｆとを比較す
る比較回路２９からなり、制御信号φ１Ａを出力して昇
圧電位φ３がほぼ一定の電位となるように制御するもの
である。
【００３１】なお、上記基準電圧発生回路２８は、外部
から印加される電源電圧に対する依存性が小さい回路が
望ましいので、ダイオードの順方向電圧を利用したり、
あるいはバイポーラトランジスタで構成したバンドギャ
ップレファレンス回路などを用いると良い。これらの回
路は周知であり、この発明にとっては本質的でないので
詳細な説明は省略する。また、比較回路２９として、図
６に示した回路ではＰチャネル型ＭＯＳトランジスタＱ
１，Ｑ２とＮチャネル型ＭＯＳトランジスタＱ３，Ｑ４
を用いた構成を示したが、同様の機能を持つ回路であれ
ば他の構成でも良いことはいうまでもない。
【００３２】図７は、図５に示した回路における昇圧電
位発生系統制御回路２３の具体的な構成例を示すもの
で、昇圧電位発生回路が３系統の場合の構成例を示して
いる。この回路２３は、インバータ３０、ノアゲート３
１−１，３１−２によって構成されている。信号φ１Ａ
はワード線系昇圧電位制御回路２２の出力信号であり、
インバータ３０の入力端、及びノアゲート３１−１，３
１−２の一方の入力端に供給される。スイッチング信号
ＳＷ１，ＳＷ２はそれぞれリフレッシュサイクルの設定
状態によって変わる信号であり、信号ＳＷ１はノアゲー
ト３１−１の他方の入力端に、信号ＳＷ２はノアゲート
３１−２の他方の入力端にそれぞれ供給される。
【００３３】このような回路構成では、信号ＳＷ１が高
電位（“Ｈ”レベル）であればノアゲート３１−１の出
力信号φ２Ａ−２は信号φ１Ａに依らず“Ｌ”レベルと
なり、信号ＳＷ１が低電位（“Ｌ”レベル）であれば信
号φ２Ａ−２は信号φ１Ａの逆相の信号となる。信号Ｓ
Ｗ２に関しても同様である。同時に活性化されるワード
線の本数が多くなるリフレッシュサイクルでは信号ＳＷ
１，ＳＷ２を“Ｌ”レベルにすることで信号φ２Ａ−
１、φ２Ａ−２及びφ２Ａ−３はいずれもφ１Ａを反映
した信号となり、これらの信号φ２Ａ−１、φ２Ａ−２
及びφ２Ａ−３がそれぞれ供給される昇圧電位発生回路
群２４が全て動作状態となるように機能する。逆に、同
時に活性化されるワード線の本数が少なくなるリフレッ
シュサイクルでは信号ＳＷ１，ＳＷ２を共に“Ｈ”レベ
ルとすることで信号φ２Ａ−２，φ２Ａ−３は信号φ１
Ａに依存しない信号となり、これらの信号が供給される
昇圧電位発生回路は停止状態になる。また、信号ＳＷ１
かＳＷ２のいずれか一方が“Ｈ”レベルとなる場合に
は、３系統の昇圧電位発生回路のうち２系統が動作状態
となる。従って、例えば２Ｋリフレッシュサイクル品で
は信号ＳＷ１，ＳＷ２を“Ｌ”レベルとし、４Ｋリフレ
ッシュサイクル品ではＳＷ１とＳＷ２のいずれか一方を
“Ｈ”レベル、他方を“Ｌ”レベルにし、８Ｋリフレッ
シュサイクル品では信号ＳＷ１とＳＷ２の両方を“Ｈ”
レベルに設定すればリフレッシュサイクルに合わせて昇
圧電位発生回路群２４からワード線系駆動回路２５に供
給される電流供給能力を最適化できる。
【００３４】なお、図７に示した回路では、２つのスイ
ッチング信号ＳＷ１，ＳＷ２で３系統の昇圧電位発生回
路の動作状態を選択する場合を例にとって説明したが、
昇圧電位発生回路が２系統の場合や４系統以上の場合に
対しても同様な考え方で拡張できる。この回路の本質は
スイッチング信号によって信号φ１Ａを各昇圧電位発生
回路に伝達するかしないかを変えることにあるので、Ｎ
ＡＮＤ回路を用いて構成したものや、信号が逆相になっ
ているものに対しても適用可能である。
【００３５】図８は、上記昇圧電位発生回路群２４の具
体例を示すもので、１系統の発振器と３系統のチャージ
ポンプ回路を用いて構成したものである。発振回路３２
はリング発振器として知られたもので、奇数段（ここで
は５段）のＣＭＯＳインバータ３３−１〜３３−５がリ
ング状に接続されて形成されている。この発振器は、Ｎ
チャネル型ＭＯＳトランジスタ３４−１，３４−２とＰ
チャネル型ＭＯＳトランジスタ３４−３，３４−４によ
って発振動作が制御される。すなわち、上記インバータ
３３−１のＮチャネル型ＭＯＳトランジスタと接地点Ｖ
ss間には、信号φ２Ａ−１でオン／オフ制御されるＭＯ
Ｓトランジスタ３４−１の電流通路が挿入されている。
上記ＣＭＯＳインバータ３３−３の入力端と接地点Ｖss
間には、ＭＯＳトランジスタ３４−２の電流通路が挿入
される。このＭＯＳトランジスタ３４−２のゲートに
は、上記信号φ２Ａ−１がインバータ３５で反転されて
供給される。また、上記ＣＭＯＳインバータ３３−２の
入力端と電源Ｖcc間には、ＭＯＳトランジスタ３４−３
の電流通路が挿入され、このＭＯＳトランジスタ３４−
３のゲートには上記信号φ２Ａ−１が供給される。上記
インバータ３３−２のＰチャネル型ＭＯＳトランジスタ
と電源Ｖcc間には、上記インバータ３５から出力される
信号φ２Ａ−１の反転信号でオン／オフ制御されるＭＯ
Ｓトランジスタ３４−４の電流通路が挿入されている。
上記ＭＯＳトランジスタ３４−１〜３４−４によって、
発振回路３２は昇圧電位発生系統制御回路２３の出力信
号φ２Ａ−１が“Ｌ”レベルの時に発振動作を行い、
“Ｈ”レベルの時には発振が停止される。
【００３６】バッファ回路３３は、上記発振回路３２の
発振出力と昇圧電位発生系統制御回路２３の出力φ２Ａ
−２，φ２Ａ−３を受けて、チャージポンプ回路３６を
制御する回路である。このバッファ回路３３は、インバ
ータ３７〜４０、及びナンドゲート４１，４２から構成
されている。上記チャージポンプ回路３６は、キャパシ
タ４３〜４５及びダイオード４６〜５１から構成されて
いる。発振回路３２の発振出力は、インバータ３７の入
力端、及びナンドゲート４１，４２の一方の入力端にそ
れぞれ供給される。上記ナンドゲート４１の他方の入力
端には信号φ２Ａ−２が供給され、上記ナンドゲート４
２の他方の入力端には信号φ２Ａ−３が供給される。イ
ンバータ３８の入力端は上記インバータ３７の出力端に
接続され、出力端はキャパシタ４３の一方の電極に接続
される。インバータ３９の入力端は上記ナンドゲート４
１の出力端に接続され、出力端はキャパシタ４４の一方
の電極に接続される。インバータ４０の入力端は上記ナ
ンドゲート４２の出力端に接続され、出力端はキャパシ
タ４５の一方の電極に接続される。上記キャパシタ４３
の他方の電極には、ダイオード４６のアノード及びダイ
オード４７のカソードが接続される。上記キャパシタ４
４の他方の電極には、ダイオード４８のアノード及びダ
イオード４９のカソードが接続される。また、上記キャ
パシタ４５の他方の電極には、ダイオード５０のアノー
ド及びダイオード５１のカソードが接続される。上記ダ
イオード４７，４９，５１のアノードは電源Ｖccに接続
され、上記ダイオード４６，４８，５０のカソードは共
通接続される。そして、これらダイオード４６，４８，
５０のカソード側の共通接続点から昇圧電位φ３を出力
するようになっている。
【００３７】上記のような構成において、信号φ２Ａ−
１が“Ｈ”レベルとなると発振回路３２が発振し、信号
φ２Ａ−２，φ２Ａ−３が“Ｌ”レベルであれば、イン
バータ３７，３８を介してキャパシタ４３がチャージさ
れ、チャージポンプ回路３６の一部３６−１が動作して
昇圧電位φ３が出力される。また、信号φ２Ａ−１，φ
２Ａ−２が“Ｈ”レベル、信号φ２Ａ−３が“Ｌ”レベ
ルであれば、チャージポンプ回路３６の一部３６−１，
３６−２が動作して昇圧電位φ３が出力される。更に、
信号φ２Ａ−１，φ２Ａ−２及びφ２Ａ−３が“Ｈ”レ
ベルであれば、チャージポンプ回路３６（３６−１，３
６−２，３６−３）が動作して昇圧電位φ３が出力され
る。チャージポンプ回路３６の動作部が増加するにした
がって電流駆動能力が増大する。
【００３８】図８に示した回路は発振回路３２、バッフ
ァ回路３３及びチャージポンプ回路３６の最も簡単な例
を示した。これら発振回路３２、バッファ回路３３及び
チャージポンプ回路３６の系統数が異なる場合に関して
は明示していないが、同様に構成すれば良い。また、チ
ャージポンプ回路３６の詳細や発振方式として様々なも
のが提案されているが、同様の機能を持つ回路であれば
図８に示した回路構成に限定されるものではない。
【００３９】図９は、上記リフレッシュサイクル選択回
路２１の具体例を示すもので、ここでは最も単純な例と
してワイヤボンディングでリフレッシュサイクルを切り
換える回路を示している。この回路は、インバータ５
２，５３と抵抗５４，５５から構成されている。パッド
５６ａと５６ｂ、及び５７ａと５７ｂが開放状態では、
インバータ５２，５３の入力端にはそれぞれ抵抗５４，
５５を介して電源Ｖccが印加されるので、切り換え信号
ＳＷ１，ＳＷ２はともに“Ｌ”レベルである。接地電位
Ｖssが印加されているパッド５６ａとインバータ５２の
入力端に接続されたパッド５６ｂとをワイヤボンディン
グで接続すると、切り換え信号ＳＷ１が“Ｈ”レベルと
なる。同様に、接地電位Ｖssが印加されているパッド５
７ａとインバータ５３の入力端に接続されたパッド５７
ｂとをワイヤボンディングで接続すると、切り換え信号
ＳＷ２が“Ｈ”レベルとなる。
【００４０】従って、パッド間をワイヤボンディングで
接続するか否かに応じて切り換え信号ＳＷ１，ＳＷ２の
レベルを自由に設定でき、これら切り換え信号ＳＷ１，
ＳＷ２をリフレッシュサイクルを規定する信号として用
いることで、図５におけるリフレッシュサイクル選択回
路２１、及び図１ないし図３に示したスイッチング回路
１４の機能を満たす。
【００４１】なお、上記パッド５６ａと５６ｂ、及び５
７ａと５７ｂを接続するか否かは、ヒューズ等他の手段
を用いても良く、パッド５６ａ，５６ｂを電源Ｖccに接
続し、抵抗５４，５５を接地点Ｖssに接続しても同様な
機能を実現できる。また、必要に応じてインバータ５
２，５３に代えて同相の信号を出力するバッファ回路を
用いたり、複数段のインバータを縦続接続しても同様な
作用効果が得られる。
【００４２】図１０及び図１１はそれぞれ、図５に示し
た回路におけるワード線駆動系回路２５の構成例を一本
のワード線ＷＬに着目して示している。図１０に示す回
路は、ワード線ドライバ選択回路５８、ローデコーダ回
路５９及びワード線ドライバ６０から構成される。上記
ワード線ドライバ選択回路５８及びローデコーダ回路５
９はそれぞれ、ナンドゲート６４，６５から構成されて
おり、これらナンドゲート６４，６５には電源として昇
圧電位φ３が供給される。ワード線ドライバ６０は、Ｐ
チャネル型ＭＯＳトランジスタ６１とＮチャネル型ＭＯ
Ｓトランジスタ６２，６３から構成されている。ＭＯＳ
トランジスタ６１のゲートにはローデコーダ回路５９の
出力が、ソースにはワード線ドライバ選択回路５８の出
力が、バックゲートには昇圧電位φ３がそれぞれ供給さ
れる。ＭＯＳトランジスタ６２のドレイン，ソース間
は、上記ＭＯＳトランジスタ６１のドレインと接地点Ｖ
ss間に接続され、ゲートにはローデコーダ回路５９の出
力が供給される。ＭＯＳトランジスタ６３のドレイン，
ソース間は、上記ＭＯＳトランジスタ６１，６２のドレ
インと接地点Ｖss間に接続され、ゲートにはＭＯＳトラ
ンジスタ６１のオフ時にワード線ＷＬをローレベルに設
定するための制御信号Ｓが供給される。
【００４３】このワード線系駆動回路２５の特徴的な部
分は、ワード線ＷＬを駆動するドライバがＰチャネル型
のＭＯＳトランジスタ６１であって、そのソースに昇圧
電位φ３で駆動された信号が供給されていること、及び
同時に駆動される上記Ｐ型チャネル型ＭＯＳトランジス
タ６１の数がリフレッシュサイクル選択回路２１の出力
によって変化することにある。このように、ワード線駆
動のためのドライバをＰチャネル型ＭＯＳトランジスタ
で構成する方式は、既に述べたように外部から印加され
る電源電圧が低い場合にもワード線ＷＬの電位を十分高
く設定できることから、近年注目されている技術であ
る。そして、この場合には当然ながらワード線駆動系回
路２５に電源として供給されている昇圧電位φ３には、
高い安定性が要求される。
【００４４】図１１は、上記ワード線駆動系回路２５の
他の構成例を示している。この回路では、ワード線ドラ
イバ選択回路５８をナンドゲート６４とインバータ６６
で構成し、ローデコーダ回路５９をナンドゲート６５、
ノアゲート６７及びインバータ６８で構成している。ワ
ード線ドライバ６０は、Ｐチャネル型ＭＯＳトランジス
タ６１とＮチャネル型ＭＯＳトランジスタ６２で構成し
ており、この回路では図１０に示したＭＯＳトランジス
タ６３は不要となる。インバータ６６の出力及びナンド
ゲート６５の出力はそれぞれ、ノアゲート６７に供給さ
れる。このノアゲート６７の出力はインバータ６８で反
転されてＭＯＳトランジスタ６１，６２のゲートに供給
される。上記ナンドゲート６４，６５，インバータ６
６，６８、及びノアゲート６７にはそれぞれ、電源とし
て昇圧電位φ３が供給される。また、ＭＯＳトランジス
タ６１のソース及びバックゲートには昇圧電位φ３が供
給されるようになっている。
【００４５】このような構成であっても、基本的には図
１０に示した回路と同様な動作を行い同じ効果が得られ
る。
【００４６】上述したような構成によれば、製品仕様を
変更しても負荷回路を最適な電流駆動能力で駆動でき
る。製品仕様の変更としてリフレッシュサイクル変え、
負荷回路としてワード線系駆動回路に昇圧電位を供給す
る場合には、リフレッシュサイクルに応じた最適な電流
駆動能力でワード線駆動系回路を駆動できるので、どの
リフレッシュサイクル設定であってもほぼ同様の書き込
み及び読み出しを保証できる。また、大きな負荷容量を
設ける必要はないので、チップサイズの増大や信頼性の
低下を招くことなくリップルを抑制できる。しかも、１
種類のチップを製造し、スイッチング回路を変更するこ
とで異なるリフレッシュサイクルの製品を形成できるの
で、開発効率や生産効率の低下を防止できる。更に、リ
フレッシュサイクルを、製品テスト時に出荷時とは変え
てテストする場合が考えられるが、このような場合にも
この発明を適用することができる。
【００４７】製品仕様をワイヤボンディングやヒューズ
を用いて変更する半導体記憶装置は、開発効率の向上と
生産効率の向上が得られ、定常的に発生させた昇圧電位
をワード線駆動回路の電源として用いることは、外部か
ら印加される電源電圧の低電圧化に対応するのに優れた
方式である。この発明によれば、両者の利点を有効に引
き出すことができ、開発効率の向上、生産効率の向上、
信頼性の確保、及びチップサイズの縮小等の種々の効果
が得られる。
【００４８】なお、以上述べてきたのは、図１のブロッ
ク図に対応した構成をＤＲＡＭに適用する場合に関する
ものであるが、図２に示した回路もほぼ同様である。図
２に示した内部電圧制御回路は、昇圧電位制御回路と昇
圧電位発生回路がどちらも複数系統存在する場合に好適
である。
【００４９】図１２は、上記図２に示した昇圧電位制御
回路１１と昇圧電位発生回路１３の具体的な構成例を示
している。電流能力制御回路１２の出力信号φ１Ｂ−
１、φ１Ｂ−２及びφ１Ｂ−３はそれぞれ、昇圧電位制
御回路１１−１〜１１−３に供給される。各昇圧電位制
御回路１１−１〜１１−３はそれぞれ、回路１１−１に
代表して示すように、Ｐチャネル型ＭＯＳトランジスタ
Ｑ５，Ｑ６，Ｑ１０とＮチャネル型ＭＯＳトランジスタ
Ｑ７〜Ｑ９から構成されている。ＭＯＳトランジスタＱ
５〜Ｑ９は比較器を構成しており、基準電圧発生回路２
８の出力電位Ｖｒｅｆと昇圧電位φ３を抵抗分割する抵
抗分割回路２７の出力電位とを比較し、比較出力φ２Ｂ
−１をインバータ６９−１の入力端に供給する。ＭＯＳ
トランジスタＱ９，Ｑ１０のゲートには信号φ１Ｂ−１
が供給されており、この信号φ１Ｂ−１が“Ｌ”レベル
の時にはＭＯＳトランジスタＱ１０がオン、ＭＯＳトラ
ンジスタＱ９がオフする。これによって、比較器の動作
が停止するとともに、インバータ６９−１の入力端が
“Ｈ”レベルに設定される。インバータ６９−１の出力
は“Ｌ”レベルとなるので、発振器７０−１は動作を停
止する。一方、信号φ１Ｂ−１が“Ｈ”レベルの時には
ＭＯＳトランジスタＱ９がオン、ＭＯＳトランジスタＱ
１０がオフし、比較器により基準電圧発生回路２８の出
力電位Ｖｒｅｆと昇圧電位φ３を抵抗分割した電位とが
比較される。この比較出力φ２Ｂ−１がインバータ６９
−１の入力端に供給され、昇圧電位φ３の低下が検出さ
れると、インバータ６９−１の入力端が“Ｌ”レベルと
なり発振器７０−１が動作する。これに対し、昇圧電位
φ３が上昇すると、インバータ６９−１の入力端が
“Ｈ”レベルとなり発振器７０−１の動作が停止され
る。そして、このような動作を順次繰り返すことにより
昇圧電位φ３が一定になるように制御する。
【００５０】発振器７０−１が動作すると、この発振出
力がバッファ７１−１を介してチャージポンプ回路７２
−１に供給され、昇圧電位φ３が出力される。
【００５１】他の昇圧電位制御回路１１−２，１１−３
も同様な構成になっており、信号φ１Ｂ−２，φ１Ｂ−
３に応答して同様な動作を行う。従って、電流能力制御
回路１２の出力信号φ１Ｂ−１、φ１Ｂ−２及びφ１Ｂ
−３のレベルに応じて電流駆動能力を選択できる。
【００５２】図１３及び図１４はそれぞれ、上記図３に
示したブロック図における昇圧電位制御回路１１と昇圧
電位発生回路１３の具体的な構成例を示している。これ
らの回路では昇圧電位発生回路１３が昇圧電位制御回路
１１の出力信号φ２Ｃと、電流能力制御回路１２の出力
φ１Ｃを受けるようになっている。この図１３の構成
は、半導体記憶装置が１系統の昇圧電位制御回路と１系
統の昇圧電位発生回路を備えた場合に適用される。この
方式では、電流能力制御回路１２は、昇圧電位発生回路
１３の駆動系統数を変えるのではなく、昇圧電位発生回
路１３の電流供給能力自体を変えるものである。昇圧電
位発生回路１３がチャージポンプ方式の昇圧回路である
場合には、発振器の周波数を変えるか、またはポンプ回
路で電源端子から昇圧電位φ３の出力端子に流れるパス
にトランジスタを挿入し、そのオン電流を変えることで
チャージポンプ回路の電流供給能力を変えることができ
る。図１３は、発振周波数を変える回路構成例であり、
図１４はポンプ回路に流れる電流を変える回路構成例で
ある。
【００５３】図１３に示す回路において、発振器７３−
１〜７３−３はそれぞれ異なる周波数で発振し、これら
の発振器７３−１〜７３−３の発振出力のいずれか１つ
をトランスファゲート７４−１〜７４−３で選択し、バ
ッファ７１を介してチャージポンプ回路７２に供給する
ようにしている。上記各トランスファゲート７４−１〜
７４−３には、上記電流能力制御回路１２の出力信号φ
１Ｃ−１〜φ１Ｃ−３及びその反転信号／φ１Ｃ−１〜
／φ１Ｃ−３が供給されて制御される。選択された発振
器の出力は、トランスファゲート及びバッファ７１を介
してチャージポンプ回路７２に供給される。そして、こ
のチャージポンプ回路７２から選択された発振器の発振
出力に応じた電流供給能力の昇圧電位φ３を出力する。
【００５４】また、図１４に示す回路では、比較器２９
の出力が発振器７０に供給され、この発振器７０の発振
出力がバッファ７５を介してキャパシタ７６の一方の電
極に供給される。このキャパシタ７６の他方の電極に
は、ダイオード７７のアノード及びダイオード７８のカ
ソードが接続される。上記ダイオード７８のアノードと
電源Ｖcc間には、Ｎチャネル型ＭＯＳトランジスタ７９
〜８１の電流通路が並列接続されている。上記ＭＯＳト
ランジスタ７９〜８１のゲートには、上記電流能力制御
回路１２の出力信号φ１Ｃ−１〜φ１Ｃ−３がそれぞれ
出力される。そして、上記ダイオード７７のカソードか
らＭＯＳトランジスタ７９〜８１の合成オン抵抗に応じ
た電流供給能力の昇圧電位φ３を出力するようになって
いる。
【００５５】なお、上述した説明では、昇圧電位発生回
路から出力される昇圧電位がＤＲＡＭのワード線駆動系
回路の電源として用いられ、リフレッシュサイクルに応
じて電流供給能力を変更する場合を例にとって説明した
が、同様にしてＤＲＡＭ以外の半導体記憶装置にも適用
可能なのは勿論である。また、製品仕様の変更によって
負荷が変化し、この負荷に昇圧電位を供給して駆動する
ものであれば、リフレッシュサイクル以外の変更にも適
用できる。
【００５６】
【発明の効果】以上説明したように、この発明によれ
ば、製品仕様を変更しても負荷回路を最適な電流駆動能
力で駆動できる昇圧電位発生回路を備えた半導体記憶装
置が得られる。また、リフレッシュサイクルに応じた電
流駆動能力でワード線駆動系回路を駆動できる昇圧電位
発生回路を備えた半導体記憶装置が得られる。更に、チ
ップサイズの増大や信頼性の低下を招くことなくリップ
ルを抑制できる昇圧電位発生回路を備えた半導体記憶装
置が得られる。
【図面の簡単な説明】
【図１】この発明の第１実施例に係る半導体記憶装置に
ついて説明するためのもので、内部電圧制御回路を抽出
して示すブロック図。
【図２】この発明の第２実施例に係る半導体記憶装置に
ついて説明するためのもので、内部電圧制御回路の他の
構成例を示すブロック図。
【図３】この発明の第３実施例に係る半導体記憶装置に
ついて説明するためのもので、内部電圧制御回路の更に
他の構成例を示すブロック図。
【図４】図１に示した内部電圧発生回路をＤＲＡＭに適
用する場合の具体的な構成例を示すブロック図。
【図５】図４に示した回路におけるリフレッシュサイク
ル選択回路、ワード線駆動電位発生回路、及びローデコ
ーダ回路の詳細なブロック図。
【図６】図５に示した回路におけるワード線系昇圧電位
制御回路のより詳細な構成例を示す回路図。
【図７】図５に示した回路における昇圧電位発生系統制
御回路のより詳細な構成例を示す回路図。
【図８】図５に示した回路における昇圧電位発生回路群
のより詳細な構成例を示す回路図。
【図９】図５に示した回路におけるリフレッシュサイク
ル選択回路の詳細な構成例を示す回路図。
【図１０】図５に示した回路におけるワード線駆動系回
路の構成例を一本のワード線に着目して示す回路図。
【図１１】図５に示した回路におけるワード線駆動系回
路の他の構成例を一本のワード線に着目して示す回路
図。
【図１２】図２に示した昇圧電位制御回路と昇圧電位発
生回路の詳細な構成例を示す回路図。
【図１３】図３に示した昇圧電位制御回路と昇圧電位発
生回路の詳細な構成例を示すもので、発振周波数を変え
る場合の回路図。
【図１４】図３に示した昇圧電位制御回路と昇圧電位発
生回路の詳細な構成例を示すもので、チャージポンプ回
路に流れる電流を変える場合の回路図。
【符号の説明】
１１，１１−１〜１１−３…昇圧電位制御回路、１２…
電流能力制御回路、１３…昇圧電位発生回路、１４…ス
イッチング回路、１５…負荷回路、２０…ワード線駆動
電位発生回路、２１…リフレッシュサイクル選択回路、
２２…ワード線系昇圧電位制御回路、２３…昇圧電位発
生系統制御回路、２４−１〜２４−ｎ…昇圧電位発生回
路、２５…ワード線系駆動回路、２９…比較器、６１…
Ｐチャネル型ＭＯＳトランジスタ、７０，７０−１〜７
０−３，７３−１〜７３−３…発振器、７２，７２−１
〜７２−３…チャージポンプ回路、φ３…昇圧電位、Ｗ
Ｌ…ワード線、Ｖｒｅｆ…基準電位。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 21/8242 27/108 Ｈ０１Ｌ 27/04 Ｂ Ｇ 7210−4Ｍ 27/10 ３２５

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 外部印加電圧より高い昇圧電位を定常的
    に発生させる昇圧電位発生手段と、この昇圧電位発生手
    段の出力電位が電源として供給され、ワード線を駆動す
    るワード線駆動手段と、製品仕様を決定する信号を受
    け、この決定信号に基づいて生成した制御信号を上記昇
    圧電位発生手段に供給し、上記ワード線駆動手段で同時
    に駆動されるワード線が多い場合には上記昇圧電位発生
    手段の電流供給能力を大きくし、同時に駆動されるワー
    ド線が少ない場合には上記昇圧電位発生手段の電流供給
    能力を小さくする制御手段とを具備することを特徴とす
    る半導体記憶装置。
  2. 【請求項２】 前記製品仕様を決定する信号は、リフレ
    ッシュサイクルを決定する信号であることを特徴とする
    請求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記昇圧電位発生手段は、出力端が共通
    接続された複数の昇圧電位発生回路を有し、前記制御手
    段でこれら昇圧電位発生回路が選択されることにより、
    同時に駆動されるワード線の数に応じて電流供給能力を
    変えることを特徴とする請求項１または２に記載の半導
    体記憶装置。
  4. 【請求項４】 前記ワード線駆動手段は、ワード線を高
    レベルに設定するためのＰチャネル型ＭＯＳトランジス
    タを有し、このＰチャネル型ＭＯＳトランジスタに前記
    昇圧電位が与えられることを特徴とする請求項１ないし
    ３いずれか１つの項に記載の半導体記憶装置。
  5. 【請求項５】 前記制御手段は、基準電位と前記昇圧電
    位発生手段から出力される昇圧電位とを比較し、この比
    較結果に基づいて前記昇圧電位を一定に制御する比較手
    段を備えることを特徴とする請求項１ないし４いずれか
    １つの項に記載の半導体記憶装置。
  6. 【請求項６】 外部印加電圧より高い昇圧電位を定常的
    に発生させる昇圧電位発生回路と、製品仕様に応じた切
    り換え信号を出力する第１の回路と、上記昇圧電位発生
    回路の出力電位が電源として供給される第２の回路と、
    上記昇圧電位発生回路から上記第２の回路に供給される
    最大電流を、上記第１の回路から出力される切り換え信
    号に基づいて変化させる第３の回路と、上記昇圧電位発
    生回路の出力を受け、上記昇圧電位が一定になるように
    制御する第４の回路とを具備することを特徴とする半導
    体記憶装置。
  7. 【請求項７】 前記昇圧電位発生回路は昇圧電位を発生
    する複数の電位発生部を備え、前記第４の回路の出力は
    前記第３の回路に供給され、前記第１の回路は前記第２
    の回路及び前記第３の回路に供給され、前記第３の回路
    の出力が前記昇圧電位発生回路に供給されて上記電位発
    生部が選択されることにより前記昇圧電位発生回路から
    前記第２の回路に供給される最大電流を変えることを特
    徴とする請求項６に記載の半導体記憶装置。
  8. 【請求項８】 前記昇圧電位発生回路は昇圧電位を発生
    する複数の電位発生部を備え、前記第１の回路の出力は
    前記第２の回路及び前記第３の回路に供給され、前記第
    ３の回路の出力は前記第４の回路に供給され、前記第４
    の回路の出力が前記昇圧電位発生回路に供給されて上記
    電位発生部が選択されることにより、前記昇圧電位発生
    回路から前記第２の回路に供給される最大電流を変える
    ことを特徴とする請求項６に記載の半導体記憶装置。
  9. 【請求項９】 前記昇圧電位発生回路は発振器を備え、
    前記第１の回路の出力は前記第２の回路及び前記第３の
    回路に供給され、前記第３の回路の出力及び前記第４の
    回路の出力が前記昇圧電位発生回路に供給されることに
    より、上記発振器の発振周波数を変えて前記昇圧電位発
    生回路から前記第２の回路に供給される最大電流を変え
    ることを特徴とする請求項６に記載の半導体記憶装置。
  10. 【請求項１０】 前記昇圧電位発生回路は、出力端に設
    けられたトランジスタを備え、前記第１の回路の出力は
    前記第２の回路及び前記第３の回路に供給され、前記第
    ３の回路の出力及び前記第４の回路の出力が前記昇圧電
    位発生回路に供給されることにより、上記トランジスタ
    のオン抵抗を変えて前記昇圧電位発生回路から前記第２
    の回路に供給される最大電流を変えることを特徴とする
    請求項６に記載の半導体記憶装置。
  11. 【請求項１１】 前記第２の回路はワード線駆動系回路
    であり、前記第１の回路から出力される製品仕様に応じ
    た切り換え信号は、リフレッシュサイクルに応じた信号
    であることを特徴とする請求項６ないし１０のいずれか
    １つの項に記載の半導体記憶装置。
  12. 【請求項１２】 前記昇圧電位は、前記ワード線駆動系
    回路内に設けられ、ワード線を高レベルに設定するＰチ
    ャネル型ＭＯＳトランジスタに与えられることを特徴と
    する請求項６ないし１１のいずれか１つの項に記載の半
    導体記憶装置。
  13. 【請求項１３】 前記昇圧電位発生回路は、チャージポ
    ンプ式の昇圧回路であることを特徴とする請求項６ない
    し１２のいずれか１つの項に記載の半導体記憶装置。
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