JP3183699B2 - 半導体記憶装置 - Google Patents
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- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置、より具
体的にはシェアドセンスアンプを有する半導体記憶装置
において、そのシェアドセンスアンプのトランスファゲ
ートを制御する信号発生回路を有する半導体記憶装置に
関する。
体的にはシェアドセンスアンプを有する半導体記憶装置
において、そのシェアドセンスアンプのトランスファゲ
ートを制御する信号発生回路を有する半導体記憶装置に
関する。
【０００２】
【従来の技術】半導体記憶装置、例えばダイナミックRA
Mでは、図２に示すようにメモリセルやセンスアンプ群
とコントロール回路により構成され、メモリセル群を複
数のサブアレイとして分割配置し、特定のサブアレイを
選択的に活性化して、消費電流の低減、動作マージンの
確保を図ることがよく行われる。図７にはこのようなダ
イナミックRAMにおける図２の点線部分の機能ブロック
図として、MCSi発生回路１０、メモリセルアレイ１６、
センスアンプアレイ１８、トランスファゲート制御信号
発生回路（以下、TG信号発生回路と称す）８０の配置構
成例が図示されている。
Mでは、図２に示すようにメモリセルやセンスアンプ群
とコントロール回路により構成され、メモリセル群を複
数のサブアレイとして分割配置し、特定のサブアレイを
選択的に活性化して、消費電流の低減、動作マージンの
確保を図ることがよく行われる。図７にはこのようなダ
イナミックRAMにおける図２の点線部分の機能ブロック
図として、MCSi発生回路１０、メモリセルアレイ１６、
センスアンプアレイ１８、トランスファゲート制御信号
発生回路（以下、TG信号発生回路と称す）８０の配置構
成例が図示されている。
【０００３】同図において、信号ＭＣＳ１０−ｉ（ｉは
メモリセルアレイの番号）は、特定のサブアレイを選択
的に活性化させるための信号であり、スタンバイ時は電
源電位（以下、Ｖccと称す）レベルをとり、基準電位で
ある接地電位（以下、ＶSSと称す）へ遷移することでサ
ブアレイを選択的に活性化する。この信号を出力するＭ
ＣＳｉ発生回路１０−１〜１０−４はそれぞれ、各サブ
アレイ毎に配置されている。
メモリセルアレイの番号）は、特定のサブアレイを選択
的に活性化させるための信号であり、スタンバイ時は電
源電位（以下、Ｖccと称す）レベルをとり、基準電位で
ある接地電位（以下、ＶSSと称す）へ遷移することでサ
ブアレイを選択的に活性化する。この信号を出力するＭ
ＣＳｉ発生回路１０−１〜１０−４はそれぞれ、各サブ
アレイ毎に配置されている。
【０００４】図４には図７で示されたメモリセルアレイ
１６のメモリセル４０−１〜４０−４及びセンスアンプ
アレイ１８のセンスアンプ４２における一構成例がそれ
ぞれ示されている。メモリセルアレイ１６−１〜１６−
３はそれぞれ、図４に示すごとく、複数のワード線Ｗ
Ｌ、複数のビット線BL、−BL及び、それらの交点にマト
リクス状に配置されたメモリセルから構成される。な
お、図面において符号上に“￣”が記されている信号ま
たは信号線は、本明細書では符号の前に“−”を付して
記載した。
１６のメモリセル４０−１〜４０−４及びセンスアンプ
アレイ１８のセンスアンプ４２における一構成例がそれ
ぞれ示されている。メモリセルアレイ１６−１〜１６−
３はそれぞれ、図４に示すごとく、複数のワード線Ｗ
Ｌ、複数のビット線BL、−BL及び、それらの交点にマト
リクス状に配置されたメモリセルから構成される。な
お、図面において符号上に“￣”が記されている信号ま
たは信号線は、本明細書では符号の前に“−”を付して
記載した。
【０００５】センスアンプアレイ１８−１〜１８−５は
それぞれ、例えばセンスアンプアレイ１８−２に示すよ
うに、２つのＮＭＯＳトランジスタＥＱＴ１，ＥＱＴ２
と、ＮＭＯＳトランジスタＴＧＴ１〜ＴＧＴ４と、セン
スアンプ４２と、トランスファ回路４４とで構成される
ものが繰り返し配置構成されている。
それぞれ、例えばセンスアンプアレイ１８−２に示すよ
うに、２つのＮＭＯＳトランジスタＥＱＴ１，ＥＱＴ２
と、ＮＭＯＳトランジスタＴＧＴ１〜ＴＧＴ４と、セン
スアンプ４２と、トランスファ回路４４とで構成される
ものが繰り返し配置構成されている。
【０００６】２つのＮＭＯＳトランジスタＥＱＴ１及び
ＥＱＴ２は、スタンバイ時にビット線ＢＬ，−ＢＬをＶ
CC／２にイコライズするトランジスタである。また、Ｎ
ＭＯＳトランジスタＴＧＴ１〜ＮＭＯＳトランジスタＴ
ＧＴ４は、ビット線ＢＬ，−ＢＬとセンスアンプ４２と
をＴＧ信号発生回路８０より出力される信号ＴＧｉのレ
ベルに応じて導通、非導通とするトランジスタである。
これらトランジスタＴＧＴ１〜ＴＧＴ４は、信号ＴＧｉ
をゲート信号とし、たとえばドレインとソースがビット
線ＢＬ（Ａ）（−ＢＬ（Ａ）），ＢＬ（Ｂ）（−ＢＬ
（Ｂ））またはセンスアンプ線ＳＡ（Ａ）に接続されて
いる。
ＥＱＴ２は、スタンバイ時にビット線ＢＬ，−ＢＬをＶ
CC／２にイコライズするトランジスタである。また、Ｎ
ＭＯＳトランジスタＴＧＴ１〜ＮＭＯＳトランジスタＴ
ＧＴ４は、ビット線ＢＬ，−ＢＬとセンスアンプ４２と
をＴＧ信号発生回路８０より出力される信号ＴＧｉのレ
ベルに応じて導通、非導通とするトランジスタである。
これらトランジスタＴＧＴ１〜ＴＧＴ４は、信号ＴＧｉ
をゲート信号とし、たとえばドレインとソースがビット
線ＢＬ（Ａ）（−ＢＬ（Ａ）），ＢＬ（Ｂ）（−ＢＬ
（Ｂ））またはセンスアンプ線ＳＡ（Ａ）に接続されて
いる。
【０００７】センスアンプ４２は、駆動信号（図示せ
ず）により駆動され、ビット線情報を検知増幅する回路
である。トランスファ回路４４は、活性化信号ＣＬ１に
より活性化されデータバスＤＢ, −ＤＢとビット線Ｂ
Ｌ，−ＢＬ間を接続しデータの転送を行なう回路であ
る。
ず）により駆動され、ビット線情報を検知増幅する回路
である。トランスファ回路４４は、活性化信号ＣＬ１に
より活性化されデータバスＤＢ, −ＤＢとビット線Ｂ
Ｌ，−ＢＬ間を接続しデータの転送を行なう回路であ
る。
【０００８】図８には、図７に示された従来のTG信号発
生回路８０の構成例が示されている。TG信号発生回路８
０は、図８に示すようにレベルシフタ回路、ナンド回路
NAND８１、インバータINV８１、遅延回路delay１、dela
y２、NMOSトランジスタＴ８５、NMOSトランジスタＴ８
６、ＮＭＯＳキャパシタＣ８１により構成されている。
生回路８０の構成例が示されている。TG信号発生回路８
０は、図８に示すようにレベルシフタ回路、ナンド回路
NAND８１、インバータINV８１、遅延回路delay１、dela
y２、NMOSトランジスタＴ８５、NMOSトランジスタＴ８
６、ＮＭＯＳキャパシタＣ８１により構成されている。
【０００９】レベルシフタ回路は、信号φ81をＮＭＯＳ
トランジスタＴ８５に出力する回路であり、ＰＭＯＳト
ランジスタＴ８１，Ｔ８３と、ＮＭＯＳトランジスタＴ
８２，Ｔ８４とから構成されている。ＮＡＮＤ８１は、
信号ＭＣＳ１０−ｉと信号ＭＣＳ１０−（ｉ＋１）また
は信号ＭＣＳ１０−（ｉ−１）を受け、ＮＭＯＳトラン
ジスタＴ８４のゲート制御信号φ82を出力するゲート回
路である。
トランジスタＴ８５に出力する回路であり、ＰＭＯＳト
ランジスタＴ８１，Ｔ８３と、ＮＭＯＳトランジスタＴ
８２，Ｔ８４とから構成されている。ＮＡＮＤ８１は、
信号ＭＣＳ１０−ｉと信号ＭＣＳ１０−（ｉ＋１）また
は信号ＭＣＳ１０−（ｉ−１）を受け、ＮＭＯＳトラン
ジスタＴ８４のゲート制御信号φ82を出力するゲート回
路である。
【００１０】インバータＩＮＶ８１は、制御信号φ82を
受け、この信号を反転させた信号をゲート制御信号φ83
としてＮＭＯＳトランジスタＴ８２に出力する。遅延回
路ｄｅｌａｙ１は、信号ＭＣＳ１０−ｉを入力し、この
信号ＭＣＳ１０−ｉとは逆相の信号φ84を出力する回路
である。また、遅延回路ｄｅｌａｙ２は、信号ＭＣＳ１
０−（ｉ＋１）または信号ＭＣＳ１０−（ｉ−１）を入
力し、これと逆相の信号φ85を出力する回路である。
受け、この信号を反転させた信号をゲート制御信号φ83
としてＮＭＯＳトランジスタＴ８２に出力する。遅延回
路ｄｅｌａｙ１は、信号ＭＣＳ１０−ｉを入力し、この
信号ＭＣＳ１０−ｉとは逆相の信号φ84を出力する回路
である。また、遅延回路ｄｅｌａｙ２は、信号ＭＣＳ１
０−（ｉ＋１）または信号ＭＣＳ１０−（ｉ−１）を入
力し、これと逆相の信号φ85を出力する回路である。
【００１１】ＮＭＯＳトランジスタＴ８５は、ソースを
ＶCCに、ドレインをノードＮ８１に接続し、ゲートに信
号φ81を受けるトランジスタである。ＮＭＯＳトランジ
スタＴ８６は、ソースをノードＮ８１に、ドレインをＶ
SSに接続し、ゲートに信号φ85を受けるトランジスタで
ある。ＮＭＯＳキャパシタＣ８１は、遅延回路ｄｅｌａ
ｙ１の出力端とノードＮ８１の間に配設されている。こ
こでＰＭＯＳトランジスタＴ８１，Ｔ８３のソースは常
に昇圧電位発生回路（図示せず）で作られる昇圧電位Ｖ
pp（Ｖpp＝ＶCC＋Ｖtn＋α：ＶtnはＮＭＯＳしきい値、
α＞０）に接続されている。
ＶCCに、ドレインをノードＮ８１に接続し、ゲートに信
号φ81を受けるトランジスタである。ＮＭＯＳトランジ
スタＴ８６は、ソースをノードＮ８１に、ドレインをＶ
SSに接続し、ゲートに信号φ85を受けるトランジスタで
ある。ＮＭＯＳキャパシタＣ８１は、遅延回路ｄｅｌａ
ｙ１の出力端とノードＮ８１の間に配設されている。こ
こでＰＭＯＳトランジスタＴ８１，Ｔ８３のソースは常
に昇圧電位発生回路（図示せず）で作られる昇圧電位Ｖ
pp（Ｖpp＝ＶCC＋Ｖtn＋α：ＶtnはＮＭＯＳしきい値、
α＞０）に接続されている。
【００１２】これら図７、図８、図４及び動作波形図
９、図１０を用いて従来のＴＧ信号発生回路８０の動作
を説明する。はじめに図７におけるメモリセルアレイ１
６−２の中のメモリセル、すなわち図４の☆印をつけた
メモリセル４０−１にデータバスの情報（ＶCCレベル）
を書き込む場合を例にとって説明する。まず、スタンバ
イ時（図９、図１０の時刻ｔ1）にはビット線電位をＶ
CC／２にプリチャージする為に、すべてのＴＧ信号を図
８のＮＭＯＳトランジスタＴ８５によりＶCCレベルとす
る。
９、図１０を用いて従来のＴＧ信号発生回路８０の動作
を説明する。はじめに図７におけるメモリセルアレイ１
６−２の中のメモリセル、すなわち図４の☆印をつけた
メモリセル４０−１にデータバスの情報（ＶCCレベル）
を書き込む場合を例にとって説明する。まず、スタンバ
イ時（図９、図１０の時刻ｔ1）にはビット線電位をＶ
CC／２にプリチャージする為に、すべてのＴＧ信号を図
８のＮＭＯＳトランジスタＴ８５によりＶCCレベルとす
る。
【００１３】次に、行と列の選択信号である−ＲＡＳ
（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）がＶＩＨレ
ベルからＶＩＬレベルへ変化したのを受け、ＭＣＳｉ発
生回路１０−２は、信号ＭＣＳ１０−２のみをＶCCレベ
ルからＶSSレベルへ変化させ、メモリセルアレイ１６−
２を選択する。また、信号ＭＣＳ１０−２により、イコ
ライザ信号ＥＱ１，ＥＱ２はＶCCレベルからＶSSレベル
へ変化し、Ｘ−デコーダ、ワードドライバ（いずれも図
示せず）によりワード線ＷＬを活性化する。
（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）がＶＩＨレ
ベルからＶＩＬレベルへ変化したのを受け、ＭＣＳｉ発
生回路１０−２は、信号ＭＣＳ１０−２のみをＶCCレベ
ルからＶSSレベルへ変化させ、メモリセルアレイ１６−
２を選択する。また、信号ＭＣＳ１０−２により、イコ
ライザ信号ＥＱ１，ＥＱ２はＶCCレベルからＶSSレベル
へ変化し、Ｘ−デコーダ、ワードドライバ（いずれも図
示せず）によりワード線ＷＬを活性化する。
【００１４】信号ＭＣＳ１０−２がＶSSレベルとなった
ことにより、ＴＧ信号発生回路８０−２，８０−５はＮ
ＭＯＳトランジスタＴ８４がオン、ＮＭＯＳトランジス
タＴ８２がオフし、φ81がＶSSレベルとなり、その後φ
85がＶCCレベルとなることで、信号ＴＧ３及びＴＧ６を
ＶSSレベルとし、非選択メモリセルアレイ１６−１，１
６−３とセンスアンプアレイ１８−２，１８−３とを非
導通状態とする。ＴＧ信号発生回路８０−３，８０−４
では、上記と同様にφ81がＶSSレベルとなるが、信号Ｍ
ＣＳ１０−１，ＭＣＳ１０−３がＶCCレベルであるので
φ85はＶSSレベルを保持し、ＮＭＯＳトランジスタＴ８
６はオフしている。
ことにより、ＴＧ信号発生回路８０−２，８０−５はＮ
ＭＯＳトランジスタＴ８４がオン、ＮＭＯＳトランジス
タＴ８２がオフし、φ81がＶSSレベルとなり、その後φ
85がＶCCレベルとなることで、信号ＴＧ３及びＴＧ６を
ＶSSレベルとし、非選択メモリセルアレイ１６−１，１
６−３とセンスアンプアレイ１８−２，１８−３とを非
導通状態とする。ＴＧ信号発生回路８０−３，８０−４
では、上記と同様にφ81がＶSSレベルとなるが、信号Ｍ
ＣＳ１０−１，ＭＣＳ１０−３がＶCCレベルであるので
φ85はＶSSレベルを保持し、ＮＭＯＳトランジスタＴ８
６はオフしている。
【００１５】その後、遅延回路ｄｅｌａｙ１の出力φ84
がＶCCレベルへ変化し、ＮＭＯＳキャパシタＣ８１によ
りＴＧ４及びＴＧ５はＶPPレベル（ＶCC＋（Ｃ1 ／（Ｃ
1 ＋ＣS ））×ＶCC＋α、ＣS は寄生容量、α＞０、
（Ｃ1 ／（Ｃ1 ＋ＣS ））×ＶCC＞ＴＧＴ１〜ＴＧＴ４
のしきい値）となり、ＳＡＢ（Ａ），−ＳＡＢ（Ａ）と
ＢＬ（Ｂ），−ＢＬ（Ｂ）間、ＳＡＢ（Ｂ），−ＳＡＢ
（Ｂ）とＢＬ（Ｃ）・−ＢＬ（Ｃ）間とを導通状態と
し、データバスのＶCCレベルをメモリセルへ書き込み可
能とする。この時、他のＴＧ信号発生回路８０−１，８
０−６，８０−７，８０−８では、信号ＭＣＳはＶCCレ
ベルのままであるので、ＴＧ信号はＶCCレベルを維持す
る（以上時刻ｔ2 ）。
がＶCCレベルへ変化し、ＮＭＯＳキャパシタＣ８１によ
りＴＧ４及びＴＧ５はＶPPレベル（ＶCC＋（Ｃ1 ／（Ｃ
1 ＋ＣS ））×ＶCC＋α、ＣS は寄生容量、α＞０、
（Ｃ1 ／（Ｃ1 ＋ＣS ））×ＶCC＞ＴＧＴ１〜ＴＧＴ４
のしきい値）となり、ＳＡＢ（Ａ），−ＳＡＢ（Ａ）と
ＢＬ（Ｂ），−ＢＬ（Ｂ）間、ＳＡＢ（Ｂ），−ＳＡＢ
（Ｂ）とＢＬ（Ｃ）・−ＢＬ（Ｃ）間とを導通状態と
し、データバスのＶCCレベルをメモリセルへ書き込み可
能とする。この時、他のＴＧ信号発生回路８０−１，８
０−６，８０−７，８０−８では、信号ＭＣＳはＶCCレ
ベルのままであるので、ＴＧ信号はＶCCレベルを維持す
る（以上時刻ｔ2 ）。
【００１６】−ＲＡＳがＶＩＨレベルへ変化し、ワード
線ＷＬを立ち下げた後、信号ＭＣＳ１０−２をＶCCレベ
ルへ変化させる。これを受けて、ＴＧ信号発生回路８０
−２，８０−５では、φ85がＶSSレベルとなり、またφ
82, φ83によりトランジスタＴ８４がオフ、Ｔ８２がオ
ンし、φ81がＶCC＋Ｖｔ＋αとなり、トランジスタＴ８
５を介して、ＴＧ３，６をＶSSレベルからＶCCレベルへ
変化させる。また、ＴＧ信号発生回路８０−３，８０−
４では、上記同様φ84をＶCC＋Ｖｔ＋αとし、また、φ
84をＶSSレベルとすることでＴＧ４，ＴＧ５をＶPPレベ
ルからＶCCレベルへと変化させる。その後、イコライズ
信号ＥＱ１，ＥＱ２をＶCCレベルへ変化させ、ビット線
をＶCC／２にプリチャージさせ、動作を完了する（以上
時刻ｔ3）。
線ＷＬを立ち下げた後、信号ＭＣＳ１０−２をＶCCレベ
ルへ変化させる。これを受けて、ＴＧ信号発生回路８０
−２，８０−５では、φ85がＶSSレベルとなり、またφ
82, φ83によりトランジスタＴ８４がオフ、Ｔ８２がオ
ンし、φ81がＶCC＋Ｖｔ＋αとなり、トランジスタＴ８
５を介して、ＴＧ３，６をＶSSレベルからＶCCレベルへ
変化させる。また、ＴＧ信号発生回路８０−３，８０−
４では、上記同様φ84をＶCC＋Ｖｔ＋αとし、また、φ
84をＶSSレベルとすることでＴＧ４，ＴＧ５をＶPPレベ
ルからＶCCレベルへと変化させる。その後、イコライズ
信号ＥＱ１，ＥＱ２をＶCCレベルへ変化させ、ビット線
をＶCC／２にプリチャージさせ、動作を完了する（以上
時刻ｔ3）。
【００１７】
【発明が解決しようとする課題】しかしながらこのよう
な半導体記憶装置におけるＴＧ信号発生回路８０では、
ＴＧ信号レベルをＶPPレベルとするために各ＴＧ信号発
生回路８０毎にＮＭＯＳキャパシタＣ81を必要とするた
め、ＴＧ信号発生回路８０のパターン面積が大きくなる
という問題がある。特に、半導体記憶装置におけるメモ
リの大容量化が進と、センスアンプ数が増大するため、
ＴＧ信号線に接続するトランスファゲート数が増えゲー
ト容量が大きくなる。この大きな容量を駆動するために
ＮＭＯＳキャパシタＣ81を大きくしなければならず、パ
ターン面積はさらに大きくなってしまう。
な半導体記憶装置におけるＴＧ信号発生回路８０では、
ＴＧ信号レベルをＶPPレベルとするために各ＴＧ信号発
生回路８０毎にＮＭＯＳキャパシタＣ81を必要とするた
め、ＴＧ信号発生回路８０のパターン面積が大きくなる
という問題がある。特に、半導体記憶装置におけるメモ
リの大容量化が進と、センスアンプ数が増大するため、
ＴＧ信号線に接続するトランスファゲート数が増えゲー
ト容量が大きくなる。この大きな容量を駆動するために
ＮＭＯＳキャパシタＣ81を大きくしなければならず、パ
ターン面積はさらに大きくなってしまう。
【００１８】また、ＴＧ信号をＶCCレベルからＶSSレベ
ルあるいはＶPPレベルへ変化させる時、２つのｄｅｌａ
ｙ回路を使ってダイナミック型制御を行なっているの
で、タイミングがずれると貫通電流の発生や、効率よく
昇圧電位を発生させることができなくなるという問題が
ある。
ルあるいはＶPPレベルへ変化させる時、２つのｄｅｌａ
ｙ回路を使ってダイナミック型制御を行なっているの
で、タイミングがずれると貫通電流の発生や、効率よく
昇圧電位を発生させることができなくなるという問題が
ある。
【００１９】本発明はこのような従来技術の欠点を解消
し、ＴＧ信号発生回路のパターン面積を低減するととも
に、貫通電流防止や効率よく昇圧するためのタイミング
調整用のｄｅｌａｙ回路を削除し、メモリセル選択信号
のみで容易に制御できるようにする半導体記憶装置を提
供することを目的とする。
し、ＴＧ信号発生回路のパターン面積を低減するととも
に、貫通電流防止や効率よく昇圧するためのタイミング
調整用のｄｅｌａｙ回路を削除し、メモリセル選択信号
のみで容易に制御できるようにする半導体記憶装置を提
供することを目的とする。
【００２０】
【課題を解決するための手段】本発明は上述の課題を解
決するために、情報を記憶する複数のメモリセルアレイ
がトランスファゲートを介して接続され、このトランス
ファゲート制御信号を前記所定のトランスファゲートに
出力する複数のトランスファゲート制御信号発生回路
と、このトランスファゲート制御信号発生回路を選択的
に活性化する選択信号を出力する複数の選択信号発生回
路とを有する半導体記憶装置において、トランスファゲ
ート制御信号発生回路は、第１の電源レベルおよび基準
電位に接続されるとともに、選択信号発生回路より第１
の選択信号を入力し、この第１の選択信号に応じて第１
の電源レベルおよび基準電位のいずれかを出力する第１
の制御回路と、第１の電源レベルに接続されるとともに
第２の選択信号を入力し、第１の制御回路からの出力に
応じて第１の電源レベルおよび第２の選択信号のレベル
のいずれかを出力する第２の制御回路とを有し、第２の
制御回路は、ソースが第１の電源レベルに、ドレインが
出力ノードに、ゲートが第１の制御回路の出力にそれぞ
れ接続された第１のトランジスタと、ドレインが出力ノ
ードに、ソースが第２の電源レベルと基準電位をとる前
記第２の選択信号線に、ゲートが第１の制御回路の出力
にそれぞれ接続された第２のトランジスタとを有する。
第２の制御回路より出力されるトランスファゲート制御
信号は、第１の選択信号と第２の選択信号のレベルに応
じて、第１の電源レベルと、第２の電源レベルと、基準
電位のいずれかの値をとる。
決するために、情報を記憶する複数のメモリセルアレイ
がトランスファゲートを介して接続され、このトランス
ファゲート制御信号を前記所定のトランスファゲートに
出力する複数のトランスファゲート制御信号発生回路
と、このトランスファゲート制御信号発生回路を選択的
に活性化する選択信号を出力する複数の選択信号発生回
路とを有する半導体記憶装置において、トランスファゲ
ート制御信号発生回路は、第１の電源レベルおよび基準
電位に接続されるとともに、選択信号発生回路より第１
の選択信号を入力し、この第１の選択信号に応じて第１
の電源レベルおよび基準電位のいずれかを出力する第１
の制御回路と、第１の電源レベルに接続されるとともに
第２の選択信号を入力し、第１の制御回路からの出力に
応じて第１の電源レベルおよび第２の選択信号のレベル
のいずれかを出力する第２の制御回路とを有し、第２の
制御回路は、ソースが第１の電源レベルに、ドレインが
出力ノードに、ゲートが第１の制御回路の出力にそれぞ
れ接続された第１のトランジスタと、ドレインが出力ノ
ードに、ソースが第２の電源レベルと基準電位をとる前
記第２の選択信号線に、ゲートが第１の制御回路の出力
にそれぞれ接続された第２のトランジスタとを有する。
第２の制御回路より出力されるトランスファゲート制御
信号は、第１の選択信号と第２の選択信号のレベルに応
じて、第１の電源レベルと、第２の電源レベルと、基準
電位のいずれかの値をとる。
【００２１】
【００２２】
【作用】本発明によれば、トランスファゲート制御信号
発生回路は、第１の制御回路に入力される第１の選択信
号の値に応じて、第１の電源レベルまたは基準電位を出
力する。第２の制御回路は、この出力と、入力した第２
の選択信号の値に応じて第１の電源レベルと、第２の電
源レベルと、基準電位のいずれかをトランスファ制御信
号としてトランスファゲートに出力する。
発生回路は、第１の制御回路に入力される第１の選択信
号の値に応じて、第１の電源レベルまたは基準電位を出
力する。第２の制御回路は、この出力と、入力した第２
の選択信号の値に応じて第１の電源レベルと、第２の電
源レベルと、基準電位のいずれかをトランスファ制御信
号としてトランスファゲートに出力する。
【００２３】
【実施例】次に添付図面を参照して本発明による半導体
記憶装置及びＴＧ信号発生回路の実施例を詳細に説明す
る。
記憶装置及びＴＧ信号発生回路の実施例を詳細に説明す
る。
【００２４】図２はシェアドセンスアンプを有する本実
施例における半導体記憶装置の概略図であり、メモリセ
ルセンスアンプ群とコントロール回路を有する。図３
は、図２における点線部分を拡大したときの機能ブロッ
ク図として、メモリセルアレイ１６−１〜１６−４、セ
ンスアンプアレイ１８−１〜１８−５、ＭＣＳｉ発生回
路１０−１〜１０−４、昇圧電位ＶPP発生回路１４、及
びＴＧ信号発生回路１２−１〜１２−８の配置構成例が
示されている。
施例における半導体記憶装置の概略図であり、メモリセ
ルセンスアンプ群とコントロール回路を有する。図３
は、図２における点線部分を拡大したときの機能ブロッ
ク図として、メモリセルアレイ１６−１〜１６−４、セ
ンスアンプアレイ１８−１〜１８−５、ＭＣＳｉ発生回
路１０−１〜１０−４、昇圧電位ＶPP発生回路１４、及
びＴＧ信号発生回路１２−１〜１２−８の配置構成例が
示されている。
【００２５】ＴＧ信号を出力するＴＧ信号発生回路１２
は、各メモリセルアレイ１６に対し２つずつ配置され
る。ＴＧ信号発生回路１２からのＴＧ信号は、メモリセ
ルアレイ１６の隣に配置されたセンスアンプアレイ１８
に入力され、センスアンプアレイ１８のトランスファゲ
ートＴＧＴ１〜ＴＧＴ１２（図４参照）を制御する。昇
圧電位ＶPP発生回路１４は、ＶccとＶssとの間に設けら
れたオンチップ電源発生回路であり、これによりＶppが
駆動される。
は、各メモリセルアレイ１６に対し２つずつ配置され
る。ＴＧ信号発生回路１２からのＴＧ信号は、メモリセ
ルアレイ１６の隣に配置されたセンスアンプアレイ１８
に入力され、センスアンプアレイ１８のトランスファゲ
ートＴＧＴ１〜ＴＧＴ１２（図４参照）を制御する。昇
圧電位ＶPP発生回路１４は、ＶccとＶssとの間に設けら
れたオンチップ電源発生回路であり、これによりＶppが
駆動される。
【００２６】なお、本実施例において、メモリセルアレ
イ１６及びセンスアンプアレイ１８の構成は、従来例の
説明の項で既述した図４に示した回路構成をとるため、
ここでは説明を省略する。
イ１６及びセンスアンプアレイ１８の構成は、従来例の
説明の項で既述した図４に示した回路構成をとるため、
ここでは説明を省略する。
【００２７】図１は、図３に示した半導体記憶装置に適
用されるＴＧ信号発生回路の第１の実施例を示す回路図
である。同実施例におけるＴＧ信号発生回路１２は、Ｖ
ppレベル、ＶccレベルまたはＶssレベルのＴＧ信号をノ
ードＮ３より出力する回路であり、制御回路１３を構成
するＰＭＯＳトランジスタＴ１、ＮＭＯＳトランジスタ
Ｔ２、ＰＭＯＳトランジスタＴ３及びＮＭＯＳトランジ
スタＴ４と、制御回路１５を構成するＰＭＯＳトランジ
スタＴ５及びＮＭＯＳトランジスタＴ６と、インバータ
ＩＮＶ１により構成されている。
用されるＴＧ信号発生回路の第１の実施例を示す回路図
である。同実施例におけるＴＧ信号発生回路１２は、Ｖ
ppレベル、ＶccレベルまたはＶssレベルのＴＧ信号をノ
ードＮ３より出力する回路であり、制御回路１３を構成
するＰＭＯＳトランジスタＴ１、ＮＭＯＳトランジスタ
Ｔ２、ＰＭＯＳトランジスタＴ３及びＮＭＯＳトランジ
スタＴ４と、制御回路１５を構成するＰＭＯＳトランジ
スタＴ５及びＮＭＯＳトランジスタＴ６と、インバータ
ＩＮＶ１により構成されている。
【００２８】ＰＭＯＳトランジスタＴ１は、ソースをＶ
pp配線に、ドレインをノードＮ１に、ゲートをノードＮ
２に接続されている。なお、電圧Ｖppは、Ｖpp＝ＶCC＋
Ｖtn＋αの値をとり、この中のパラメータαはα＞０
で、電圧Ｖtnはシェアドセンスアンプトランスファゲー
トのしきい値である。
pp配線に、ドレインをノードＮ１に、ゲートをノードＮ
２に接続されている。なお、電圧Ｖppは、Ｖpp＝ＶCC＋
Ｖtn＋αの値をとり、この中のパラメータαはα＞０
で、電圧Ｖtnはシェアドセンスアンプトランスファゲー
トのしきい値である。
【００２９】ＮＭＯＳトランジスタＴ２は、ソースをノ
ードＮ１に、ドレインをＶSSに、ゲートを分割配置され
たメモリセルアレイの分割動作を制御する信号ＭＣＳ１
０−ｉ（ｉはメモリセルアレイの番号）の信号線ＭＣＳ
１０−ｉと接続されている。ＰＭＯＳトランジスタＴ３
は、ソースをＶPP配線に、ドレインをノードＮ２に、ゲ
ートをノードＮ１に接続されている。
ードＮ１に、ドレインをＶSSに、ゲートを分割配置され
たメモリセルアレイの分割動作を制御する信号ＭＣＳ１
０−ｉ（ｉはメモリセルアレイの番号）の信号線ＭＣＳ
１０−ｉと接続されている。ＰＭＯＳトランジスタＴ３
は、ソースをＶPP配線に、ドレインをノードＮ２に、ゲ
ートをノードＮ１に接続されている。
【００３０】インバータＩＮＶ１は、入力側が信号線Ｍ
ＣＳ１０−ｉに接続され、これより入力した信号を反転
させた信号φ1 をＮＭＯＳトランジスタＴ４に出力する
インバータである。ＮＭＯＳトランジスタＴ４は、ソー
スをノードＮ２に、ドレインをＶSSに、ゲートをインバ
ータＩＮＶ１の出力側に接続され、インバータＩＮＶ１
より信号φ1 を受ける。
ＣＳ１０−ｉに接続され、これより入力した信号を反転
させた信号φ1 をＮＭＯＳトランジスタＴ４に出力する
インバータである。ＮＭＯＳトランジスタＴ４は、ソー
スをノードＮ２に、ドレインをＶSSに、ゲートをインバ
ータＩＮＶ１の出力側に接続され、インバータＩＮＶ１
より信号φ1 を受ける。
【００３１】ＰＭＯＳトランジスタＴ５は、ソースをＶ
PP配線に、ドレインをノードＮ３に、ゲートをノードＮ
２に接続されている。ＮＭＯＳトランジスタＴ６は、ソ
ースをノードＮ３に、ドレインを信号線ＭＣＳ１０−
（ｉ＋１）またはＭＣＳ１０−（ｉ−１）に、ゲートを
ノードＮ２に接続されている。
PP配線に、ドレインをノードＮ３に、ゲートをノードＮ
２に接続されている。ＮＭＯＳトランジスタＴ６は、ソ
ースをノードＮ３に、ドレインを信号線ＭＣＳ１０−
（ｉ＋１）またはＭＣＳ１０−（ｉ−１）に、ゲートを
ノードＮ２に接続されている。
【００３２】次に、同実施例におけるＴＧ信号の動作の
概略を説明する。この動作説明では、図４のＵＮＩＴ１
において、メモリセルアレイ１６−２を選択、メモリセ
ルアレイ１６−３を非選択とする場合を説明する。
概略を説明する。この動作説明では、図４のＵＮＩＴ１
において、メモリセルアレイ１６−２を選択、メモリセ
ルアレイ１６−３を非選択とする場合を説明する。
【００３３】信号ＴＧ６をＶSSレベルとすることでメモ
リセルアレイ１６−３とセンスアンプアレイ１８−３と
を非導通とし、信号ＴＧ５をＶPPレベルとすることでメ
モリセルアレイ１６−２内メモリセルにＶCCフルレベル
のデータの書き込みを可能とする。また、スタンバイ時
は、ＶCCレベルとすることでビット線の電位をＶCC／２
にプリチャージする。
リセルアレイ１６−３とセンスアンプアレイ１８−３と
を非導通とし、信号ＴＧ５をＶPPレベルとすることでメ
モリセルアレイ１６−２内メモリセルにＶCCフルレベル
のデータの書き込みを可能とする。また、スタンバイ時
は、ＶCCレベルとすることでビット線の電位をＶCC／２
にプリチャージする。
【００３４】なお、前述したメモリセル選択信号ＭＣＳ
１０−ｉは、例えばロウアドレス信号をデコードして発
生させ、ＶSSレベルとすることでメモリセルアレイを選
択的に活性化し、スタンバイ時及び非選択メモリセルア
レイではＶCCレベルをとる信号である。
１０−ｉは、例えばロウアドレス信号をデコードして発
生させ、ＶSSレベルとすることでメモリセルアレイを選
択的に活性化し、スタンバイ時及び非選択メモリセルア
レイではＶCCレベルをとる信号である。
【００３５】次に、ＴＧ信号発生回路の第１の実施例に
ついて、図１、図３、図４、図５及び図６を用いて動作
を説明する。図３におけるメモリセルアレイ１６−２を
選択し、図４において☆印をつけたメモリセル４０−１
にＶCCレベルのデータを書き込む場合を例に説明する。
ついて、図１、図３、図４、図５及び図６を用いて動作
を説明する。図３におけるメモリセルアレイ１６−２を
選択し、図４において☆印をつけたメモリセル４０−１
にＶCCレベルのデータを書き込む場合を例に説明する。
【００３６】まずスタンバイ時は、信号ＭＣＳ１０−ｉ
はすべてＶCCレベルであるため、図１において、ＮＭＯ
ＳトランジスタＴ２はオン、ＮＭＯＳトランジスタＴ４
はオフ、ＰＭＯＳトランジスタＴ３はオン、ＰＭＯＳト
ランジスタＴ１はオフしており、ノードＮ２は昇圧電位
ＶPPレベルをとる。さらにＰＭＯＳトランジスタＴ５は
オフ、ＮＭＯＳトランジスタＴ６はオンしているため、
ＴＧ信号は、ＮＭＯＳトランジスタＴ６を介してＭＣＳ
１０−（ｉ＋１）またはＭＣＳ１０−（ｉ−１）により
ＶCCレベルとなる。
はすべてＶCCレベルであるため、図１において、ＮＭＯ
ＳトランジスタＴ２はオン、ＮＭＯＳトランジスタＴ４
はオフ、ＰＭＯＳトランジスタＴ３はオン、ＰＭＯＳト
ランジスタＴ１はオフしており、ノードＮ２は昇圧電位
ＶPPレベルをとる。さらにＰＭＯＳトランジスタＴ５は
オフ、ＮＭＯＳトランジスタＴ６はオンしているため、
ＴＧ信号は、ＮＭＯＳトランジスタＴ６を介してＭＣＳ
１０−（ｉ＋１）またはＭＣＳ１０−（ｉ−１）により
ＶCCレベルとなる。
【００３７】なお、ＮＭＯＳトランジスタＴ６のしきい
値は、シェアドセンスアンプトランスファゲートのしき
い値とほぼ等しい値とする。
値は、シェアドセンスアンプトランスファゲートのしき
い値とほぼ等しい値とする。
【００３８】次に、行と列の選択信号である−ＲＡＳを
ロウレベルとし、図３の信号ＭＣＳ１０−２のみをＶSS
レベルへ変化させ、図４のイコライズ信号ＥＱ１，２の
みをＶSSレベルとした後、Ｘ−デコーダ、ワードドライ
バ（図示せず）によりＷＬ１を選択し、ハイレベルへ変
化させる。
ロウレベルとし、図３の信号ＭＣＳ１０−２のみをＶSS
レベルへ変化させ、図４のイコライズ信号ＥＱ１，２の
みをＶSSレベルとした後、Ｘ−デコーダ、ワードドライ
バ（図示せず）によりＷＬ１を選択し、ハイレベルへ変
化させる。
【００３９】その後、図３のセンスアンプアレイ１８−
２，１８−３とメモリセルアレイ１６−１，１６−３を
切り離すために、ＴＧ信号発生回路１２−２，１２−５
により信号ＴＧ３，ＴＧ６をＶSSレベルとし、フルレベ
ルのデータをメモリセルに書き込むためにＴＧ信号発生
回路１２−３，１２−４により信号ＴＧ４，ＴＧ５をＶ
PPレベルとする必要がある。
２，１８−３とメモリセルアレイ１６−１，１６−３を
切り離すために、ＴＧ信号発生回路１２−２，１２−５
により信号ＴＧ３，ＴＧ６をＶSSレベルとし、フルレベ
ルのデータをメモリセルに書き込むためにＴＧ信号発生
回路１２−３，１２−４により信号ＴＧ４，ＴＧ５をＶ
PPレベルとする必要がある。
【００４０】まず、信号ＴＧ３，ＴＧ６をＶSSレベルと
する時のＴＧ信号発生回路１２−２，１２−５の動作を
説明する。図５にこのときの動作波形を示す。ＴＧ信号
発生回路１２−２及び１２−５の図１における信号ＭＣ
Ｓ１０−ｉは、ＭＣＳ発生回路１０−１，１０−３でＶ
CCレベルであるので、ノードＮ２のレベルはスタンバイ
時と同じくＶPPレベルである。しかし、信号ＭＣＳ１０
−（ｉ±１）へはＶSSレベルへ変化したＭＣＳ１０−２
が接続されているため、ＮＭＯＳトランジスタＴ６を介
して信号ＴＧ３，ＴＧ６はＶSSレベルへ変化する。
する時のＴＧ信号発生回路１２−２，１２−５の動作を
説明する。図５にこのときの動作波形を示す。ＴＧ信号
発生回路１２−２及び１２−５の図１における信号ＭＣ
Ｓ１０−ｉは、ＭＣＳ発生回路１０−１，１０−３でＶ
CCレベルであるので、ノードＮ２のレベルはスタンバイ
時と同じくＶPPレベルである。しかし、信号ＭＣＳ１０
−（ｉ±１）へはＶSSレベルへ変化したＭＣＳ１０−２
が接続されているため、ＮＭＯＳトランジスタＴ６を介
して信号ＴＧ３，ＴＧ６はＶSSレベルへ変化する。
【００４１】次に、信号ＴＧ４，ＴＧ６をＶPPレベルと
する時のＴＧ信号発生回路１２−３，１２−４の動作を
説明する。図６にこのときの動作波形を示す。ＴＧ信号
発生回路１２−３及び１２−４の図１における信号ＭＣ
Ｓ１０−ｉはともにＶSSレベルへ変化したＭＣＳ発生回
路１０−２であるため、信号φ1 はインバータＩＮＶ１
によりＶCCレベルとなり、ＮＭＯＳトランジスタＴ２は
オフ、ＮＭＯＳトランジスタＴ４はオン、ＰＭＯＳトラ
ンジスタＴ１はオン、ＰＭＯＳトランジスタＴ２はオフ
状態となり、ノードＮ２はＶSSレベルとなる。
する時のＴＧ信号発生回路１２−３，１２−４の動作を
説明する。図６にこのときの動作波形を示す。ＴＧ信号
発生回路１２−３及び１２−４の図１における信号ＭＣ
Ｓ１０−ｉはともにＶSSレベルへ変化したＭＣＳ発生回
路１０−２であるため、信号φ1 はインバータＩＮＶ１
によりＶCCレベルとなり、ＮＭＯＳトランジスタＴ２は
オフ、ＮＭＯＳトランジスタＴ４はオン、ＰＭＯＳトラ
ンジスタＴ１はオン、ＰＭＯＳトランジスタＴ２はオフ
状態となり、ノードＮ２はＶSSレベルとなる。
【００４２】よって、ＰＭＯＳトランジスタＴ５はオ
ン、ＮＭＯＳトランジスタＴ６はオフするので、信号Ｔ
Ｇ４，ＴＧ５はＶPPレベルへ変化する。これら信号ＴＧ
３，ＴＧ４，ＴＧ５，ＴＧ６の変化により、図４のトラ
ンジスタＴＧＴ３、トランジスタＴＧＴ５を介して☆印
のメモリセル４０−１へデータバスのフルレベルデータ
の書き込みが可能となる。
ン、ＮＭＯＳトランジスタＴ６はオフするので、信号Ｔ
Ｇ４，ＴＧ５はＶPPレベルへ変化する。これら信号ＴＧ
３，ＴＧ４，ＴＧ５，ＴＧ６の変化により、図４のトラ
ンジスタＴＧＴ３、トランジスタＴＧＴ５を介して☆印
のメモリセル４０−１へデータバスのフルレベルデータ
の書き込みが可能となる。
【００４３】図３のＴＧ信号発生回路１２−１，１２−
６，１２−７，１２−８においては、信号ＭＣＳ１０−
０，１０−１，１０−２，１０−３，１０−４がＶCCレ
ベルのままであるので、信号ＴＧ２，ＴＧ７，ＴＧ８，
ＴＧ９をＶCCレベルのまま維持する。その後、−ＲＡＳ
を立ち上げ信号ＭＣＳ１０−２をＶSSレベルからＶCCレ
ベルへ変化させる。
６，１２−７，１２−８においては、信号ＭＣＳ１０−
０，１０−１，１０−２，１０−３，１０−４がＶCCレ
ベルのままであるので、信号ＴＧ２，ＴＧ７，ＴＧ８，
ＴＧ９をＶCCレベルのまま維持する。その後、−ＲＡＳ
を立ち上げ信号ＭＣＳ１０−２をＶSSレベルからＶCCレ
ベルへ変化させる。
【００４４】これを受けて、まずＴＧ信号発生回路１２
−３，１２−４では、図４において、インバータＩＮＶ
１により信号φ1 がＶSSレベルとなるので、ＮＭＯＳト
ランジスタＴ２はオン、ＮＭＯＳトランジスタＴ４はオ
フ、ＰＭＯＳトランジスタＴ１はオフ、ＰＭＯＳトラン
ジスタＴ３はオンとなる。したがって、ノードＮ２はＶ
PPレベルとなり、ＰＭＯＳトラジスタＴ５はオフ、ＮＭ
ＯＳトランジスタＴ６はオンするため、ＮＭＯＳトラン
ジスタＴ６を介して、ＶCCレベルである信号ＭＣＳ１０
−１，１０−３により信号ＴＧ４，ＴＧ５はＶPPレベル
からＶCCレベルへ変化する。
−３，１２−４では、図４において、インバータＩＮＶ
１により信号φ1 がＶSSレベルとなるので、ＮＭＯＳト
ランジスタＴ２はオン、ＮＭＯＳトランジスタＴ４はオ
フ、ＰＭＯＳトランジスタＴ１はオフ、ＰＭＯＳトラン
ジスタＴ３はオンとなる。したがって、ノードＮ２はＶ
PPレベルとなり、ＰＭＯＳトラジスタＴ５はオフ、ＮＭ
ＯＳトランジスタＴ６はオンするため、ＮＭＯＳトラン
ジスタＴ６を介して、ＶCCレベルである信号ＭＣＳ１０
−１，１０−３により信号ＴＧ４，ＴＧ５はＶPPレベル
からＶCCレベルへ変化する。
【００４５】また、ＴＧ信号発生回路１２−２，１２−
５では、ＮＭＯＳトランジスタＴ６はオン状態のままで
あるので、信号ＴＧ３，ＴＧ６へは信号ＭＣＳ１１の変
化がそのまま伝わり、ＶSSレベルからＶCCレベルへ変化
する。上記動作と並行して、ワード線ＷＬ１はハイレベ
ルからロウレベルへ、イコライザＥＱ１，ＥＱ２はロウ
レベルからハイレベルへ変化させ、ビット線のプリチャ
ージを行ない一連の動作を完了する。なお、この第１の
実施例において、昇圧電位ＶPP発生回路１４は、ＴＧ信
号発生回路１２全体に対し１つ、あるいは複数のＴＧ信
号発生回路毎に設けてもよい。
５では、ＮＭＯＳトランジスタＴ６はオン状態のままで
あるので、信号ＴＧ３，ＴＧ６へは信号ＭＣＳ１１の変
化がそのまま伝わり、ＶSSレベルからＶCCレベルへ変化
する。上記動作と並行して、ワード線ＷＬ１はハイレベ
ルからロウレベルへ、イコライザＥＱ１，ＥＱ２はロウ
レベルからハイレベルへ変化させ、ビット線のプリチャ
ージを行ない一連の動作を完了する。なお、この第１の
実施例において、昇圧電位ＶPP発生回路１４は、ＴＧ信
号発生回路１２全体に対し１つ、あるいは複数のＴＧ信
号発生回路毎に設けてもよい。
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
【００５９】
【００６０】
【００６１】
【００６２】
【００６３】
【発明の効果】このように本発明によれば以下に示す効
果がある。 １．ＴＧ信号を、ＰＭＯＳトランジスタを使ったスタテ
ィック型のドライバーで駆動するようにしたので、ＴＧ
信号に昇圧電位をフルレベル与えることができる。 ２．各ＴＧ信号発生回路毎に設けていたブーストキャパ
シタを削除したため、パターン面積を小さくでき、ＴＧ
信号発生回路をセンスアンプアレイの近傍に配置可能と
なり、ＴＧ信号線の抵抗、容量を低減することができ
る。 ３．ＴＧ信号用昇圧回路を用いた場合でも、ドライバー
部にＮＭＯＳトランジスタを１つ付加するだけで容易に
ＴＧ信号をプリチャージすることができる。
果がある。 １．ＴＧ信号を、ＰＭＯＳトランジスタを使ったスタテ
ィック型のドライバーで駆動するようにしたので、ＴＧ
信号に昇圧電位をフルレベル与えることができる。 ２．各ＴＧ信号発生回路毎に設けていたブーストキャパ
シタを削除したため、パターン面積を小さくでき、ＴＧ
信号発生回路をセンスアンプアレイの近傍に配置可能と
なり、ＴＧ信号線の抵抗、容量を低減することができ
る。 ３．ＴＧ信号用昇圧回路を用いた場合でも、ドライバー
部にＮＭＯＳトランジスタを１つ付加するだけで容易に
ＴＧ信号をプリチャージすることができる。
【図１】本発明による半導体記憶装置におけるＴＧ信号
発生回路の第１の実施例を示す回路図、
発生回路の第１の実施例を示す回路図、
【図２】半導体記憶装置の概略図、
【図３】本発明の第１の実施例におけるメモリセルアレ
イ、センスアンプアレイ及びＴＧ信号発生回路等の配置
構成図、
イ、センスアンプアレイ及びＴＧ信号発生回路等の配置
構成図、
【図４】メモリセルアレイ、センスアンプアレイの詳細
回路図、
回路図、
【図５】図１に示したＴＧ信号発生回路の動作波形図、
【図６】図１に示したＴＧ信号発生回路の動作波形図、
【図７】従来技術におけるメモリセルアレイ、センスア
ンプアレイ、ＴＧ信号発生回路等の配置構成図、
ンプアレイ、ＴＧ信号発生回路等の配置構成図、
【図８】図７の従来技術におけるＴＧ信号発生回路の回
路図、
路図、
【図９】図８の従来技術におけるＴＧ信号発生回路の動
作波形図、
作波形図、
【図１０】図８の従来技術におけるＴＧ信号発生回路の
動作波形図である。
動作波形図である。
１０−１〜１０−４，２０−１〜２０−４ ＭＣＳｉ発
生回路 １２−１〜１２−８，２４−１〜２４−８ ＴＧ信号発
生回路 １４ Ｖpp発生回
路 １６−１〜１６−４ メモリセル
アレイ １８−１〜１８−５ センスアン
プアレイ ２２−１〜２２−２ 昇圧回路 １３，１５，２５，２７，３１〜３７ 制御回路
生回路 １２−１〜１２−８，２４−１〜２４−８ ＴＧ信号発
生回路 １４ Ｖpp発生回
路 １６−１〜１６−４ メモリセル
アレイ １８−１〜１８−５ センスアン
プアレイ ２２−１〜２２−２ 昇圧回路 １３，１５，２５，２７，３１〜３７ 制御回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−241589（ＪＰ，Ａ) 特開 平３−23590（ＪＰ，Ａ) 特開 平３−86995（ＪＰ，Ａ) 特開 平７−141868（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4074
Claims (5)
- 【請求項１】 情報を記憶する複数のメモリセルアレイ
がトランスファゲートを介して接続され、このトランス
ファゲート制御信号を前記所定のトランスファゲートに
出力する複数のトランスファゲート制御信号発生回路
と、このトランスファゲート制御信号発生回路を選択的
に活性化する選択信号を出力する複数の選択信号発生回
路とを有する半導体記憶装置において、 前記トランスファゲート制御信号発生回路は、基準電位及びこの基準電位より高電位の第１の電源レベ
ル に接続されるとともに、前記選択信号発生回路より第
１の選択信号を入力し、この選択信号に応じて前記第１
の電源レベル及び基準電位のいずれかを出力する第１の
制御回路と、 前記第１の電源レベルに接続されるとともに第２の選択
信号を入力し、前記第１の制御回路からの出力に応じて
前記第１の電源レベル及び第２の選択信号のレベルのい
ずれかを出力する第２の制御回路とを有し、 前記第２の制御回路は、ソースが第１の電源レベルに、
ドレインが出力ノードに、ゲートが前記第１の制御回路
の出力にそれぞれ接続された第１のトランジスタと、ド
レインが前記出力ノードに、ソースが前記第１の電源レ
ベルより低い第２の電源レベルと基準電位のいずれかを
とる前記第２の選択信号を伝達するための信号線に、ゲ
ートが前記第１の制御回路の出力に接続された第２のト
ランジスタを有し、 前記第２の制御回路により出力されるトランスファゲー
ト制御信号は、前記第１の選択信号と第２の選択信号の
レベルに応じて、前記第１の電源レベルと、前記第２の
電源レベルと、前記基準電位のいずれかの値をとること
を特徴とする半導体記憶装置。 - 【請求項２】 前記複数のトランスファゲート制御信号
発生回路に共通に前記第１の電源レベルを供給する第１
電源電位発生回路をさらに有する請求項１記載の半導体
記憶装置。 - 【請求項３】 前記第１のトランジスタはPMOSトランジ
スタであり、前記第２のトランジスタはNMOSトランジス
タである請求項１記載の半導体記憶装置。 - 【請求項４】 前記基準電位は接地電位である請求項１
記載の半導体記憶装 置。 - 【請求項５】 前記第１の電源電位は昇圧された電位で
ある請求項１記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05470292A JP3183699B2 (ja) | 1992-03-13 | 1992-03-13 | 半導体記憶装置 |
| US08/025,677 US5394374A (en) | 1992-03-13 | 1993-03-03 | Semiconductor memory with improved transfer gate drivers |
| US08/351,117 US5521869A (en) | 1992-03-13 | 1994-11-30 | Semiconductor memory with improved transfer gate drivers |
| JP2000219269A JP3396463B2 (ja) | 1992-03-13 | 2000-07-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05470292A JP3183699B2 (ja) | 1992-03-13 | 1992-03-13 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000219269A Division JP3396463B2 (ja) | 1992-03-13 | 2000-07-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0612868A JPH0612868A (ja) | 1994-01-21 |
| JP3183699B2 true JP3183699B2 (ja) | 2001-07-09 |
Family
ID=12978131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05470292A Expired - Fee Related JP3183699B2 (ja) | 1992-03-13 | 1992-03-13 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5394374A (ja) |
| JP (1) | JP3183699B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3183699B2 (ja) * | 1992-03-13 | 2001-07-09 | 沖電気工業株式会社 | 半導体記憶装置 |
| EP0624844A2 (en) * | 1993-05-11 | 1994-11-17 | International Business Machines Corporation | Fully integrated cache architecture |
| JPH07111084A (ja) * | 1993-10-13 | 1995-04-25 | Oki Micro Design Miyazaki:Kk | 半導体集積回路装置 |
| JP3090833B2 (ja) * | 1993-12-28 | 2000-09-25 | 株式会社東芝 | 半導体記憶装置 |
| US5781487A (en) * | 1995-04-27 | 1998-07-14 | Lg Semicon Co., Ltd. | Bit line selection circuit |
| KR100200922B1 (ko) * | 1995-12-27 | 1999-06-15 | 윤종용 | 반도체 메모리장치의 펌핑전압발생기 |
| KR100266633B1 (ko) * | 1997-10-10 | 2000-09-15 | 김영환 | 레벨 쉬프터 회로 |
| US6049492A (en) * | 1998-06-29 | 2000-04-11 | Siemens Aktiengesellschaft | Interleaved sense amplifier with a single-sided precharge device |
| US7400477B2 (en) | 1998-08-24 | 2008-07-15 | Leviton Manufacturing Co., Inc. | Method of distribution of a circuit interrupting device with reset lockout and reverse wiring protection |
| US6191988B1 (en) | 1999-07-22 | 2001-02-20 | International Business Machines Corporation | Floating bitline timer allowing a shared equalizer DRAM sense amplifier |
| JP3983969B2 (ja) * | 2000-03-08 | 2007-09-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3971555B2 (ja) * | 2000-08-29 | 2007-09-05 | 富士通株式会社 | 半導体記憶装置とその試験方法 |
| WO2002091343A1 (en) * | 2001-05-03 | 2002-11-14 | Orion Electric Co., Ltd. | High-voltage output circuit for a driving circuit of a plasma |
| KR100404001B1 (ko) | 2001-12-29 | 2003-11-05 | 주식회사 하이닉스반도체 | 차지 펌프 회로 |
| FR2840468B1 (fr) * | 2002-05-28 | 2004-08-27 | St Microelectronics Sa | Dispositif amplificateur inverseur haute tension |
| US6977861B1 (en) * | 2004-08-05 | 2005-12-20 | Oki Electric Industry Co., Ltd. | Nonvolatile semiconductor memory device |
| US7697252B2 (en) * | 2007-08-15 | 2010-04-13 | Leviton Manufacturing Company, Inc. | Overvoltage device with enhanced surge suppression |
| WO2009097469A1 (en) | 2008-01-29 | 2009-08-06 | Leviton Manufacturing Co., Inc. | Self testing fault circuit interrupter apparatus and method |
| TWI408901B (zh) * | 2009-07-31 | 2013-09-11 | Wintek Corp | 位準移位電路 |
| US8599522B2 (en) | 2011-07-29 | 2013-12-03 | Leviton Manufacturing Co., Inc. | Circuit interrupter with improved surge suppression |
| US9759758B2 (en) | 2014-04-25 | 2017-09-12 | Leviton Manufacturing Co., Inc. | Ground fault detector |
| US10115450B1 (en) * | 2017-06-08 | 2018-10-30 | International Business Machines Corporation | Cascode complimentary dual level shifter |
| CN108540121B (zh) * | 2018-04-13 | 2020-09-29 | 电子科技大学 | 一种无静态功耗的栅驱动电路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3687005T2 (de) * | 1985-01-30 | 1993-03-25 | Nippon Electric Co | Dynamischer speicher mit einer anordnung fuer bitzeilenvorladung. |
| US5177708A (en) * | 1985-10-30 | 1993-01-05 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory and method for equalizing sense amplifier drive signal lines |
| US5255235A (en) * | 1987-05-15 | 1993-10-19 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory with dummy word lines connected to bit line potential adjusting capacitors |
| JPH02156497A (ja) * | 1988-12-07 | 1990-06-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2742719B2 (ja) * | 1990-02-16 | 1998-04-22 | 三菱電機株式会社 | 半導体記憶装置 |
| US5270967A (en) * | 1991-01-16 | 1993-12-14 | National Semiconductor Corporation | Refreshing ferroelectric capacitors |
| JPH05242672A (ja) * | 1992-02-04 | 1993-09-21 | Nec Corp | 半導体ダイナミックメモリ |
| JP3183699B2 (ja) * | 1992-03-13 | 2001-07-09 | 沖電気工業株式会社 | 半導体記憶装置 |
| JPH06195973A (ja) * | 1992-10-12 | 1994-07-15 | Nec Corp | ダイナミックｒａｍ |
| JPH06150646A (ja) * | 1992-11-13 | 1994-05-31 | Nec Corp | 半導体メモリ |
| JP3364523B2 (ja) * | 1993-05-31 | 2003-01-08 | 三菱電機株式会社 | 半導体装置 |
-
1992
- 1992-03-13 JP JP05470292A patent/JP3183699B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-03 US US08/025,677 patent/US5394374A/en not_active Expired - Lifetime
-
1994
- 1994-11-30 US US08/351,117 patent/US5521869A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5394374A (en) | 1995-02-28 |
| US5521869A (en) | 1996-05-28 |
| JPH0612868A (ja) | 1994-01-21 |
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