JPH0720060B2 - 出力回路装置 - Google Patents

出力回路装置

Info

Publication number
JPH0720060B2
JPH0720060B2 JP60177688A JP17768885A JPH0720060B2 JP H0720060 B2 JPH0720060 B2 JP H0720060B2 JP 60177688 A JP60177688 A JP 60177688A JP 17768885 A JP17768885 A JP 17768885A JP H0720060 B2 JPH0720060 B2 JP H0720060B2
Authority
JP
Japan
Prior art keywords
potential
output
charging
discharging
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60177688A
Other languages
English (en)
Other versions
JPS6238617A (ja
Inventor
康規 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP60177688A priority Critical patent/JPH0720060B2/ja
Priority to US06/894,914 priority patent/US4779013A/en
Priority to EP86111280A priority patent/EP0212584B1/en
Priority to DE86111280T priority patent/DE3689296T2/de
Publication of JPS6238617A publication Critical patent/JPS6238617A/ja
Publication of JPH0720060B2 publication Critical patent/JPH0720060B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、出力回路装置に関し、特に出力電位及び電源
電位の安定化を図った出力回路装置に関する。
〔発明の技術的背景とその問題点〕
最近の半導体装置にあっては、チップサイズを縮小する
ために高集積化，高密度化が進んでいるとともに、高速
化を図るためにトランジスタの駆動能力を高める傾向に
ある。
チップサイズを縮小するためには、アルミ等によって形
成される配線の幅を細くする必要があり、配線幅を細く
することにより配線に存在する誘導性負荷すなわちイン
ダクタンスが増大することになる。そして、トランジス
タの大きさを大きくすることによりトランジスタの電流
駆動能力を増大させた場合には、配線に存在する誘導性
負荷の増加に起因する問題が生じることになる。以下第
18図及び第19図を用いてこの問題について説明する。
第18図は電源配線及び出力配線のインダクタンス成分を
考慮した一般的なインバータ回路の構成例を示すもの
で、ＰチャンネルのMOSトランジスタ（PMOSトランジス
タ）101とＮチャンネルのMOSトランジスタ（NMOSトラン
ジスタ）103とで構成されている。PMOSトランジスタ101
はそのソース端子がアルミにより形成された電源配線に
存在するインダクタンス105を介してＶDD電位を供給す
る高位電圧源ＶDDに接続され、NMOSトランジスタ103は
そのソース端子がアルミにより形成された電源配線に存
在するインダクタンス107を介してVss電位（通常OV）を
供給する低位電圧源Vssに接続されており、さらにPMOS
トランジスタ101及びNMOSトランジスタ103は、そのゲー
ト端子がともに反転しようとする信号を入力する入力端
子INに接続されていることに加えて、それぞれのドレイ
ン端子がアルミにより形成された出力配線に存在するイ
ンダクタンス109を介して出力端子OUTに接続されてお
り、この出力端子OUTには負荷容量111が接続されてい
る。
そして、入力端子INにロウレベル（Vss電位）の信号が
入力されると、PMOSトランジスタ101が導通状態、NMOS
トランジスタ103が非導通状態となるので、高位電圧源
ＶDDからPMOSトランジスタ101を介して負荷容量111に電
流が流れこみ、出力端子OUTはハイレベル（ＶDD電位）
となる。逆に、入力端子INにハイレベル（ＶDD電位）の
信号が入力されると、PMOSトランジスタ101は非導通状
態、NMOSトランジスタ103は導通状態となるので、負荷
容量に蓄積された電荷がNMOSトランジスタ103を介して
低位電圧源Vssに流入して、出力端子OUTはロウレベル
（Vss電位）となる。したがって、上述した作用によ
り、出力端子OUTには入力端子INに入力される信号に対
しこれを反転した信号が出力されることになる。
ところで、このように構成されたインバータ回路におい
て、出力電位を高速に反転しようとするためにトランジ
スタの大きさを大きくして電流駆動能力を高めた場合に
は、トランジスタのオン抵抗は小さくなり、高位電圧源
ＶDDと負荷容量111および低位電圧源Vssと負荷容量111
との間には、電源配線及び出力配線に存在するインダク
タンスと負荷容量とからなる共振回路が形成されること
になる。そして、第19図に示すように、入力電位がVss
電位からＶDD電位に変わりNMOSトランジスタ107が導通
状態となり、負荷容量111に蓄積された電荷が急激に低
位電圧源Vssに流入して出力電位がＶDD電位からVss電位
に低下すると、Vss電位の近傍において過渡電流が流
れ、所謂アンダーシュート現象が引き起こされることに
なる。逆に、負荷容量111が高位電圧源ＶDDからの電流
の流入により急激に充電されて出力電位がVss電位から
ＶDD電位に上昇した場合においても、ＶDD電位の近傍に
おいて過渡電流が流れ、所謂オーバーシュート現象が引
き起こされる。
その結果、出力電位は反転された直後一時的に変動する
ことになり、誤った電位の信号が伝達されてしまうとい
う問題が生じることになる。さらに、高位電圧源ＶDD及
び低位電圧源Vssが変動することになり、これにより同
じ電源配線に接続されている他の素子の入出力レベルが
変動して、回路が誤動作してしまうというおそれもあ
る。
〔発明の目的〕
本発明は、上記に鑑みてなされたもので、その目的とす
るところは、出力電位の過渡現象及び電源電位の変動を
抑制して、誤動作の防止に寄与し得る出力回路装置を提
供することにある。
〔発明の概要〕
特許請求の範囲第１項に記載の発明は、入力信号を増幅
して出力信号とする増幅手段と、高位電圧源と低位電圧
源との間に接続された複数のFET（電界効果トランジス
タ）からなり、増幅手段と出力端子を共通として、増幅
手段の出力端子における負荷の充放電を助長する充放電
助長手段と、複数の論理ゲートからなり、入力信号と出
力信号の両電位を検出して、入力電位の反転直後の出力
電位が一方の電源電位から第１の電位に達するまでの前
半の期間は、充放電助長手段を駆動状態にさせて増幅手
段による負荷の充放電を助長させ、入力電位がロウレベ
ル又はハイレベルにある時あるいは出力電位が前記第１
の電位から他方の電源電位に達するまでの後半の期間
は、充放電助長手段を非駆動状態にさせて増幅手段から
充放電助長手段を分離するように充放電助長手段を駆動
制御してなる制御手段とを有することを要旨とする。
特許請求の範囲第３項に記載の発明は、入力信号を増幅
して出力信号とする増幅手段と、高位電圧源と低位電圧
源との間に接続された複数のFETからなり、増幅手段と
出力端子を共通として、増幅手段の出力端子における負
荷の充放電を助長する充放電助長手段と、複数の論理ゲ
ートからなり、入力信号と出力信号の両電位を検出し
て、入力電位がロウレベル又はハイレベルにある時ある
いは入力電位の反転直後の出力電位が一方の電源電位か
ら第１の電位に達するまでの前半の期間及び第２の電位
から他方の電源電位に達するまでの後半の期間は、充放
電助長手段を非駆動状態にさせて増幅手段から充放電助
長手段を分離するように充放電助長手段を駆動制御し、
出力電位が前記第１の電位と前記第２の電位との間の中
間の期間は、充放電助長手段を駆動状態にさせて増幅手
段による負荷の充放電を助長させてなる制御手段とを有
することを要旨とする。
特許請求の範囲第４項に記載の発明は、入力信号を増幅
して出力信号とする増幅手段と、高位電圧源と低位電圧
源との間に接続された複数のFETからなり、増幅手段と
出力端子を共通として、増幅手段の出力端子における負
荷の充放電を助長する充放電助長手段と、複数の論理ゲ
ートからなり、入力信号と出力信号の両電位を検出し
て、入力電位がロウレベル又はハイレベルにある時ある
いは入力電位の反転直後の出力電位が一方の電源電位か
ら第１の電位に達するまでの前半の期間は、充放電助長
手段を非駆動状態にさせて増幅手段から充放電助長手段
を分離するように充放電助長手段を駆動制御し、出力電
位が前記第１の電位から第２の電位に達するまでの中間
の期間は、充放電助長手段を第１の駆動力で駆動させて
増幅手段による負荷の充放電を助長させ、出力電位が前
記第２の電位から他方の電源電位に達するまでの後半の
期間は、充放電助長手段を第１の駆動力よりも大きい第
２の駆動力で駆動させて増幅手段による負荷の充放電を
助長させてなる制御手段とを有することを要旨とする。
〔発明の効果〕
この発明によれば、入力電位ならびに出力電位に基づい
て駆動能力を段階的に変化させるようにしたので、負荷
の充放電時における過渡電流を抑制し、出力電位のオー
バーシュートならびにアンダーシュート現象を抑制する
ことが可能となる。
この結果、出力電位及び電源電位の安定化を達成し、誤
動作防止に寄与することができる。
また、充放電助長手段が非駆動状態にあっては、充放電
助長手段を増幅手段から分離するようにしているので、
両手段を流れる不要な電流が防止され、低消費電力化を
図ることができる。
さらに、出力電位のみならず入力電位をも含めて充放電
助長手段を駆動制御するようにしているので、出力端子
における雑音耐性を大幅に向上させることが可能とな
る。
この結果、出力端子に雑音が生じた場合であっても、充
放電助長手段が非動作状態時には充放電助長手段を増幅
手段から確実に分離することができるようになり、低消
費電力化をより一層確実に達成することができる。
〔発明の実施例〕
以下、図面を用いて本発明の実施例を説明する。
第１図は本発明の参考例に係るインバータ回路を示すも
のである。
第１図において、１は入力端子INから入力される信号を
反転する第１反転部であり、３は出力電位により駆動制
御され、第１反転部１が行なう反転動作を補助する第２
反転部である。
第１反転部１は、第１のＰチャンネルMOS型トランジス
タ（以下「第1PMOSトランジスタ」と呼ぶ。）５と第１
のＮチャンネルMOS型トランジスタ（以下「第1NMOSトラ
ンジスタ」と呼ぶ。）７とにより構成されている。
第1PMOSトランジスタ５及び第1NMOSトランジスタ７はそ
れぞれのゲート端子がともに反転しようとする信号が入
力される入力端子INに接続され、それぞれのドレイン端
子がともに反転された信号を出力する出力端子OUTに接
続されており、第1PMOSトランジスタの５のソース端子
がＶDD電位を供給する高位電圧源ＶDDに接続され、第1N
MOSトランジスタ７のソース端子がVss電位（通常OV）を
供給する低位電圧源Vssに接続されている。
第２反転部３は、第２のＮチャンネルMOS型トランジス
タ（以下「第2NMOSトランジスタ」と呼ぶ。）９と第２
のＰチャンネルMOS型トランジスタ（以下「第2PMOSトラ
ンジスタ」と呼ぶ。）11とにより構成されている。
第2NMOSトランジスタ９及び第2PMOSトランジスタ11はそ
れぞれのゲート端子及びドレイン端子が共に出力端子OU
Tに接続されており、第2NMOSトランジスタ９のソース端
子が高位電圧源ＶDDに接続され、第2PMOSトランジスタ1
1のソース端子が低位電圧源Vssに接続されている。ま
た、出力端子OUTには負荷容量13が接続されている。
以上のように、本発明の参考例のインバータ回路は構成
されており、次に、この参考例の作用を第２図を用いて
説明する。
まず最初に、第２図に示す如く、入力端子INの入力電位
がロウレベル（Vss電位）からハイレベル（ＶDD電位）
に変わった場合について説明する。なお、この状態の変
更前にあっては、第1PMOSトランジスタ５及び第2NMOSト
ランジスタ９が導通状態で、第1NMOSトランジスタ７及
び第2PMOSトランジスタ11が非導通状態にあって、負荷
容量13は高位電圧源ＶDDからの給電により充電されてお
り出力電位はハイレベル（ＶDD電位）となっている。
入力端子INに入力されたハイレベルの信号が第1PMOSト
ランジスタ５及び第1NMOSトランジスタ７のそれぞれの
ゲート端子に供給されると、第1PMOSトランジスタ５は
導通状態から非導通状態、第1NMOSトランジスタ７は非
導通状態から導通状態にそれぞれ変わる。第1NMOSトラ
ンジスタ７が導通状態に変わったことで、出力端子OUT
に接続されている負荷容量13に出力端子OUTの信号状態
がハイレベル時に蓄積されていた電荷が、第1NMOSトラ
ンジスタ７を介して低位電圧源Vssに流れ込み、出力電
位は第２図に示すように低下しはじめる。そして、出力
電位が第2NMOSトランジスタ９及び第2PMOSトランジスタ
11のスレッショルド電圧Vtまで低下すると、第2NMOSト
ランジスタ９は導通状態から非導通状態、第2PMOSトラ
ンジスタ11は非導通状態から導通状態に変わり、負荷容
量13に蓄積されていた電荷の一部は第2PMOSトランジス
タ11を介して低位電圧源Vssに流れ込むことになる。
すなわち、入力電位がハイレベル状態になると、負荷容
量13に蓄積された電荷は第1NMOSトランジスタ７を介し
てのみ放電するために、出力電位はＶDD電位からVt電位
までは比較的ゆるやかに低下することになり、Vt電位か
らVss電位までは第1NMOSトランジスタ７及び第2PMOSト
ランジスタ11の両トランジスタを介して電荷が放電する
ために、インバータ回路全体としては駆動能力が増大し
たことになり、出力電位は第２図に示すように急速に低
下することになる。
したがって、第２反転部３が動作する時点においては、
負荷容量13に蓄積された電荷の一部は放電して出力電位
はVt電位まで低下しているので、負荷容量13に蓄積され
た電荷を一度に放電させた場合に比べて、過渡電流は小
さくなりアンダーシュート現象は抑制されることにな
る。
次に、出力端子OUTがロウレベル状態において、入力端
子INに入力される信号がハイレベルからロウレベルに変
わった場合について説明する。このロウレベルの信号が
第1PMOSトランジスタ５及び第1NMOSトランジスタ７のゲ
ート端子に供給されると、第1PMOSトランジスタ５は非
導通状態から導通状態、第1NMOSトランジスタ７は導通
状態から非導通状態にそれぞれ変わる。第1PMOSトラン
ジスタ５が導通状態に変わったことにより、この第1PMO
Sトランジスタ５を介して高位電圧源ＶDDから負荷容量1
3に電流が流れ込み、負荷容量13が充電され出力電位は
第２図に示すように上昇しはじめる。そして、出力電位
が第2NMOSトランジスタ９及び第2PMOSトランジスタ11の
スレッショルド電圧Vtまで上昇すると、第2NMOSトラン
ジスタ９は非導通状態から導通状態、第2PMOSトランジ
スタ11は導通状態から非導通状態に変わり、負荷容量13
に蓄積される電荷の一部は第2NMOSトランジスタ９を介
して高位電圧源ＶDDから供給されることになる。
すなわち、入力電位がハイレベルからロウレベル状態と
なり、出力電位がVss電位からVt電位までは、高位電圧
源ＶDDから第1PMOSトランジスタ５を介してのみ負荷容
量13に電荷が供給され充電されるために、出力電位は比
較的ゆるやかに上昇することになり、出力電位がVt電位
からＶDD電位までは、第1PMOSトランジスタ５及び第2NM
OSトランジスタ９を介して高位電圧源ＶDDから負荷容量
13に電荷が供給され充電されるために、出力電位は第２
図に示すように急速に上昇することになる。
したがって、出力電位の立ち下りと同様に、第２反転部
３が動作して急速に出力電位が上昇しても、第２反転部
３が動作する時点においては、出力電位はVt電位まで上
昇しているので、出力電位をVss電位からＶDD電位まで
一度に上昇させた場合に比べて、過渡電流は小さくなり
オーバーシュート現象は抑制されることになる。
第３図は本発明の他の参考例に係るインバータ回路を示
すものである。その特徴とするところは、第１図に示し
たインバータ回路において、出力電位により第２反転部
３の動作制御を行なう制御部15を第２反転部３の前段に
設けたことにある。なお、以下の参考例ならびに実施例
においては、出力端子OUTに接続される負荷容量の図示
は省略する。
制御部15は第３のＰチャンネルMOS型トランジスタ（以
下「第3PMOSトランジスタ」と呼ぶ。）21と第３のＮチ
ャンネルMOS型トランジスタ（以下「第3NMOSトランジス
タ」と呼ぶ。）23とのCMOS回路により構成されている。
第3PMOSトランジスタ21及び第3NMOSトランジスタ23はそ
れぞれのゲート端子がともに出力端子OUTに接続されて
おり、それぞれのドレイン端子はお互いに接続され、第
3PMOSトランジスタ21のソース端子は高位電圧源ＶDDに
接続され、第3NMOSトランジスタ23のソース端子は低位
電圧源Vssに接続されている。
第２反転回路３は第４のＰチャンネルMOS型トランジス
タ（以下「第4PMOSトランジスタ」と呼ぶ。）17と第４
のＮチャンネルMOS型トランジスタ（以下「第4NMOSトラ
ンジスタ」と呼ぶ。）19とのCMOS回路により構成されて
いる。
第4PMOSトランジスタ17及び第4NMOSトランジスタ19はそ
れぞれのゲート端子がともに第3PMOSトランジスタ21及
び第3NMOSトランジスタ23のドレイン端子に接続され、
それぞれのドレイン端子が出力端子OUTに接続されてお
り、第4PMOSトランジスタ17のソース端子が高位電圧源
ＶDDに接続され、第4NMOSトランジスタ19のソース端子
が低位電圧源Vssに接続されている。なお、第１図と同
符号のものは同一物を示しその説明は省略する。
このような構成において、制御部15は第3PMOSトランジ
スタ21及び第3NMOSトランジスタ23のスレッショルド電
圧Vtによりその反転動作を行ない、第２反転部３の動作
制御を行なうので、第２反転部３は第１図に示す参考例
と同じように動作することになる。ゆえに、第４図に示
すように、出力電位の立ち下がりにおいて、出力電位の
ＶDD電位からVt電位までの低下はゆるやかに行なわれ、
Vt電位からVss電位までの低下は急速に行なわれる。ま
た、出力電位の立ち上がりにおいては、出力電位のVss
電位からVt電位までの上昇はゆるやかに行なわれ、Vt電
位からＶDD電位までの上昇は急速に行なわれることにな
る。
したがって、このような構成においても第１図に示す参
考例と同様な効果が得られるとともに、第２反転部３の
第4PMOSトランジスタ17のソース端子が高位電圧源ＶDD
に接続され、第4NMOSトランジスタ19のソース端子が低
位電圧源Vssに接続されているために、第２反転部３はV
ss電位からＶDD電位間のフルスイング動作を行なうこと
ができる。
なお、上述した両参考例において、第１反転部１と第２
反転部３は出力電位の反転時に、出力電位に対してお互
いに逆電位側に導通状態となる。このため、確実に反転
動作を行なうためには、第１図に示す参考例において
は、第1PMOSトランジスタ５の駆動能力を第2PMOSトラン
ジスタ11の駆動能力よりも高くするとともに、第1NMOS
トランジスタ７の駆動能力を第2NMOSトランジスタ９の
駆動能力よりも高くすることが必要である。また、第３
図に示す参考例においては、第1PMOSトランジスタ５の
駆動能力を第4NMOSトランジスタ19の駆動能力よりも高
くするとともに、第1NMOSトランジスタ７の駆動能力を
第4PMOSトランジスタ17の駆動能力よりも高くすること
が必要である。
第５図は本発明の他の参考例に係るインバータ回路を構
成する出力回路装置の構成を示す回路図である。
第５図に示す参考例のインバータ回路の特徴とするとこ
ろは、複数の論理ゲートからなり、入力端子INに与えら
れる入力信号と出力端子OUTに与えられる出力信号を入
力とする制御部15によって第２反転部３を制御し、第１
反転部１と第２反転部３とが出力電位に対して逆電位側
に同時に動作状態となることを防止するとともに、出力
電位の変動による貫通電流を防止して、低消費電力化を
図ったことにある。
NOTゲート25はその入力端子がインバータ回路の入力端
子INに接続されており、NOTゲート25の出力端子は２入
力端子を有するNANDゲート27の入力端子の一端に接続さ
れているとともに、２入力端子を有するNORゲート29の
入力端子の一端に接続されている。NANDゲート27及びNO
Rゲート29の入力端子のそれぞれの他端は出力端子OUTに
接続され、NANDゲート27の出力端子は第4PMOSトランジ
スタ17のゲート端子に接続され、NORゲート29の出力端
子は第4NMOSトランジスタ19のゲート端子に接続されて
いる。
このような構成において、インバータ回路は出力電位が
NANDゲート27及びNORゲート29のスレッショルド電圧Vt
を越えると、第２反転部３が動作してインバータ回路全
体としての駆動能力が高くなるようになっている。した
がって、出力電位は第２図において示したと同様の特性
を有することになる。
また、入力電位が反転してから出力電位がNANDゲート27
及びNORゲート29のスレッショルド電圧Vtに達するまで
の間は第２反転部３はハイインピーダンス状態にあり、
第１反転部１だけが動作することになり、第１反転部１
と第２反転部３とは、出力端子OUTに対して互いに逆電
位側に同時に導通状態となることはない。これにより、
電源から第１反転部１及び第２反転部３のトランジスタ
を介してグランドへ流れる貫通電流は防止される。
一方、出力端子OUTに雑音が生じて、出力電位が一時的
に変化した場合であっても、制御部15は入力信号に基づ
いて第２反転部３を制御しているので、出力電位が一時
的に変化しても第２反転部３は出力電位を反転させるよ
うに動作することはない。
すなわち、例えば入力電位がハイレベル状態、出力電位
がロウレベル状態にある時に、出力端子OUTに雑音が生
じて、出力電位がNANDゲート27及びNORゲート29に対し
てハイレベル状態になっても、入力電位がハイレベル状
態にあるので、NANDゲート27の出力電位はハイレベル状
態を保持し、第4PMOSトランジスタ17は非導通状態を保
持し続ける。これにより、第1NMOSトランジスタ７と第4
PMOSトランジスタ17とが同時に導通状態となることはな
く、電源から両トランジスタを介してグランドに貫通電
流が流れることは防止される。
また、入力電位がロウレベル状態、出力電位がハイレベ
ル状態にある時に、出力端子OUTに雑音が発生し、出力
電位がNANDゲート27及びNORゲート29に対してロウレベ
ル状態になっても、入力電位がロウレベル状態にあるの
で、NORゲート29の出力電位はロウレベル状態を保持
し、第4NMOSトランジスタ19は非導通状態を保持し続け
ることになる。これにより、第1PMOSトランジスタ５と
第4NMOSトランジスタ19とが同時に導通状態となること
はなく、電源から両トランジスタを介してグランドに貫
通電流が流れることは防止される。
したがって、この参考例にあっては、第１図に示す参考
例と同様の効果を得ることができるとともに、貫通電流
を防止して、低消費電力化を図ることが可能となる。
なお、第３図と同符号のものは同一物を示しその説明は
省略した。
第６図は本発明の他の参考例に係るインバータ回路を示
すものである。このインバータ回路は、第５図に示した
インバータ回路と同様に入力信号及び出力信号の電位に
基づいて第２反転部３の制御を行なう制御部15を第２反
転部３の前段に設けたものである。
制御部15はNOTゲート,NANDゲート,NORゲートにより構成
されている。NORゲート31及びNANDゲート33はそれぞれ
の入力端子の一端が入力端子INに接続され、それぞれの
入力端子の他端がNOTゲート35を介して出力端子OUTに接
続されており、NORゲート31の出力端子はNOTゲート37を
介して第4PMOSトランジスタ17のゲート端子に接続さ
れ、NANDゲート33の出力端子はNOTゲート39を介して第4
NMOSトランジスタ19のゲート端子に接続されている。な
お、第４図と同符号のものは同一物を示しその説明は省
略した。
このような構成とすることにより、第５図に示したイン
バータ回路と同様の入出力特性を有し、同様の効果を得
ることができる。
第７図は本発明の他の参考例に係るバッファ回路を示す
ものである。その特徴とするところは、入力端子INと第
１反転部１との間にNOTゲート41を接続してバッファ動
作を行ない、第２反転部３の前段に入力信号及び出力信
号の電位に基づいて第２反転部３を制御する制御部15を
設けて出力電位の立ち上り、立ち下り動作におけるオー
バーシュート及びアンダーシュート現象を抑制したこと
にある。
制御部15はNANDゲートとNORゲートとにより構成されて
いる。NANDゲート43及びNORゲート45はそれぞれの入力
端子の一端が入力端子INに接続され、それぞれの入力端
子の他端は出力端子OUTに接続されており、NANDゲート4
3の出力端子は第4PMOSトランジスタ17のゲート端子に接
続され、NORゲート45の出力端子は第4NMOSトランジスタ
19のゲート端子に接続されている。なお、第３図と同符
号のものは同一物を示しその説明は省略した。
このような構成にすることにより、出力電位がNANDゲー
ト43及びNORゲート45のスレッショルド電圧Vtを越える
と第２反転部３が動作して、バッファ回路全体としての
駆動能力が高まり、出力電位の立ち上がり、立ち下がり
動作を第５図に示したインバータ回路と同様に２段階に
分割することができる。
第８図は特許請求の範囲第３項に記載の発明の一実施例
に係わるインバータ回路を示すものである。その特徴と
するところは、上述した参考例に比べて出力端子OUTに
対して第２反転部３と並列に第２反転部３と同じ構成、
機能を有する第３反転部３′を設けて、この第３反転部
３′及び第２反転部３の反転動作を入力信号と出力信号
の電位に基づいて制御部15により制御を行ない、インバ
ータ回路全体としての駆動能力を３段階に変化させたこ
とにある。
制御部15はNOTゲート,NANDゲート,NORゲートにより構成
されている。NANDゲート49,53及びNORゲート51,55はそ
れぞれの入力端子の一端が出力端子OUTに接続され、そ
れぞれの入力端子の他端がNOTゲート47を介して入力端
子INに接続されている。NANDゲート49の出力端子は第4P
MOSトランジスタ17のゲート端子に接続され、NORゲート
51の出力端子は第4NMOSトランジスタ19のゲート端子に
接続され、NANDゲート53の出力端子は第３反転部３′を
構成する第５のＰチャンネルMOS型トランジスタ17′の
ゲート端子に接続されており、NORゲート55の出力端子
は第５のＮチヤンネルMOS型トランジスタ19′に接続さ
れている。
このような構成にあって、例えば出力電位の立ち下り動
作においては、入力電位がロウレベルからハイレベルに
変わると、まず第１反転部１が動作して、出力電位が低
下してＶDD電位からNANDゲート53及びNORゲート55のス
レッショルド電位Vt1に達すると、第３反転部３′が動
作することになる。そして、出力電位がさらに低下して
NANDゲート49及びNORゲート51のスレッショルド電圧Vt2
まで達すると、第２反転部３が動作することになるの
で、順次インバータ回路の駆動能力が増加されることに
なる。また、出力電位の立ち上り動作においても同様に
順次インバータ回路の駆動能力が増加されることにな
る。
したがって、この実施例におけるインバータ回路にあっ
ては第９図に示すような入出特性を有し、第５図に示す
参考例で説明したインバータ回路と同じ効果を得ること
ができる。
第10図は特許請求の範囲第２項に記載の発明の一実施例
に係わるインバータ回路を示すものである。その特徴と
するところは、上述した実施例に比べて２つの入力端子
のスレッショルド電圧がそれぞれ異なるエクスクルーシ
ブオアゲート及びエクスクルーシブノアゲートを有する
制御部15が、入力信号及び出力信号の電位に基づいて第
２反転部３の動作制御を行ない、出力電位のVss電位及
びＶDD電位の近傍におけるインバータ回路の駆動能力を
弱めて、出力電位の低下及び上昇をゆるやかに行なうよ
うにしたものである。
制御部15はNOTゲート，エクスクルーシブ・オアゲート
（以下「EX.ORゲート」と呼ぶ。），エクスクールシブ
・ノアゲート（以下「EX.NORゲート」と呼ぶ。）,NAND
ゲート,NORゲートとから構成されている。２つの入力端
子のスレッショルド電圧がそれぞれVt1,Vt2とするEX.OR
ゲート59及びEX.NORゲート61はそれぞれの入力端子が出
力端子OUTに接続され、EX.ORゲート59の出力端子はNAND
ゲート63の入力端子の一端に接続されており、EX.NORゲ
ートの出力端子はNORゲート65の入力端子の一端に接続
されている。NANDゲート63及びNORゲート65のそれぞれ
の入力端子の他端は、NOTゲート57を介して入力端子IN
に接続され、NANDゲート63の出力端子は第4PMOSトラン
ジスタ17のゲート端子に接続されており、NORゲート65
の出力端子は第4NMOSトランジスタ19のゲート端子に接
続されている。なお、第３図と同符号のものは同一物を
示しその説明は省略する。
このような構成にあって、例えば出力電位の立ち下り動
作においては、出力電位がVt1とVt2電位との間にある時
には、EX、NORゲート61からロウレベルの信号がNORゲー
ト65に出力され、NORゲート65はこの信号を受けてハイ
レベルの信号を第２反転部３の第4NMOSトランジスタ19
に供給し、第4NMOSトランジスタ19は導通状態となる。
したがって、インバータ回路全体として駆動能力が高ま
り、出力電位は急速に低下することになる。出力電位が
ＶDD電位とVt1電位及びVt2電位とVss電位との間にある
場合には、第１反転部１の第1NMOSトランジスタ７だけ
が導通状態となり、第２反転部３は、ハイインピーダン
ス状態となり、出力電位はゆるやかに低下することにな
る。また、出力電位の立ち上り動作においても、立ち下
り動作と同様に出力電位がVt1電位とVt2電位との間にあ
る時にのみインバータ回路全体としての駆動能力が高ま
ることになる。
したがって、この実施例におけるインバータ回路にあっ
ては、第11図に示すような入出力特性を有し、第５図に
示す参考例で説明したインバータ回路と同じ効果を得る
ことができる。
第12図は特許請求の範囲第１項に記載の発明の一実施例
に係わるインバータ回路を示すものである。その特徴と
するところは、第５図に示す参考例と同様に入力信号及
び出力信号の電位に基づいて第２反転部３の動作制御を
行なう制御部15を第２反転部３の前段に設けて、出力電
位の立ち下り、立ち上り動作において、第５図に示す参
考例の入出力特性とは逆に、最初インバータ回路全体と
しての駆動能力を高め出力電位を急速に低下あるいは上
昇させ、途中で駆動能力を弱めて出力電位をゆるやかに
低下あるいは上昇させるようにしたものである。
制御部15はNOTゲート,NANDゲート,NORゲートから構成さ
れている。NANDゲート67及びNORゲート69はそれぞれの
入力端子の一端がNOTゲート71を介して入力端子INに接
続され、それぞれの入力端子の他端がNOTゲート73を介
して出力端子OUTに接続されており、NANDゲート67の出
力端子は第4PMOSトランジスタ17のゲート端子に接続さ
れ、NORゲート69の出力端子は第4NMOSトランジスタ19の
ゲート端子に接続されている。なお、第３図と同符号の
ものは同一物を示しその説明は省略する。
このような構成にあって、例えば出力電位の立ち下がり
動作においては、入力電位がロウレベルからハイレベル
に変わると、第1NMOSトランジスタが導通状態となり、
出力電位がNOTゲート73のスレッショルド電圧Vtに達す
るまではNORゲート69の両入力端子にはロウレベルの信
号が入力されるので、NORゲート69はハイレベルの出力
信号を第4NMOSトランジスタ19に供給して、第4NMOSトラ
ンジスタ19も導通状態となる。したがって、インバータ
回路全体としての駆動能力が高まり、出力電位は急速に
低下することになる。
そして、出力電位がVt電位に達すると、NOTゲート73を
介して出力端子OUTに接続されているNORゲート69の入力
端子にはハイレベルの信号が入力されるので、ロウレベ
ルの出力信号がNORゲート69から第4NMOSトランジスタ19
に供給されて、第4NMOSトランジスタ19は非導通状態と
なり、インバータ回路全体としての駆動能力が弱められ
て、出力電位はゆるやかに低下する。また、出力電位の
立ち上り動作においても、立ち下がり動作と同様に出力
電位がVt電位を越えるとインバータ回路全体としての駆
動能力が弱まり、第13図に示すような入出力特性を有す
ることになる。
しかるに、第13図に示すような入出力特性にあっては、
最初大きな過渡電流が流れるが出力電位がVt電位を越え
ると駆動力が弱められて過渡電流は抑制される。このた
め、出力電位がＶDD電位あるいはVss電位の近傍におい
ては過渡電流はかなり小さくなり、オーバーシュート及
びアンダーシュート現象を抑制することができる。さら
に、出力電位は最初急速に低下あるいは上昇するため
に、CMOS回路等の入力信号のレベルによって動作する素
子に対しては伝達時間を短くすることができる。
第14図は特許請求の範囲第１項に記載の発明の他の実施
例に係わるインバータ回路を示すものであり、この実施
例の特徴とするところは、制御部15を第12図に示す実施
例で示した回路とは異なる回路により構成して、第12図
に示す実施例と同様に第２反転部３の動作制御を行なう
ようにしたものである。
制御部15はNOTゲート,NANDゲート,NORゲートにより構成
されており、NORゲート73及びNANDゲート75はそれぞれ
の入力端子の一端がともにインバータ回路の入力端子IN
に接続され、それぞれの入力端子の他端がともにインバ
ータ回路の出力端子OUTに接続されており、NORゲート73
の出力端子はNOTゲート77を介して第4PMOSトランジスタ
17のゲート端子に接続され、NANDゲート75の出力端子は
NOTゲート79を介して第4NMOSトランジスタ19のゲート端
子に接続されている。なお、第３図と同符号のものは同
一物を示しその説明は省略する。
このような構成とすることにより、第13図に示したと同
じ入出力特性を得ることができ、第12図に示す実施例と
同様な効果を得ることができる。
第15図は特許請求の範囲第１項に記載の発明の他の実施
例に係わるバッファ回路を示すものであり、この実施例
の特徴とするところは、第７図に示す参考例におけるバ
ッファ回路の制御部15において、バッファ回路の入力端
子INに接続されていない側のNANDゲート43及びNORゲー
ト45の入力端子を、NOTゲート81を介してバッファ回路
の出力端子OUTに接続することによりこの実施例のバッ
ファ回路の制御部15を構成したものである。なお、第３
図と同符号のものは同一物を示しその説明は省略した。
このような構成にあって、例えば出力電位の立ち上り動
作においては、出力電位がNOTゲート81のスレッショル
ド電圧Vtに達するまでは、第1PMOSトランジスタ５及び
第4PMOSトランジスタ17は導通状態にあり、インバータ
回路全体としての駆動能力が高められて、出力電位は急
速に上昇する。そして、出力電位がVt電位まで達する
と、第4PMOSトランジスタ17は非導通状態となり、駆動
能力は弱められて出力電位はゆるやかに上昇することに
なる。また、出力電位の立ち下り動作においても、立ち
上り動作と同様に出力電位は最初急速に低下するが、出
力電位がVt電位に達すると出力電位はゆるやかに低下す
ることになる。したがって、この実施例にあっては、第
12図に示す実施例と同様な効果を得ることができる。
第16図は本発明の他の参考例に係るインバータ回路を示
すもである。その特徴とするところは、インバータ回路
の入力端子を２つ設けて、この２つの入力端子の信号状
態により出力端子OUTをハイインピーダンス状態とする
ことができるようにしたことにある。
第16図において、第１反転部１を構成する第1PMOSトラ
ンジスタ５のゲート端子は入力端子IN1に接続され、第1
NMOSトランジスタ７のゲート端子は入力端子IN2に接続
されている。
制御部15はNOTゲート,NANDゲート,NORゲートにより構成
されており、NANDゲート83はその入力端子の一端がNOT
ゲート87を介してインバータ回路の入力端子IN1に接続
され、その入力端子の他端がインバータ回路の出力端子
OUTに接続されており、その出力端子が第4PMOSトランジ
スタ17のゲート端子に接続されている。NORゲート85は
その入力端子の一端がNOTゲート89を介してインバータ
回路の入力端子IN2に接続され、その入力端子の他端が
インバータ回路の出力端子OUTに接続されており、その
出力端子が第4NMOSトランジスタ19のゲート端子に接続
されている。なお、第３図と同符号のものは同一物を示
しその説明は省略した。
このような構成において、入力端子IN1にハイレベルの
信号が入力されるとともに、入力端子IN2にロウレベル
の信号が入力されると、第1PMOSトランジスタ５及び第1
NMOSトランジスタ７はともに非導通状態となる。また、
NANDゲート83の一方の入力端子にはNOTゲート87を介し
てロウレベル信号が入力され、ハイレベルの信号がNAND
ゲート83の出力端子から第4PMOSトランジスタ17のゲー
ト端子に供給されて、第4PMOSトランジスタ17は非導通
状態となる。さらに、NORゲート85の一方の入力端子に
はNOTゲート89を介してハイレベルの信号が入力され、
ロウレベルの信号がNORゲート85の出力端子から第4NMOS
トランジスタ19のゲート端子に供給されて、第4NMOSト
ランジスタ19も非導通状態となる。
したがって、出力電位の状態にかかわらず、入力端子IN
1にハイレベルの信号が入力され、入力端子IN2にロウレ
ベルの信号が入力されると、出力端子OUTはハイインピ
ーダンス状態となる。また、入力端子1N1,1N2に、とも
に同相の信号を入力した場合には、第５図に示す参考例
のインバータ回路と同様の入出力特性を有し、第５図に
示す参考例と同じ効果を得ることができる。
第17図は特許請求の範囲第４項に記載の発明の一実施例
に係わるインバータ回路を示すものであり、その特徴と
するところは、第16図における制御部15にあって、NOT
ゲート87,89に接続されていない側のNANDゲート83及びN
ORゲート85の入力端子をNOTゲート91を介して出力端子O
UTに接続することにより、この実施例におけるインバー
タ回路の制御部15を構成して、第16図に示したインバー
タ回路と同様に出力電位の状態にかかわらず、出力端子
OUTをハイインピーダンス状態とすることができるよう
にしたものである。
したがって、この実施例のインバータ回路にあっては、
第13図に示したと同様の入出力特性を有し、第12図に示
す実施例と同じ効果を得ることができる。なお、第16図
と同符号のものは同一物を示しその説明は省略した。
【図面の簡単な説明】
第１図は本発明の参考例に係る出力回路装置の構成を示
す図、第２図は第１図の入出力特性を示す図、第３図は
本発明の参考例に係る出力回路装置の構成を示す図、第
４図は第３図に示す装置の入出力特性を示す図、第５図
は本発明の参考例に係る出力回路装置の構成を示す図、
第６図は本発明の参考例に係る出力回路装置の構成を示
す図、第７図は本発明の参考例に係る出力回路装置の構
成を示す図、第８図は特許請求の範囲第３項に記載の発
明の一実施例に係る出力回路装置の構成を示す図、第９
図は第８図に示す装置の入出力特性を示す図、第10図は
特許請求の範囲第２項に記載の発明の一実施例に係る出
力回路装置の構成を示す図、第11図は第10図に示す装置
の入出力特性を示す図、第12図は特許請求の範囲第１項
に記載の発明の一実施例に係る出力回路装置の構成を示
す図、第13図は第12図に示す装置の入出力特性を示す
図、第14図は特許請求の範囲第１項に記載の発明の他の
実施例に係る出力回路装置の構成を示す図、第15図は特
許請求の範囲第１項に記載の発明の他の実施例に係る出
力回路装置の構成を示す図、第16図は本発明の参考例に
係る出力回路装置の構成を示す図、第17図は特許請求の
範囲第４項に記載の発明の一実施例に係る出力回路装置
の構成を示す図、第18図は従来のインバータ回路の構成
を示す図、第19図は第18図に示す回路の入出力特性を示
す図である。 （図の主要な部分を表わす符号の説明） １……第１反転部 ３……第２反転部 15……制御部

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】入力信号を増幅して出力信号とする増幅手
    段と、 高位電圧源と低位電圧源との間に接続された複数のFET
    （電界効果トランジスタ）からなり、増幅手段と出力端
    子を共通として、増幅手段の出力端子における負荷の充
    放電を助長する充放電助長手段と、 複数の論理ゲートからなり、入力信号と出力信号の両電
    位を検出して、入力電位の反転直後の出力電位が一方の
    電源電位から第１の電位に達するまでの前半の期間は、
    充放電助長手段を駆動状態にさせて増幅手段による負荷
    の充放電を助長させ、入力電位がロウレベル又はハイレ
    ベルにある時あるいは出力電位が前記第１の電位から他
    方の電源電位に達するまでの後半の期間は、充放電助長
    手段を非駆動状態にさせて増幅手段から充放電助長手段
    を分離するように充放電助長手段を駆動制御してなる制
    御手段と を有することを特徴とする出力回路装置。
  2. 【請求項２】前記増幅手段及び充放電助長手段は、２つ
    の入力信号を受けて増幅手段と充放電助長手段との共通
    の出力端子がハイインピーダンス状態をとり得ることを
    特徴とする特許請求の範囲第１項に記載の出力回路装
    置。
  3. 【請求項３】入力信号を増幅して出力信号とする増幅手
    段と、 高位電圧源と低位電圧源との間に接続された複数のFET
    からなり、増幅手段と出力端子を共通として、増幅手段
    の出力端子における負荷の充放電を助長する充放電助長
    手段と、 複数の論理ゲートからなり、入力信号と出力信号の両電
    位を検出して、入力電位がロウレベル又はハイレベルに
    ある時あるいは入力電位の反転直後の出力電位が一方の
    電源電位から第１の電位に達するまでの前半の期間及び
    第２の電位から他方の電源電位に達するまでの後半の期
    間は、充放電助長手段を非駆動状態にさせて増幅手段か
    ら充放電助長手段を分離するように充放電助長手段を駆
    動制御し、出力電位が前記第１の電位と前記第２の電位
    との間の中間の期間は、充放電助長手段を駆動状態にさ
    せて増幅手段による負荷の充放電を助長させてなる制御
    手段と を有することを特徴とする出力回路装置。
  4. 【請求項４】入力信号を増幅して出力信号とする増幅手
    段と、 高位電圧源と低位電圧源との間に接続された複数のFET
    からなり、増幅手段と出力端子を共通として、増幅手段
    の出力端子における負荷の充放電を助長する充放電助長
    手段と、 複数の論理ゲートからなり、入力信号と出力信号の両電
    位を検出して、入力電位がロウレベル又はハイレベルに
    ある時あるいは入力電位の反転直後の出力電位が一方の
    電源電位から第１の電位に達するまでの前半の期間は、
    充放電助長手段を非駆動状態にさせて増幅手段から充放
    電助長手段を分離するように充放電助長手段を駆動制御
    し、出力電位が前記第１の電位から第２の電位に達する
    までの中間の期間は、充放電助長手段を第１の駆動力で
    駆動させて増幅手段による負荷の充放電を助長させ、出
    力電位が前記第２の電位から他方の電源電位に達するま
    での後半の期間は、充放電助長手段を第１の駆動力より
    も大きい第２の駆動力で駆動させて増幅手段による負荷
    の充放電を助長させてなる制御手段と を有することを特徴とする出力回路装置。
JP60177688A 1985-08-14 1985-08-14 出力回路装置 Expired - Lifetime JPH0720060B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP60177688A JPH0720060B2 (ja) 1985-08-14 1985-08-14 出力回路装置
US06/894,914 US4779013A (en) 1985-08-14 1986-08-08 Slew-rate limited output driver having reduced switching noise
EP86111280A EP0212584B1 (en) 1985-08-14 1986-08-14 Output circuit device with stabilized potential
DE86111280T DE3689296T2 (de) 1985-08-14 1986-08-14 Ausgangsschaltung mit Pegelstabilisierung.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60177688A JPH0720060B2 (ja) 1985-08-14 1985-08-14 出力回路装置

Publications (2)

Publication Number Publication Date
JPS6238617A JPS6238617A (ja) 1987-02-19
JPH0720060B2 true JPH0720060B2 (ja) 1995-03-06

Family

ID=16035366

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60177688A Expired - Lifetime JPH0720060B2 (ja) 1985-08-14 1985-08-14 出力回路装置

Country Status (4)

Country Link
US (1) US4779013A (ja)
EP (1) EP0212584B1 (ja)
JP (1) JPH0720060B2 (ja)
DE (1) DE3689296T2 (ja)

Families Citing this family (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63234622A (ja) * 1987-03-23 1988-09-29 Toshiba Corp デ−タ出力回路
JPS63240128A (ja) * 1987-03-27 1988-10-05 Toshiba Corp 論理回路
US4829199A (en) * 1987-07-13 1989-05-09 Ncr Corporation Driver circuit providing load and time adaptive current
US4777389A (en) * 1987-08-13 1988-10-11 Advanced Micro Devices, Inc. Output buffer circuits for reducing ground bounce noise
JPH0622649B2 (ja) * 1988-01-14 1994-03-30 株式会社テクノ菱和 フィルタ用吹出口ユニット
NL8800075A (nl) * 1988-01-14 1989-08-01 Philips Nv Hot carrier stress vrije push-pull uitgangsschakeling.
JP2542678B2 (ja) * 1988-06-17 1996-10-09 富士通株式会社 半導体装置
JPH073945B2 (ja) * 1988-06-27 1995-01-18 日本電気株式会社 Ｃｍｏｓ出力回路
US4880997A (en) * 1988-08-18 1989-11-14 Ncr Corporation Low noise output buffer circuit
JPH0282713A (ja) * 1988-09-19 1990-03-23 Fujitsu Ltd スイッチング補助回路
JPH0777345B2 (ja) * 1988-11-04 1995-08-16 三菱電機株式会社 半導体装置
US4906867A (en) * 1988-11-09 1990-03-06 Ncr Corporation Buffer circuit with load sensitive transition control
JPH0666674B2 (ja) * 1988-11-21 1994-08-24 株式会社東芝 半導体集積回路の出力回路
JP2595074B2 (ja) * 1988-11-24 1997-03-26 三菱電機株式会社 半導体集積回路装置
JP2788745B2 (ja) * 1988-12-28 1998-08-20 日本電気アイシーマイコンシステム株式会社 ダイナミック保持型バスドライバー
US5010256A (en) * 1989-02-21 1991-04-23 United Technologies Corporation Gate output driver using slew-rate control
US5216294A (en) * 1989-05-31 1993-06-01 Samsung Electronics Co., Ltd. Data output buffer using a junction field effect transistor
US4962345A (en) * 1989-11-06 1990-10-09 Ncr Corporation Current limiting output driver
US4973865A (en) * 1989-12-20 1990-11-27 Vlsi Technology, Inc. Auto-delay gain circuit
US5070259A (en) * 1989-12-26 1991-12-03 Linear Technology Corporation Constant current, highspeed, auto-zeroed, CMOS comparator
GB2242587B (en) * 1990-02-01 1994-05-25 Mole Valley Systems Ltd Power control circuit for reactive loads
JPH03231455A (ja) * 1990-02-07 1991-10-15 Toshiba Corp 半導体集積回路
US5097148A (en) * 1990-04-25 1992-03-17 At&T Bell Laboratories Integrated circuit buffer with improved drive capability
JPH0435224A (ja) * 1990-05-28 1992-02-06 Nec Corp 半導体装置
US5241221A (en) * 1990-07-06 1993-08-31 North American Philips Corp., Signetics Div. CMOS driver circuit having reduced switching noise
IL95576A0 (en) * 1990-09-04 1991-06-30 Quick Tech Ltd Controlled slew rate buffer
US5122690A (en) * 1990-10-16 1992-06-16 General Electric Company Interface circuits including driver circuits with switching noise reduction
JPH04154212A (ja) * 1990-10-17 1992-05-27 Mitsubishi Electric Corp 半導体記憶装置の出力回路
JP2978302B2 (ja) * 1991-01-28 1999-11-15 三菱電機株式会社 出力バッファ回路
JP2573431B2 (ja) * 1991-04-30 1997-01-22 株式会社東芝 出力バッファ回路
US5194760A (en) * 1991-12-23 1993-03-16 Motorola, Inc. Slew rate limited inductive load driver
JPH066195A (ja) * 1992-06-18 1994-01-14 Mitsubishi Electric Corp 出力ドライバ回路
US5306965A (en) * 1992-07-01 1994-04-26 Hewlett-Packard Co. Process compensating variable impedence I/O driver with feedback
DE4233850C1 (de) * 1992-10-08 1994-06-23 Itt Ind Gmbh Deutsche Schaltungsanordnung zur Stromeinstellung eines monolithisch integrierten Padtreibers
US5444398A (en) * 1992-12-17 1995-08-22 Siemens Aktiengesellschaft Decoded-source sense amplifier with special column select driver voltage
US5426376A (en) * 1993-04-23 1995-06-20 Vlsi Technology, Inc. Noise isolated I/O buffer that uses two separate power supplies
US5751167A (en) * 1993-08-16 1998-05-12 Nec Corporation CMOS output buffer circuit which converts CMOS logic signals to ECL logic signals and which discharges parasitic load capacitances
US5436584A (en) * 1993-11-15 1995-07-25 Intel Corporation Noise suppressing circuit for VLSI
FR2716758B1 (fr) * 1994-02-28 1996-05-31 Sgs Thomson Microelectronics Circuit de polarisation pour transistor dans une cellule de mémorisation.
JP3190199B2 (ja) * 1994-03-16 2001-07-23 株式会社東芝 同相信号出力回路、逆相信号出力回路、二相信号出力回路及び信号出力回路
JPH07307649A (ja) * 1994-05-13 1995-11-21 Fujitsu Ltd 電子装置
JP3442149B2 (ja) * 1994-07-28 2003-09-02 富士通株式会社 半導体回路
US5486782A (en) * 1994-09-27 1996-01-23 International Business Machines Corporation Transmission line output driver
JP2590758B2 (ja) * 1994-10-31 1997-03-12 日本電気株式会社 バスドライバ
WO1996036911A1 (en) * 1995-05-17 1996-11-21 Motorola Inc. Low power regenerative feedback device and method
US5739715A (en) * 1995-10-31 1998-04-14 Hewlett-Packard Co. Digital signal driver circuit having a high slew rate
US5602785A (en) * 1995-12-13 1997-02-11 Micron Technology, Inc. P-channel sense amplifier pull-up circuit with a timed pulse for use in DRAM memories having non-bootstrapped word lines
US6194923B1 (en) * 1996-10-08 2001-02-27 Nvidia Corporation Five volt tolerant output driver
US5793228A (en) * 1997-01-31 1998-08-11 International Business Machines Corporation Noise-tolerant dynamic circuits
US6472917B2 (en) * 1997-03-19 2002-10-29 Hitachi, Ltd. Semiconductor integrated circuit device having compensation for wiring distance delays
US5963076A (en) * 1997-04-14 1999-10-05 Motorola, Inc. Circuit with hot-electron protection and method
US6870419B1 (en) 1997-08-29 2005-03-22 Rambus Inc. Memory system including a memory device having a controlled output driver characteristic
US6094075A (en) 1997-08-29 2000-07-25 Rambus Incorporated Current control technique
EP0911970A3 (en) * 1997-10-09 2001-01-10 Lucent Technologies Inc. Edge detection circuit
US5945850A (en) * 1997-11-03 1999-08-31 Lucent Technologies Inc. Edge signal restoration circuit and method
US5973522A (en) * 1998-02-05 1999-10-26 Applied Micro Circuits Corporation Current injected ramp with reduced recovery time background of the invention
US5914621A (en) * 1998-02-05 1999-06-22 Applied Micro Circuits Corporation Charge balanced ramp with improved signal linearity
US5952949A (en) * 1998-02-05 1999-09-14 Applied Micro Circuits Corporation Timer with dynamic reset threshold
US6281706B1 (en) 1998-03-30 2001-08-28 National Semiconductor Corp. Programmable high speed quiet I/O cell
US6356140B1 (en) 1998-07-15 2002-03-12 Linear Technology Corporation Active pullup circuitry for open-drain signals
US6072729A (en) * 1998-08-24 2000-06-06 Micron Technology, Inc. Data-output driver circuit and method
KR100295053B1 (ko) * 1998-09-03 2001-07-12 윤종용 부하적응형저잡음출력버퍼
KR100433799B1 (ko) * 1998-12-03 2004-06-04 가부시키가이샤 히타치세이사쿠쇼 전압구동형 스위칭 소자의 게이트 구동회로
EP1014583A1 (en) * 1998-12-17 2000-06-28 United Memories, Inc. Multi-stage data anticipation driver and method for an integrated circuit device
US6249147B1 (en) * 1999-03-09 2001-06-19 Fujitsu, Ltd. Method and apparatus for high speed on-chip signal propagation
US6208185B1 (en) * 1999-03-25 2001-03-27 Wisconsin Alumni Research Corporation High performance active gate drive for IGBTs
US7173474B1 (en) 1999-09-15 2007-02-06 Linear Technology Corporation Load-generated drive, no quiescent current, techniques and circuits for high speed switching of transistors
US6531909B1 (en) 1999-09-15 2003-03-11 Linear Technology Corporation Load-generated drive, substantially no quiescent current, techniques and circuits for high speed switching of transistors
US6321282B1 (en) 1999-10-19 2001-11-20 Rambus Inc. Apparatus and method for topography dependent signaling
US6646953B1 (en) 2000-07-06 2003-11-11 Rambus Inc. Single-clock, strobeless signaling system
US7051130B1 (en) 1999-10-19 2006-05-23 Rambus Inc. Integrated circuit device that stores a value representative of a drive strength setting
JP4083946B2 (ja) * 1999-12-24 2008-04-30 株式会社ルネサステクノロジ 論理回路
US6924669B2 (en) * 2000-03-30 2005-08-02 Fujitsu Limited Output buffer circuit and control method therefor
US6670683B2 (en) 2001-01-04 2003-12-30 International Business Machines Corporation Composite transistor having a slew-rate control
US7079775B2 (en) 2001-02-05 2006-07-18 Finisar Corporation Integrated memory mapped controller circuit for fiber optics transceiver
GB2416080A (en) * 2002-05-20 2006-01-11 Micron Technology Inc Increasing Drive Strength and reducing propagation delays through the use of feedback
US7119549B2 (en) 2003-02-25 2006-10-10 Rambus Inc. Output calibrator with dynamic precision
US6657912B1 (en) 2003-03-20 2003-12-02 International Business Machines Corporation Circuit for optimizing power consumption and performance
DE10355509A1 (de) * 2003-11-27 2005-07-07 Infineon Technologies Ag Schaltung und Verfahren zum verzögerten Einschalten einer elektrischen Last
US7027332B2 (en) * 2004-05-13 2006-04-11 Solid State System Co., Ltd. Memory I/O driving circuit with reduced noise and driving method
US7142018B2 (en) * 2004-06-08 2006-11-28 Transmeta Corporation Circuits and methods for detecting and assisting wire transitions
US7071747B1 (en) 2004-06-15 2006-07-04 Transmeta Corporation Inverting zipper repeater circuit
US7142015B2 (en) * 2004-09-23 2006-11-28 International Business Machines Corporation Fast turn-off circuit for controlling leakage
FR2878065A1 (fr) * 2004-11-18 2006-05-19 St Microelectronics Sa Circuit de decharge d'une charge electrique, et etage de sortie de puissance comprenant un tel circuit de decharge pour la commande de cellules d'ecran plasma
US7193450B1 (en) 2004-12-02 2007-03-20 National Semiconductor Corporation Load sensing buffer circuit with controlled switching current noise (di/dt)
US7317333B1 (en) * 2005-02-10 2008-01-08 Xilinx, Inc. Large loading split I/O driver with negligible crowbar
WO2006097132A1 (de) * 2005-03-18 2006-09-21 Infineon Technologies Ag Regeneriervorrichtung zum regenerieren von signalflanken eines signals, anordnung und verfahren zum regenerieren von signialflanken eines signals
US7768296B2 (en) * 2006-02-23 2010-08-03 Freescale Semiconductor, Inc. Electronic device and method
JP2007274422A (ja) * 2006-03-31 2007-10-18 Oki Electric Ind Co Ltd 駆動回路
US7733134B1 (en) * 2006-03-31 2010-06-08 Ciena Corporation High speed low noise switch
US7646211B2 (en) * 2006-04-03 2010-01-12 Nokia Corporation Circuit and apparatus for reducing interference of digital signals
US7710153B1 (en) 2006-06-30 2010-05-04 Masleid Robert P Cross point switch
US7809408B2 (en) * 2006-12-06 2010-10-05 Broadcom Corporation Method and system for a power switch with a slow in-rush current
US8575975B1 (en) 2009-01-28 2013-11-05 Cirrus Logic, Inc. Stepped voltage drive for driving capacitive loads
CN201421494Y (zh) * 2009-05-11 2010-03-10 中山大洋电机股份有限公司 一种微处理器时钟检测电路及直流无刷电机的单片机mcu时钟检测电路
US20130076424A1 (en) * 2011-09-23 2013-03-28 Qualcomm Incorporated System and method for reducing cross coupling effects
US9124266B1 (en) * 2012-08-31 2015-09-01 Marvell Israel (M.I.S.L) Ltd. Increasing switching speed of logic circuits
EP3182589A1 (en) * 2015-12-17 2017-06-21 IMEC vzw Delay control circuit
JP7189670B2 (ja) * 2018-03-26 2022-12-14 日清紡マイクロデバイス株式会社 Ｄ級増幅器
US20230308099A1 (en) * 2022-03-28 2023-09-28 Mediatek Inc. Buffer circuits and semiconductor structures thereof
US20230387937A1 (en) * 2022-05-30 2023-11-30 Novatek Microelectronics Corp. Digital-to-analog conversion device and operation method thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1451732A (en) * 1973-03-19 1976-10-06 Motorola Inc Signal shaping circuit
GB2063025A (en) * 1979-11-09 1981-05-28 Emi Ltd Active termination of a transmission line
EP0031583B1 (en) * 1979-12-26 1988-08-17 Kabushiki Kaisha Toshiba A driver circuit for charge coupled device
JPS56162539A (en) * 1980-05-19 1981-12-14 Nec Corp Signal-line driving circuit
JPS57166733A (en) * 1981-04-06 1982-10-14 Matsushita Electric Ind Co Ltd Electronic circuit
US4499387A (en) * 1981-12-15 1985-02-12 Tokyo Shibaura Denki Kabushiki Kaisha Integrated circuit formed on a semiconductor substrate with a variable capacitor circuit
JPS58137331A (ja) * 1982-02-10 1983-08-15 Nec Corp インバ−タ回路
DE3360366D1 (en) * 1982-02-26 1985-08-14 Toshiba Kk Mos switch circuit
US4477741A (en) * 1982-03-29 1984-10-16 International Business Machines Corporation Dynamic output impedance for 3-state drivers
JPS58185091A (ja) * 1982-04-24 1983-10-28 Toshiba Corp 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路
JPS58196726A (ja) * 1982-05-12 1983-11-16 Hitachi Ltd Ｍｏｓ出力回路
JPS5942690A (ja) * 1982-09-03 1984-03-09 Toshiba Corp 半導体記憶装置
JPS59181829A (ja) * 1983-03-31 1984-10-16 Toshiba Corp 半導体素子の出力バツフア回路
US4549101A (en) * 1983-12-01 1985-10-22 Motorola, Inc. Circuit for generating test equalization pulse
US4567378A (en) * 1984-06-13 1986-01-28 International Business Machines Corporation Driver circuit for controlling signal rise and fall in field effect transistor processors
US4622482A (en) * 1985-08-30 1986-11-11 Motorola, Inc. Slew rate limited driver circuit which minimizes crossover distortion
US4638187A (en) * 1985-10-01 1987-01-20 Vtc Incorporated CMOS output buffer providing high drive current with minimum output signal distortion

Also Published As

Publication number Publication date
EP0212584B1 (en) 1993-11-18
EP0212584A2 (en) 1987-03-04
EP0212584A3 (en) 1988-08-17
DE3689296T2 (de) 1994-04-28
JPS6238617A (ja) 1987-02-19
US4779013A (en) 1988-10-18
DE3689296D1 (de) 1993-12-23

Similar Documents

Publication Publication Date Title
JPH0720060B2 (ja) 出力回路装置
US5034629A (en) Output control circuit for reducing through current in CMOS output buffer
KR930000970B1 (ko) 반도체 집적회로의 출력회로
US4740717A (en) Switching device with dynamic hysteresis
KR960011964B1 (ko) 출력버퍼장치
JP2003528489A (ja) ゲート酸化物保護機能付き高速高電圧レベルシフタ
JPH07114359B2 (ja) 半導体集積回路
JP3386602B2 (ja) 出力回路装置
JPH0529995B2 (ja)
JPH0865135A (ja) 出力バッファ回路
JP2918821B2 (ja) オフチップドライバ回路
US20230238953A1 (en) Circuit and method
EP0619652A2 (en) Data output circuit
EP0735686A1 (en) Three-state CMOS output buffer circuit
JP3299071B2 (ja) 出力バッファ回路
JP2565297B2 (ja) ３ステート・スルーレート出力回路
JP3339410B2 (ja) ドライバ回路
JP2765330B2 (ja) 出力回路
JP2586196B2 (ja) 出力回路
JPS61108223A (ja) 出力バツフア回路
JP2697024B2 (ja) 出力回路
JPH05276003A (ja) 出力回路装置
JPH0865138A (ja) 信号線駆動回路
JP2934265B2 (ja) 相補型ｍｏｓ出力回路
JPS63119323A (ja) 絶縁ゲ−ト型出力バツフア回路