JPH07114359B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07114359B2 JPH07114359B2 JP1195951A JP19595189A JPH07114359B2 JP H07114359 B2 JPH07114359 B2 JP H07114359B2 JP 1195951 A JP1195951 A JP 1195951A JP 19595189 A JP19595189 A JP 19595189A JP H07114359 B2 JPH07114359 B2 JP H07114359B2
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- transistor
- integrated circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体集積回路に係り、特にデータ出力時に生
じる電源電位または接地電位の変動に起因して集積回路
内に発生する誤動作を防止し得る入力バッファに関す
る。
じる電源電位または接地電位の変動に起因して集積回路
内に発生する誤動作を防止し得る入力バッファに関す
る。
（従来の技術） 半導体集積回路、例えば半導体メモリなどでは、その内
部データを外部へ出力する出力バッファによって外部に
存在する大きな容量、例えば100pF程度の負荷容量を駆
動する場合がある。このため、このような半導体集積回
路の設計にあたっては、出力バッファ回路における出力
段トランジスタの電流駆動能力は、大きな負荷容量を十
分に駆動できるようにきわめて大きく設定される。
部データを外部へ出力する出力バッファによって外部に
存在する大きな容量、例えば100pF程度の負荷容量を駆
動する場合がある。このため、このような半導体集積回
路の設計にあたっては、出力バッファ回路における出力
段トランジスタの電流駆動能力は、大きな負荷容量を十
分に駆動できるようにきわめて大きく設定される。
第５図はこのような出力バッファ回路50の一例を示す回
路図である。
路図である。
集積回路の内部データDiは、出力バッファ回路50の入力
端子51に供給される。この出力バッファ回路を動作させ
る期間内においては、出力イネーブル信号OE1が高レベ
ル“1"に、またその反転信号▲▼が低レベル“0"
にされる。これにより、反転信号▲▼により制御
されるＰチャネルMOSトランジスタ52がオン、Ｎチャネ
ルMOSトランジスタ53がオフとなる。これにより、内部
データDiは、PGチャネルMOSトランジスタ54とＮチャネ
ルMOSトランジスタ55とからなる実質的なCMOSインバー
タ及びＰチャネルMOSトランジスタ56とＮチャネルMOSト
ランジスタ57とからなるCMOSインバータを順次介して、
出力段のＰチャネルMOSトランジスタ58のゲートに供給
される。
端子51に供給される。この出力バッファ回路を動作させ
る期間内においては、出力イネーブル信号OE1が高レベ
ル“1"に、またその反転信号▲▼が低レベル“0"
にされる。これにより、反転信号▲▼により制御
されるＰチャネルMOSトランジスタ52がオン、Ｎチャネ
ルMOSトランジスタ53がオフとなる。これにより、内部
データDiは、PGチャネルMOSトランジスタ54とＮチャネ
ルMOSトランジスタ55とからなる実質的なCMOSインバー
タ及びＰチャネルMOSトランジスタ56とＮチャネルMOSト
ランジスタ57とからなるCMOSインバータを順次介して、
出力段のＰチャネルMOSトランジスタ58のゲートに供給
される。
これに対して、信号OE1により制御されるＮチャネルMOS
トランジスタ59がオン、ＰチャネルMOSトランジスタ60
がオフになるので、内部データDiは、ＰチャネルMOSト
ランジスタ61とＮチャネルMOSトランジスタ62とからな
る実質的なCMOSインバータおよびＰチャネルMOSトラン
ジスタ63とＮチャネルMOSトランジスタ64とからなるCMO
Sインバータを順次介して出力段のＮチャネルMOSトラン
ジスタ65のゲートに供給される。出力段のトランジスタ
58のソースは正極性の電源電圧Vccに、出力段のトラン
ジスタ65のソースは接地電位Vssにそれぞれ接続され、
両トランジスタのドレインは出力端子66に共通接続され
ている。この出力端子66には負荷容量67が接続されてい
る。
トランジスタ59がオン、ＰチャネルMOSトランジスタ60
がオフになるので、内部データDiは、ＰチャネルMOSト
ランジスタ61とＮチャネルMOSトランジスタ62とからな
る実質的なCMOSインバータおよびＰチャネルMOSトラン
ジスタ63とＮチャネルMOSトランジスタ64とからなるCMO
Sインバータを順次介して出力段のＮチャネルMOSトラン
ジスタ65のゲートに供給される。出力段のトランジスタ
58のソースは正極性の電源電圧Vccに、出力段のトラン
ジスタ65のソースは接地電位Vssにそれぞれ接続され、
両トランジスタのドレインは出力端子66に共通接続され
ている。この出力端子66には負荷容量67が接続されてい
る。
このような出力バッファ回路では、内部データDiのレベ
ルに応じて出力段のトランジスタ58と65のいずれか一方
がオンとなる。したがってトランジスタ58がオンとなっ
たときは、このオン状態のトランジスタ58を介して、負
荷容量67をVcc電位に達するまで充電させ、トランジス
タ65がオンとなったときは負荷容量67をVss電位まで放
電させる。
ルに応じて出力段のトランジスタ58と65のいずれか一方
がオンとなる。したがってトランジスタ58がオンとなっ
たときは、このオン状態のトランジスタ58を介して、負
荷容量67をVcc電位に達するまで充電させ、トランジス
タ65がオンとなったときは負荷容量67をVss電位まで放
電させる。
このような構成において、出力端子66から高速にデータ
を出力するために出力すべきデータDoutの立上り、立下
りを急崚にすべく、負荷容量67を大きな電流で充電もし
くは放電している。このため、出力段のトランジスタ5
8、65は大きな素子寸法を与えられ、それぞれのコンダ
クタンスは大きく設定されている。
を出力するために出力すべきデータDoutの立上り、立下
りを急崚にすべく、負荷容量67を大きな電流で充電もし
くは放電している。このため、出力段のトランジスタ5
8、65は大きな素子寸法を与えられ、それぞれのコンダ
クタンスは大きく設定されている。
ところで、このような出力バッファ回路を有する半導体
集積回路をシステム製品に組み込む場合、電源電位Vc
c、接地電位Vssはそれぞれ電源装置70から配線を介して
この集積回路に供給される。このため、Vcc配線およびV
ss配線に存在するインダクタンス71,72の影響により、
これらの配線に大きな電流が流れたときには、集積回路
内部のVcc電位またはVss電位に大きな電位変動が発生す
る。すなわち、これらの配線に存在するインダクタンス
成分をＬ、配線に流れる電流の時間的変化の割合をdi/d
tで表わすと、配線には次の式で表わされるような電位
変化Δｖが生じる。
集積回路をシステム製品に組み込む場合、電源電位Vc
c、接地電位Vssはそれぞれ電源装置70から配線を介して
この集積回路に供給される。このため、Vcc配線およびV
ss配線に存在するインダクタンス71,72の影響により、
これらの配線に大きな電流が流れたときには、集積回路
内部のVcc電位またはVss電位に大きな電位変動が発生す
る。すなわち、これらの配線に存在するインダクタンス
成分をＬ、配線に流れる電流の時間的変化の割合をdi/d
tで表わすと、配線には次の式で表わされるような電位
変化Δｖが生じる。
Δｖ＝Ｌ・di/dt ……（１） 第６図は、出力バッファ回路50における各部分の電圧、
電流波形を示すグラフである。ここで、Vaは出力段のＰ
チャネルMOSトランジスタ58のゲート電位、Vbは出力段
のＮチャネルMOSトランジスタ65のゲート電位、IsはＰ
チャネルMOSトランジスタ58のドレイン電流（充電電
流）、ItはＮチャネルMOSトランジスタ65のドレイン電
流（放電電流）をそれぞれ示している。
電流波形を示すグラフである。ここで、Vaは出力段のＰ
チャネルMOSトランジスタ58のゲート電位、Vbは出力段
のＮチャネルMOSトランジスタ65のゲート電位、IsはＰ
チャネルMOSトランジスタ58のドレイン電流（充電電
流）、ItはＮチャネルMOSトランジスタ65のドレイン電
流（放電電流）をそれぞれ示している。
第６図に示すように、内部データDiの論理レベルを変化
した後に、出力段のＰチャネルMOSトランジスタ58のゲ
ート電位VaおよびＮチャネルMOSトランジスタ65のゲー
ト電位Vbが変化し、これらトランジスタ58およびトラン
ジスタ65がそれぞれスイッチング動作する。この結果、
トランジスタ58のドレイン電流Isもしくはトランジスタ
65のドレインItが流れ、これらの大電流によってVcc電
位またはVss電位に電位変動が生じている。
した後に、出力段のＰチャネルMOSトランジスタ58のゲ
ート電位VaおよびＮチャネルMOSトランジスタ65のゲー
ト電位Vbが変化し、これらトランジスタ58およびトラン
ジスタ65がそれぞれスイッチング動作する。この結果、
トランジスタ58のドレイン電流Isもしくはトランジスタ
65のドレインItが流れ、これらの大電流によってVcc電
位またはVss電位に電位変動が生じている。
（発明が解決しようとする課題） このように、出力バッファ回路からデータが出力される
時に出力段に大電流が流れることにより、集積回路内
部、例えば入力バッファ回路で電源電圧Vccおよび接地
電位Vssに電位変動（以下、電源ノイズと言う）が生じ
る。この電位変動は、集積回路に誤動作を引き起こすこ
とがある。このような負荷容量に対する充、放電電流に
より引き起こされる誤動作は、高速性を向上させるため
により短時間で外部負荷容量の充、放電を行う必要があ
る場合、より大きな電流を流す必要から、ますます起こ
り易くなっている。
時に出力段に大電流が流れることにより、集積回路内
部、例えば入力バッファ回路で電源電圧Vccおよび接地
電位Vssに電位変動（以下、電源ノイズと言う）が生じ
る。この電位変動は、集積回路に誤動作を引き起こすこ
とがある。このような負荷容量に対する充、放電電流に
より引き起こされる誤動作は、高速性を向上させるため
により短時間で外部負荷容量の充、放電を行う必要があ
る場合、より大きな電流を流す必要から、ますます起こ
り易くなっている。
ここで、このような電源ノイズにより引き起こされる誤
動作について詳述する。ここでは、外部からの入力信号
を受けるための入力バッファ回路において、第５図に示
したような出力バッファ回路からデータが出力されるこ
とによって生ずる誤動作について第７図を参照して述べ
る。
動作について詳述する。ここでは、外部からの入力信号
を受けるための入力バッファ回路において、第５図に示
したような出力バッファ回路からデータが出力されるこ
とによって生ずる誤動作について第７図を参照して述べ
る。
この回路では初段入力ゲートは２入力のCMOSノアゲート
NORとなっており、このNORゲートは、この集積回路の動
作状態を制御するための内部チップイネーブル信号CEi
がゲートに与えられるＰチャネルMOSトランジスタP1
と、外部入力がゲートに与えられるＰチャネルMOSトラ
ンジスタP2およびＮチャネルMOSトランジスタN2とがVcc
電源電位端とVss接地電位端との間に直列接続され、内
部チップイネーブル信号▲▼がゲートに与えられ
るＮチャネルMOSトランジスタN1がＮチャネルMOSトラン
ジスタN2に並列接続されている。ここで初段入力ゲート
で取り込まれる外部信号Dinは、他の集積回路から供給
されている例えばTTL（トランジスタ・トランジスタ・
ロジック）の出力データである。そして、ノアゲートNO
Rの後段にはCMOSインバータINVが接続されており、この
CMOSインバータINVは、ＰチャネルMOSトランジスタP3お
よびＮチャネルMOSトランジスタN3がVcc電源電位端とVs
s接地電位端との間に直列接続された構成となってい
る。なお、ノアゲートNORのＮチャネルMOSトランジスタ
N2のドレインはこのノアゲートNORの出力ノードND1とな
っており、第２段のCMOSインバータINVを構成するＮチ
ャネルMOSトランジスタN3のゲートはこのノアゲートNOR
の出力ノードND1に接続されている。さらに、CMOSイン
バータINVの後段にバッファ回路BUF1が接続されてい
る。このバッファ回路BUF1もCMOSインバータからなり、
ＰチャネルMOSトランジスタP4およびＮチャネルMOSトラ
ンジスタN4がVcc電源電位端とVss接地電位端との間に直
列接続されている。トランジスタP4およびN4の素子寸法
はその出力に存在する大きな負荷容量を十分駆動できる
ように設定されている。なお、バッファ回路は１個だけ
となっているが、必要に応じて複数個設けられてもよ
い。
NORとなっており、このNORゲートは、この集積回路の動
作状態を制御するための内部チップイネーブル信号CEi
がゲートに与えられるＰチャネルMOSトランジスタP1
と、外部入力がゲートに与えられるＰチャネルMOSトラ
ンジスタP2およびＮチャネルMOSトランジスタN2とがVcc
電源電位端とVss接地電位端との間に直列接続され、内
部チップイネーブル信号▲▼がゲートに与えられ
るＮチャネルMOSトランジスタN1がＮチャネルMOSトラン
ジスタN2に並列接続されている。ここで初段入力ゲート
で取り込まれる外部信号Dinは、他の集積回路から供給
されている例えばTTL（トランジスタ・トランジスタ・
ロジック）の出力データである。そして、ノアゲートNO
Rの後段にはCMOSインバータINVが接続されており、この
CMOSインバータINVは、ＰチャネルMOSトランジスタP3お
よびＮチャネルMOSトランジスタN3がVcc電源電位端とVs
s接地電位端との間に直列接続された構成となってい
る。なお、ノアゲートNORのＮチャネルMOSトランジスタ
N2のドレインはこのノアゲートNORの出力ノードND1とな
っており、第２段のCMOSインバータINVを構成するＮチ
ャネルMOSトランジスタN3のゲートはこのノアゲートNOR
の出力ノードND1に接続されている。さらに、CMOSイン
バータINVの後段にバッファ回路BUF1が接続されてい
る。このバッファ回路BUF1もCMOSインバータからなり、
ＰチャネルMOSトランジスタP4およびＮチャネルMOSトラ
ンジスタN4がVcc電源電位端とVss接地電位端との間に直
列接続されている。トランジスタP4およびN4の素子寸法
はその出力に存在する大きな負荷容量を十分駆動できる
ように設定されている。なお、バッファ回路は１個だけ
となっているが、必要に応じて複数個設けられてもよ
い。
前述したような電源ノイズは、集積回路の内部データを
外部に出力する部分で大きな電流が流れることにより発
生する。いま、データを外部に出力中の集積回路の内部
で電源ノイズが発生し、この集積回路のVccあるいはVss
の電位が変化したとする。しかし、集積回路の入力回路
に供給されるデータ（例えば前述したTTL）には電源変
動はないため、その入力回路に入力されるデータの電位
のレベルは変化しない。
外部に出力する部分で大きな電流が流れることにより発
生する。いま、データを外部に出力中の集積回路の内部
で電源ノイズが発生し、この集積回路のVccあるいはVss
の電位が変化したとする。しかし、集積回路の入力回路
に供給されるデータ（例えば前述したTTL）には電源変
動はないため、その入力回路に入力されるデータの電位
のレベルは変化しない。
一般に、半導体集積回路においては、入力データの0.8V
以下を論理“0"、2.0V以上を論理“1"と規定している。
このため、データを外部に出力するときは、データ“0"
に対しては0.8V以上、データ“1"に対しては2.0V以上に
なるように出力電位を設定している。このような関係を
考慮して、このデータを受ける回路部分では、例えば1.
5V付近に論理“0"と論理“1"の境界を設けている。これ
により1.5V以下の電位を有する入力データは論理“0"、
1.5V以上の電位を有する入力データは論理“0"と判定す
るように入力回路を設計している。
以下を論理“0"、2.0V以上を論理“1"と規定している。
このため、データを外部に出力するときは、データ“0"
に対しては0.8V以上、データ“1"に対しては2.0V以上に
なるように出力電位を設定している。このような関係を
考慮して、このデータを受ける回路部分では、例えば1.
5V付近に論理“0"と論理“1"の境界を設けている。これ
により1.5V以下の電位を有する入力データは論理“0"、
1.5V以上の電位を有する入力データは論理“0"と判定す
るように入力回路を設計している。
このような状況においては、例えば、論理“0"のデータ
が入力されているとき、集積回路の接地電位Vssが負方
向の変動すると入力データと接地電位Vssとの差が大き
くなるので、この接地電位を基準としている入力バッフ
ァ回路は、上記入力データを論理“1"と見做して誤動作
が発生することがある。反対に、論理“1"のデータが入
力されている時、集積回路の接地電位Vssが正方向に変
動すると、入力データとの接地電位Vssとの電位差が小
さくなるので、この接地電位Vssを基準としている入力
バッファ回路は、上記入力データを論理“0"と見做し、
誤動作が発生することがある。
が入力されているとき、集積回路の接地電位Vssが負方
向の変動すると入力データと接地電位Vssとの差が大き
くなるので、この接地電位を基準としている入力バッフ
ァ回路は、上記入力データを論理“1"と見做して誤動作
が発生することがある。反対に、論理“1"のデータが入
力されている時、集積回路の接地電位Vssが正方向に変
動すると、入力データとの接地電位Vssとの電位差が小
さくなるので、この接地電位Vssを基準としている入力
バッファ回路は、上記入力データを論理“0"と見做し、
誤動作が発生することがある。
このように、従来の集積回路では、高速性の追求に伴っ
て、データ出力時に電源電位又は接地電位が変動し、こ
れにより入力バッファ回路に誤動作が生ずるという問題
がある。
て、データ出力時に電源電位又は接地電位が変動し、こ
れにより入力バッファ回路に誤動作が生ずるという問題
がある。
本発明は上述した問題点を解決するためになされたもの
で、電源ノイズに対する動作マージンが高く、データ出
力時の電源電位または接地電位の変動に対して従来より
も動作マージンを向上させた入力バッファ回路を備えた
半導体集積回路を提供することを目的とする。
で、電源ノイズに対する動作マージンが高く、データ出
力時の電源電位または接地電位の変動に対して従来より
も動作マージンを向上させた入力バッファ回路を備えた
半導体集積回路を提供することを目的とする。
（課題を解決するための手段） 本発明はよれば、第１のノードと基準電位供給端子との
間に電流路が接続されるとともに、外部信号入力端子に
ゲート電極が接続され、前記外部信号入力端子に供給さ
れる信号に応答して前記第１のノードを前記基準電位供
給端子に放電するＮチャネル型の第１のMOSトランジス
タと、前記第１のノードと電源電位供給端子との間に電
流路が接続され、前記第１のノードを前記電源電位供給
端子から充電するための第２のMOSトランジスタと、第
２のノードと前記基準電位供給端子との間に電流路が接
続されるとともに、ゲート電極が前記第１のノードに接
続され、前記第１のノードの電位に応答して、前記第２
のノードを前記基準電位供給端子に放電するＮチャネル
型の第３のMOSトランジスタと、前記第２のノードと前
記電源電位供給端子との間に電流路が接続され、前記第
２のノードを前記電源電位供給端子から充電する第４の
MOSトランジスタとを具備し、前記第１のMOSトランジス
タのしきい電圧を、前記第３のMOSトランジスタのしき
い電圧よりも低く設定したことを特徴とする。
間に電流路が接続されるとともに、外部信号入力端子に
ゲート電極が接続され、前記外部信号入力端子に供給さ
れる信号に応答して前記第１のノードを前記基準電位供
給端子に放電するＮチャネル型の第１のMOSトランジス
タと、前記第１のノードと電源電位供給端子との間に電
流路が接続され、前記第１のノードを前記電源電位供給
端子から充電するための第２のMOSトランジスタと、第
２のノードと前記基準電位供給端子との間に電流路が接
続されるとともに、ゲート電極が前記第１のノードに接
続され、前記第１のノードの電位に応答して、前記第２
のノードを前記基準電位供給端子に放電するＮチャネル
型の第３のMOSトランジスタと、前記第２のノードと前
記電源電位供給端子との間に電流路が接続され、前記第
２のノードを前記電源電位供給端子から充電する第４の
MOSトランジスタとを具備し、前記第１のMOSトランジス
タのしきい電圧を、前記第３のMOSトランジスタのしき
い電圧よりも低く設定したことを特徴とする。
前記第１のMOSトランジスタのしきい電圧をほぼ0Vある
いは0V以上に設定することが好ましい。
いは0V以上に設定することが好ましい。
前記第２および第４のMOSトランジスタはＰチャネルMOS
トランジスタであり、前記第２のMOSトランジスタのゲ
ート電極は前記外部信号入力端子に接続され、前記第４
のMOSトランジスタのゲート電極は前記第１のノードに
接続されており、前記第１及び第２のMOSトランジスタ
は第１の論理ゲート回路を、前記第３及び第４のMOSト
ランジスタは第２の論理ゲート回路をそれぞれ構成する
と良い。
トランジスタであり、前記第２のMOSトランジスタのゲ
ート電極は前記外部信号入力端子に接続され、前記第４
のMOSトランジスタのゲート電極は前記第１のノードに
接続されており、前記第１及び第２のMOSトランジスタ
は第１の論理ゲート回路を、前記第３及び第４のMOSト
ランジスタは第２の論理ゲート回路をそれぞれ構成する
と良い。
前記第２のMOSトランジスタはゲートとソースが共通接
続されたディプリーション型ＮチャネルMOSトランジス
タ、前記第４のMOSトランジスタはゲート電極が前記第
１のノードに接続されたＰチャネルMOSトランジスタで
あり、前記第１及び第２のMOSトランジスタは第１の論
理ゲート回路を、前記第３及び第４のMOSトランジスタ
は第２の論理ゲート回路をそれぞれ構成することもでき
る。
続されたディプリーション型ＮチャネルMOSトランジス
タ、前記第４のMOSトランジスタはゲート電極が前記第
１のノードに接続されたＰチャネルMOSトランジスタで
あり、前記第１及び第２のMOSトランジスタは第１の論
理ゲート回路を、前記第３及び第４のMOSトランジスタ
は第２の論理ゲート回路をそれぞれ構成することもでき
る。
前記第１の論理ゲート回路は、NANDゲートあるいはNOR
ゲートとして構成されることが好ましく、また、前記第
２の論理ゲート回路は少なくともインバータを含むと良
い。
ゲートとして構成されることが好ましく、また、前記第
２の論理ゲート回路は少なくともインバータを含むと良
い。
（作 用） MOSトランジスタのいわゆる５極管動作時においては、
その電流値はゲート電圧としきい電圧の差の２乗に比例
することが知られている。したがって、入力初段の駆動
トランジスタのしきい電圧を低下させることにより、そ
のトランジスタによる放電速度を低下させ、電源電位の
変動の影響が出力に生じないようにすることがきる。
その電流値はゲート電圧としきい電圧の差の２乗に比例
することが知られている。したがって、入力初段の駆動
トランジスタのしきい電圧を低下させることにより、そ
のトランジスタによる放電速度を低下させ、電源電位の
変動の影響が出力に生じないようにすることがきる。
これは入力回路としてＰチャネルMOSトランジスタとＮ
チャネルMOSトランジスタが電源と基準電位間に直列に
接続された構成を使用した場合において典型的であり、
ＮチャネルMOSトランジスタのしきい電圧を0Vあるいは0
V下とすることにより誤動作の低減効果が顕著である。
チャネルMOSトランジスタが電源と基準電位間に直列に
接続された構成を使用した場合において典型的であり、
ＮチャネルMOSトランジスタのしきい電圧を0Vあるいは0
V下とすることにより誤動作の低減効果が顕著である。
（実施例） 以下、図面を参照して本発明の実施例のいくつかを詳細
に説明する。
に説明する。
第１図は本願発明の一実施例にかかる入力バッファ回路
を示す回路図であって、第７図に示した従来のものと同
様の接続関係を有しているため、同一部分には同一符号
を付してその説明を省略する。この入力バッファ回路は
半導体メモリ回路などの半導体集積回路の一部をなして
いる。
を示す回路図であって、第７図に示した従来のものと同
様の接続関係を有しているため、同一部分には同一符号
を付してその説明を省略する。この入力バッファ回路は
半導体メモリ回路などの半導体集積回路の一部をなして
いる。
この実施例では、第７図の場合と異なって、外部からの
信号Dinを受ける入力初段ゲートに含まれるＮチャネルM
OSトランジスタN2′は他のＮチャネルMOSトランジスタN
1,N3などよりもそのしきい電圧が低い値、例えばぼぼ0V
に設定されている。これは第７図で示された従来の入力
初段のＮチャネルMOSトランジスタN2は、他のインバー
タなどを構成するＮチャネルMOSトランジスタN1,N3と同
じしきい電圧を持つものが用いられてきたのに対して著
しい対照をなす。
信号Dinを受ける入力初段ゲートに含まれるＮチャネルM
OSトランジスタN2′は他のＮチャネルMOSトランジスタN
1,N3などよりもそのしきい電圧が低い値、例えばぼぼ0V
に設定されている。これは第７図で示された従来の入力
初段のＮチャネルMOSトランジスタN2は、他のインバー
タなどを構成するＮチャネルMOSトランジスタN1,N3と同
じしきい電圧を持つものが用いられてきたのに対して著
しい対照をなす。
次にこの回路の動作を説明する。
この実施例でも従来と同様に論理“0"と論理“1"の境界
を1.5Vに設定しているとし、入力バッファを構成するＰ
チャネルMOSトランジスタP2は第７図に示したものと全
く同じものを用いるものとする。
を1.5Vに設定しているとし、入力バッファを構成するＰ
チャネルMOSトランジスタP2は第７図に示したものと全
く同じものを用いるものとする。
このような構成において入力端子に論理“0"と論理“1"
の境界の1.5Vの電位を有するデータが入力されたとする
と、ＰチャネルMOSトランジスタP2が同じものであるた
め、第７図におけるトランジスタN2と第１図におけるト
ランジスタN2′には同じ電流が流れる。Vccが5Vである
時、トランジスタP2とトランジスタN2′とトランジスタ
N1のドレイン共通接続点である、入力初段の出力ノード
ND1における電位が2.5Vであるとすると、入力初段のト
ランジスタN2およびN2′は第４図に示すいわゆる５極管
領域（飽和領域）Ｂで動作している。この５極管領域は
ゲート電圧VG、しきい電圧Vth、ドレイン電圧VDとして VG−Vth＜VD ……（２） が成立する領域である。
の境界の1.5Vの電位を有するデータが入力されたとする
と、ＰチャネルMOSトランジスタP2が同じものであるた
め、第７図におけるトランジスタN2と第１図におけるト
ランジスタN2′には同じ電流が流れる。Vccが5Vである
時、トランジスタP2とトランジスタN2′とトランジスタ
N1のドレイン共通接続点である、入力初段の出力ノード
ND1における電位が2.5Vであるとすると、入力初段のト
ランジスタN2およびN2′は第４図に示すいわゆる５極管
領域（飽和領域）Ｂで動作している。この５極管領域は
ゲート電圧VG、しきい電圧Vth、ドレイン電圧VDとして VG−Vth＜VD ……（２） が成立する領域である。
ここで、MOSトランジスタの５極管動作時の電流値Id
は、次式で与えられることが知られている。
は、次式で与えられることが知られている。
βはトランジスタの寸法、移動度等で決まる定数であ
る。
る。
ここで、トランジスタN2のしきい値電圧を1V、トランジ
スタN2′のしきい値電圧を0Vに設定した場合を考える。
スタN2′のしきい値電圧を0Vに設定した場合を考える。
入力端子に1.5Vが供給されたときのトランジスタN2およ
びN2′に流れる電流をそれぞれIDE,IDIとすれば、これ
らは（３）式に数値を代入することにより次のようにな
る。
びN2′に流れる電流をそれぞれIDE,IDIとすれば、これ
らは（３）式に数値を代入することにより次のようにな
る。
ここで、IDEとIDIが等しいとすれば となり となる。これはトランジスタN2′のしきい値をトランジ
スタN2よりも低く設定しているため、従来と同様に論理
“0"と論理“1"の境界を1.5Vに設計するためにはチャネ
ル長の等しいトランジスタN2′とトランジスタN2を用い
た場合、トランジスタN2′のチャネル幅はトランジスタ
N2の幅の1/9で済むことを表わしている。
スタN2よりも低く設定しているため、従来と同様に論理
“0"と論理“1"の境界を1.5Vに設計するためにはチャネ
ル長の等しいトランジスタN2′とトランジスタN2を用い
た場合、トランジスタN2′のチャネル幅はトランジスタ
N2の幅の1/9で済むことを表わしている。
次にVssの変動があったときの動作を検討する。
今、入力が0.8Vの論理“0"が入力されている時、Vssが
−2.2Vまで変動したとする。この場合、Vssを基準とし
て考えれば、トランジスタN2、N2′のゲート電位が3.0V
に上昇したのと等価であらから、トランジスタN2、N2′
に流れる電流IDEおよびIDIは次のように表わすことがで
きる。
−2.2Vまで変動したとする。この場合、Vssを基準とし
て考えれば、トランジスタN2、N2′のゲート電位が3.0V
に上昇したのと等価であらから、トランジスタN2、N2′
に流れる電流IDEおよびIDIは次のように表わすことがで
きる。
これらの関係から、本発明によれば、Vssが変動したと
きには従来に比べ、トランジスタN2′を流れる電流は従
来の電流IDEの1/4になるため、Vssが負方向の変化して
ノードN1が放電される速度はより遅くなる。このため、
データが変化が起こりにくく、誤動作に対する耐性が向
上していることは明らかである。
きには従来に比べ、トランジスタN2′を流れる電流は従
来の電流IDEの1/4になるため、Vssが負方向の変化して
ノードN1が放電される速度はより遅くなる。このため、
データが変化が起こりにくく、誤動作に対する耐性が向
上していることは明らかである。
次に、正規に信号が論理“0"から論理“1"に変化した場
合について検討する。ここでは最悪の場合として、入力
が論理“1"と認められる最低値である2Vの電位となった
時を考えると、このときにトランジスタN2およびN2′を
流れる電流IDEおよびIDIは次のように表わすことができ
る。
合について検討する。ここでは最悪の場合として、入力
が論理“1"と認められる最低値である2Vの電位となった
時を考えると、このときにトランジスタN2およびN2′を
流れる電流IDEおよびIDIは次のように表わすことができ
る。
したがって よって、トランジスタN2′を流れる電流はトランジスタ
N2を流れる電流の1/2.25となり、従来と比較してノード
を放電する速度はやはり遅くなる。しかし、この速度は
前述したVssの変動の1/4と比べれば変化の程度は小さ
い。したがって、ノイズに対する効果の方が大きく、誤
動作が生じにくくなる。
N2を流れる電流の1/2.25となり、従来と比較してノード
を放電する速度はやはり遅くなる。しかし、この速度は
前述したVssの変動の1/4と比べれば変化の程度は小さ
い。したがって、ノイズに対する効果の方が大きく、誤
動作が生じにくくなる。
なお、従来、Vss変動等のノイズに対しては、例えばノ
ードND1に負荷容量を接続することにより、Vssが変動し
たときにトランジスタN2によってノードND1が放電され
る速度を遅くして、ノイズに対するマージンを上げるよ
うにすることが提案されている。しかしながら、このよ
うなVss変動に対するマージン増加対策をとった場合、
第７図の従来例では、第１図に示す本発明の場合と同じ
マージンを確保するためには、第７図のノードND1に第
１図の場合の４倍の負荷容量を持させるようにする必要
がある。ところが、正規の動作時にはトランジスタN2に
流れる電流はトランジスタN2′に流れる電流の2.25倍で
あるため、上述した４倍の負荷容量を接続した従来の場
合には正規動作時の応答速度は、本願発明の場合に比べ
遅れることになる。
ードND1に負荷容量を接続することにより、Vssが変動し
たときにトランジスタN2によってノードND1が放電され
る速度を遅くして、ノイズに対するマージンを上げるよ
うにすることが提案されている。しかしながら、このよ
うなVss変動に対するマージン増加対策をとった場合、
第７図の従来例では、第１図に示す本発明の場合と同じ
マージンを確保するためには、第７図のノードND1に第
１図の場合の４倍の負荷容量を持させるようにする必要
がある。ところが、正規の動作時にはトランジスタN2に
流れる電流はトランジスタN2′に流れる電流の2.25倍で
あるため、上述した４倍の負荷容量を接続した従来の場
合には正規動作時の応答速度は、本願発明の場合に比べ
遅れることになる。
次に、入力が論理“1"の2Vである時に、Vssが＋方向に
変動した場合を考える。この場合、Vssが＋2V以上変動
した場合には、トランジスタN2およびN2′はともにオフ
するはずであり、第１図および第７図におけるトランジ
スタP2の構成が同一ならば、Vss変動によって受ける影
響はほぼ等しいと考えられる。したがって、ここではVs
s＋1.5V変動したと仮定する。
変動した場合を考える。この場合、Vssが＋2V以上変動
した場合には、トランジスタN2およびN2′はともにオフ
するはずであり、第１図および第７図におけるトランジ
スタP2の構成が同一ならば、Vss変動によって受ける影
響はほぼ等しいと考えられる。したがって、ここではVs
s＋1.5V変動したと仮定する。
このとき、第７図のトランジスタN2はしきい電圧値が1V
であるので、オフとなる。しかしながら、第１図の場合
はトランジスタN2′のしきい電圧は0Vであるので、トラ
ンジスタN2′はオンのままである。
であるので、オフとなる。しかしながら、第１図の場合
はトランジスタN2′のしきい電圧は0Vであるので、トラ
ンジスタN2′はオンのままである。
よって、Vssが＋方向に変動したときは、第１図の本発
明の場合、ノードND1はトランジスタP2で充電されなが
らトランジスタN2′で放電されることになって、トラン
ジスタP2により充電されるだけである従来の第７図の場
合に比べて、ノードND1の電位の上昇速度は著しく遅く
なる。このため、従来に比べ、誤動作が生じにくくな
る。
明の場合、ノードND1はトランジスタP2で充電されなが
らトランジスタN2′で放電されることになって、トラン
ジスタP2により充電されるだけである従来の第７図の場
合に比べて、ノードND1の電位の上昇速度は著しく遅く
なる。このため、従来に比べ、誤動作が生じにくくな
る。
以上のように、入力初段のトランジスタのしきい電圧を
低下させることにより、各種の電源変動が生じた場合に
そのノイズにデータ変化が反応しにくくなり、後段への
影響が減少するため誤動作が生じにくくなって、ノイズ
に対するマージンが増加する。
低下させることにより、各種の電源変動が生じた場合に
そのノイズにデータ変化が反応しにくくなり、後段への
影響が減少するため誤動作が生じにくくなって、ノイズ
に対するマージンが増加する。
逆にこのマージンを利用して従来と同じ程度の誤動作の
発生率とするならば従来よりも出力端子でのデータ変化
を急崚にさせて高速化を図ることもできる。
発生率とするならば従来よりも出力端子でのデータ変化
を急崚にさせて高速化を図ることもできる。
このマージンは他の内部回路を構成するＮチャネルMOS
トランジスタのしきい電圧よりもトランジスタN2′のし
きい電圧が低いければよいが、一般に低いほど増加す
る。このため、トランジスタN2′のしきい電圧としては
ほぼ0Vあるいは0V以下がより望ましい。なお、しきい電
圧の最適低下値はトランジスタのサイズや構造によい異
なるので、これらを考慮して適宜選択される。
トランジスタのしきい電圧よりもトランジスタN2′のし
きい電圧が低いければよいが、一般に低いほど増加す
る。このため、トランジスタN2′のしきい電圧としては
ほぼ0Vあるいは0V以下がより望ましい。なお、しきい電
圧の最適低下値はトランジスタのサイズや構造によい異
なるので、これらを考慮して適宜選択される。
なお、このようにしきい電圧を低下させても入力初段の
駆動用トランジスタとして完全な動作をすることは、ト
ランジスタのゲート酸化膜を微細加工技術の進歩ととも
に最近では200Å程度まで薄くなっており、1Vのゲート
電圧でもゲート酸化膜に対する電界は例えば従来の1000
Åのゲート酸化膜に対してゲートに5Vをかけていたこと
と等価であることからも分かる。
駆動用トランジスタとして完全な動作をすることは、ト
ランジスタのゲート酸化膜を微細加工技術の進歩ととも
に最近では200Å程度まで薄くなっており、1Vのゲート
電圧でもゲート酸化膜に対する電界は例えば従来の1000
Åのゲート酸化膜に対してゲートに5Vをかけていたこと
と等価であることからも分かる。
発明者らの実験によれば、従来第７図の構成で電源ノイ
ズによる誤動作が生じていたのに対し、トランジスタN2
のしきい電圧をほぼ0Vまで低下させて設定した第１図の
構成による回路を用いた場合、同じ電源ノイズでは誤動
作が発生しないことが確認された。
ズによる誤動作が生じていたのに対し、トランジスタN2
のしきい電圧をほぼ0Vまで低下させて設定した第１図の
構成による回路を用いた場合、同じ電源ノイズでは誤動
作が発生しないことが確認された。
トランジスタのしきい電圧は、チャネル部分のイオン注
入量で決定されるが、例えば、５〜20Ω/cm程度の半導
体基板を使用すれば、チャネル用のイオン注入を行うこ
となしにしきい電圧が0V付近のトランジスタを実現する
ことができる。
入量で決定されるが、例えば、５〜20Ω/cm程度の半導
体基板を使用すれば、チャネル用のイオン注入を行うこ
となしにしきい電圧が0V付近のトランジスタを実現する
ことができる。
なお、内部回路がCMOS回路の場合は低消費電流が要求さ
れ、特に待機時はほぼ零の消費電流が要求されるため、
しきい電圧は一般に高いほうが良い。待機時には、信号
▲▼を“1"としてトランジスタP1をオフさせるよ
う制御するため、入力初段にしきい値電圧が0V付近のト
ランジスタを使用したとしても消費電流を０とすること
ができる。
れ、特に待機時はほぼ零の消費電流が要求されるため、
しきい電圧は一般に高いほうが良い。待機時には、信号
▲▼を“1"としてトランジスタP1をオフさせるよ
う制御するため、入力初段にしきい値電圧が0V付近のト
ランジスタを使用したとしても消費電流を０とすること
ができる。
第２図は本発明の他の実施例を示す回路図であって、こ
の実施例では初段入力ゲートをNAND型としたものを用い
ている。この場合の動作を第１図に示したNORゲートの
場合と同様である。
の実施例では初段入力ゲートをNAND型としたものを用い
ている。この場合の動作を第１図に示したNORゲートの
場合と同様である。
第３図は本発明の他の実施例を示す回路図であって、こ
の実施例では第１図におけるＰチャネルMOSトランジス
タP2をゲートとソースが共通接続されたＮチャネルディ
プリーション型のものP2′に変更したものである。この
トランジスタP2′は第１図の場合と同様にトランジスタ
N2′の負荷トランジスタとして動作するので、全体とし
て第１図の場合と同様のノイズ低減効果を奏することが
できる。
の実施例では第１図におけるＰチャネルMOSトランジス
タP2をゲートとソースが共通接続されたＮチャネルディ
プリーション型のものP2′に変更したものである。この
トランジスタP2′は第１図の場合と同様にトランジスタ
N2′の負荷トランジスタとして動作するので、全体とし
て第１図の場合と同様のノイズ低減効果を奏することが
できる。
以上のように、本発明によれば、外部信号入力端子に供
給される信号に応答して第１のノードを基準電位供給端
子に放電するＮチャネル型の第１のMOSトランジスタの
しきい電圧を、ゲート電極が第１のノードに接続され、
第１のノードの電位に応答して、第２のノードを前記基
準電位供給端子に放電するＮチャネル型の第３のMOSト
ランジスタのしきい電圧よりも低く設定しているので、
データ出力にともなって発生する電源のノイズに対して
反応しにくくなり、誤動作の発生を防止することができ
る。
給される信号に応答して第１のノードを基準電位供給端
子に放電するＮチャネル型の第１のMOSトランジスタの
しきい電圧を、ゲート電極が第１のノードに接続され、
第１のノードの電位に応答して、第２のノードを前記基
準電位供給端子に放電するＮチャネル型の第３のMOSト
ランジスタのしきい電圧よりも低く設定しているので、
データ出力にともなって発生する電源のノイズに対して
反応しにくくなり、誤動作の発生を防止することができ
る。
第１図は本発明の半導体集積回路の一実施例を示す回路
図、第２図は本発明の他の実施例を示す回路図、第３図
は本発明のさらに他の実施例を示す回路図、第４図はＮ
チャネルMOSトランジスタの電圧電流特性を示すグラ
フ、第５図は電源ノイズの発生を説明するための従来の
出力バッファ回路を示す回路図、第６図は第５図の各部
分における波形を示す波形図、第７図は従来の入力バッ
ファの構成を示す回路図である。 P1,P2,P3,P4……ＰチャネルMOSトランジスタ、N1,N2,N
2′,N3,N4,P2′……ＮチャネルMOSトランジスタ
図、第２図は本発明の他の実施例を示す回路図、第３図
は本発明のさらに他の実施例を示す回路図、第４図はＮ
チャネルMOSトランジスタの電圧電流特性を示すグラ
フ、第５図は電源ノイズの発生を説明するための従来の
出力バッファ回路を示す回路図、第６図は第５図の各部
分における波形を示す波形図、第７図は従来の入力バッ
ファの構成を示す回路図である。 P1,P2,P3,P4……ＰチャネルMOSトランジスタ、N1,N2,N
2′,N3,N4,P2′……ＮチャネルMOSトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 秀雄 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 (72)発明者 菊地 信一 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (7)
- 【請求項１】第１のノードと基準電位供給端子との間に
電流路が接続されるとともに、外部信号入力端子にゲー
ト電極が接続され、前記外部信号入力端子に供給される
信号に応答して前記第１のノードを前記基準電位供給端
子に放電するＮチャネル型の第１のMOSトランジスタ
と、 前記第１のノードとの電源電位供給端子との間に電流路
が接続され、前記第１のノードを前記電源電位供給端子
から充電するための第２のMOSトランジスタと、 第２のノードと前記基準電位供給端子との間に電流路が
接続されるとともに、ゲート電極が前記第１のノードに
接続され、前記第１のノードの電位に応答して、前記第
２のノードを前記基準電位供給端子に放電するＮチャネ
ル型の第３のMOSトランジスタと、 前記第２のノードと前記電源電位供給端子との間に電流
路が接続され、前記第２のノードを前記電源電位供給端
子から充電する第４のMOSトランジスタとを具備し、 前記第１のMOSトランジスタのしきい電圧を、前記第３
のMOSトランジスタのしきい電圧よりも低く設定したこ
とを特徴とする半導体集積回路。 - 【請求項２】前記第１のMOSトランジスタのしきい電圧
をほぼ0Vあるいは0V以下に設定したことを特徴とする請
求項１に記載の半導体集積回路。 - 【請求項３】前記第２および第４のMOSトランジスタは
ＰチャネルMOSトランジスタであり、前記第２のMOSトラ
ンジスタのゲート電極は前記外部信号入力端子に接続さ
れ、前記第４のMOSトランジスタのゲート電極は前記第
１のノードに接続されており、前記第１及び第２のMOS
トランジスタは第１の論理ゲート回路を、前記第３及び
第４のMOSトランジスタは第２の論理ゲート回路をそれ
ぞれ構成していることを特徴とする請求項１に記載の半
導体集積回路。 - 【請求項４】前記第２のMOSトランジスタはゲートとソ
ースが共通接続されたディプリーション型ＮチャネルMO
Sトランジスタ、前記第４のMOSトランジスタはゲート電
極が前記第１のノードに接続されたＰチャネルMOSトラ
ンジスタであり、前記第１及び第２のMOSトランジスタ
は第１の論理ゲート回路を、前記第３及び第４のMOSト
ランジスタは第２の論理ゲート回路をそれぞれ構成して
いることを特徴とする請求項１に記載の半導体集積回
路。 - 【請求項５】前記第１の論理ゲート回路は、NANDゲート
であることを特徴とする請求項３または４に記載の半導
体集積回路。 - 【請求項６】前記第１の論理ゲート回路は、NORゲート
であることを特徴とする請求項３または４に記載の半導
体集積回路。 - 【請求項７】前記第２の論理ゲート回路は少なくともイ
ンバータを含むことを特徴とする請求項３ないし６のい
ずれかに記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195951A JPH07114359B2 (ja) | 1989-07-28 | 1989-07-28 | 半導体集積回路 |
| KR1019900011308A KR930003926B1 (ko) | 1989-07-28 | 1990-07-25 | 반도체집적회로 |
| EP90114459A EP0410473B1 (en) | 1989-07-28 | 1990-07-27 | Semiconductor integrated circuit |
| DE69023565T DE69023565T2 (de) | 1989-07-28 | 1990-07-27 | Integrierte Halbleiterschaltung. |
| US07/559,139 US5073726A (en) | 1989-07-28 | 1990-07-30 | Input circuit of semiconductor integrated circuit and semiconductor integrated circuit having input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195951A JPH07114359B2 (ja) | 1989-07-28 | 1989-07-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360218A JPH0360218A (ja) | 1991-03-15 |
| JPH07114359B2 true JPH07114359B2 (ja) | 1995-12-06 |
Family
ID=16349690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1195951A Expired - Lifetime JPH07114359B2 (ja) | 1989-07-28 | 1989-07-28 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5073726A (ja) |
| EP (1) | EP0410473B1 (ja) |
| JP (1) | JPH07114359B2 (ja) |
| KR (1) | KR930003926B1 (ja) |
| DE (1) | DE69023565T2 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04120817A (ja) * | 1990-09-11 | 1992-04-21 | Mitsubishi Electric Corp | Ｌｓｉ回路の出力バッファ回路 |
| US5200921A (en) * | 1990-09-20 | 1993-04-06 | Fujitsu Limited | Semiconductor integrated circuit including P-channel MOS transistors having different threshold voltages |
| JP2758259B2 (ja) * | 1990-09-27 | 1998-05-28 | 株式会社東芝 | バッファ回路 |
| JPH04281294A (ja) * | 1991-03-11 | 1992-10-06 | Matsushita Electric Ind Co Ltd | 駆動回路 |
| US5602496A (en) * | 1992-06-17 | 1997-02-11 | Advanced Micro Devices, Inc. | Input buffer circuit including an input level translator with sleep function |
| US5331228A (en) * | 1992-07-31 | 1994-07-19 | Sgs-Thomson Microelectronics, Inc. | Output driver circuit |
| KR940010674B1 (ko) * | 1992-10-29 | 1994-10-24 | 삼성전자 주식회사 | 입력 버퍼 |
| US5430393A (en) * | 1993-05-10 | 1995-07-04 | Motorola, Inc. | Integrated circuit with a low-power mode and clock amplifier circuit for same |
| US5514979A (en) * | 1994-11-28 | 1996-05-07 | Unisys Corporation | Methods and apparatus for dynamically reducing ringing of driver output signal |
| US5554942A (en) * | 1995-03-13 | 1996-09-10 | Motorola Inc. | Integrated circuit memory having a power supply independent input buffer |
| GB2304244B (en) * | 1995-08-10 | 2000-01-26 | Advanced Risc Mach Ltd | Data processing system signal receiving buffers |
| US5650733A (en) * | 1995-10-24 | 1997-07-22 | International Business Machines Corporation | Dynamic CMOS circuits with noise immunity |
| JPH09321603A (ja) * | 1996-05-28 | 1997-12-12 | Oki Electric Ind Co Ltd | 多電源半導体集積回路 |
| US5781034A (en) * | 1996-07-11 | 1998-07-14 | Cypress Semiconductor Corporation | Reduced output swing with p-channel pullup diode connected |
| US6137313A (en) * | 1997-06-20 | 2000-10-24 | Altera Corporation | Resistive pull-up device for I/O pin |
| JPH11145397A (ja) * | 1997-11-11 | 1999-05-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5942917A (en) * | 1997-12-29 | 1999-08-24 | Intel Corporation | High speed ratioed CMOS logic structures for a pulsed input environment |
| US6225819B1 (en) | 1998-03-17 | 2001-05-01 | Cypress Semiconductor Corp. | Transmission line impedance matching output buffer |
| US6163169A (en) * | 1998-08-13 | 2000-12-19 | International Business Machines Corporation | CMOS tri-state control circuit for a bidirectional I/O with slew rate control |
| US6549038B1 (en) * | 2000-09-14 | 2003-04-15 | University Of Washington | Method of high-performance CMOS design |
| US6384621B1 (en) | 2001-02-22 | 2002-05-07 | Cypress Semiconductor Corp. | Programmable transmission line impedance matching circuit |
| DE10158112C1 (de) * | 2001-11-27 | 2003-06-26 | Texas Instruments Deutschland | Ausgangstreiberschaltung |
| JP3902598B2 (ja) * | 2004-02-19 | 2007-04-11 | エルピーダメモリ株式会社 | 半導体回路装置 |
| US7888962B1 (en) | 2004-07-07 | 2011-02-15 | Cypress Semiconductor Corporation | Impedance matching circuit |
| JP2006303003A (ja) * | 2005-04-18 | 2006-11-02 | Toshiba Corp | プリント基板、および情報処理装置 |
| US8036846B1 (en) | 2005-10-20 | 2011-10-11 | Cypress Semiconductor Corporation | Variable impedance sense architecture and method |
| JP4690861B2 (ja) * | 2005-11-04 | 2011-06-01 | 新光電気工業株式会社 | 半導体モジュール及び半導体モジュール用放熱板 |
| JP4680816B2 (ja) * | 2006-03-31 | 2011-05-11 | 三菱電機株式会社 | 半導体装置 |
| JP4799296B2 (ja) * | 2006-06-30 | 2011-10-26 | 株式会社東芝 | 電子機器 |
| WO2009033184A2 (en) * | 2007-09-06 | 2009-03-12 | Picogem Corp. | Clock guided logic with reduced switching |
| JP7508874B2 (ja) * | 2020-06-10 | 2024-07-02 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
| KR20240055850A (ko) * | 2021-09-13 | 2024-04-29 | 네오로직 엘티디 | 누설 허용 논리 게이트들의 구현 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4250406A (en) * | 1978-12-21 | 1981-02-10 | Motorola, Inc. | Single clock CMOS logic circuit with selected threshold voltages |
| JPS5717223A (en) * | 1981-06-01 | 1982-01-28 | Toshiba Corp | Semiconductor integrated circuit |
| JPS5949020A (ja) * | 1982-09-13 | 1984-03-21 | Toshiba Corp | 論理回路 |
| US4525640A (en) * | 1983-03-31 | 1985-06-25 | Ibm Corporation | High performance and gate having an "natural" or zero threshold transistor for providing a faster rise time for the output |
| US4584491A (en) * | 1984-01-12 | 1986-04-22 | Motorola, Inc. | TTL to CMOS input buffer circuit for minimizing power consumption |
| US4682055A (en) * | 1986-03-17 | 1987-07-21 | Rca Corporation | CFET inverter having equal output signal rise and fall times by adjustment of the pull-up and pull-down transconductances |
| JP2573320B2 (ja) * | 1988-07-11 | 1997-01-22 | 株式会社東芝 | 出力バッファ回路 |
-
1989
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