DE10355509A1

DE10355509A1 - Schaltung und Verfahren zum verzögerten Einschalten einer elektrischen Last

Info

Publication number: DE10355509A1
Application number: DE10355509A
Authority: DE
Inventors: Yannick Martelloni
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-11-27
Filing date: 2003-11-27
Publication date: 2005-07-07
Also published as: US7183816B2; US20050116753A1; CN100356692C; CN1622461A

Abstract

Die erfindungsgemäße Schaltung (S1) zum Einschalten einer der Schaltung nachschaltbaren elektrischen Last umfasst ein erstes elektronisches Schalt-Mittel (T1) in einem ersten Pfad und ein zweites elektronisches Schalt-Mittel (T2) in einem dazu parallelen zweiten Pfad. Ferner weist die Schaltung ein Mittel (INV, OR, T5) zur Bereitstellung der elektrischen Steuergröße (U¶gate2¶) des zweiten Schalt-Mittels (T2) auf, welches die Steuergröße (U¶gate2¶) in Abhängigkeit einer ausgangsseitig hinsichtlich des ersten Schalt-Mittels (T1) auftretenden elektrischen Größe (U¶0,d¶) bei Einschalten der nachschaltbaren Last bestimmt.

Description

Die Erfindung betrifft eine Schaltung und ein Verfahren zum Einschalten einer elektrischen Last.
Bei verlustleistungsarmen Schaltungen, insbesondere monolithisch-integrierten Schaltungen, sind häufig nur diejenigen Schaltungsblöcke der Schaltung eingeschaltet, welche momentan zur Gewährleistung der Schaltungsfunktion benötigt werden. Die nicht benötigten Schaltungsblöcke werden ausgeschaltet. Insbesondere bei Batterie-betriebenen Geräten, in welchen derartige verlustleistungsarme Schaltungen Verwendung finden, wird damit die Betriebsdauer der Geräte erhöht.
Zum Ausschalten der nicht benötigten Schaltungsblöcke bietet es sich an, diese Schaltungsblöcke gezielt von der Versorgungsspannung abzukoppeln. Werden die Schaltungsblöcke für eine bestimmte Funktion der Schaltung benötigt, werden diese wieder an die Versorgungsspannung angekoppelt. Zur Kopplung finden elektronische Schalt-Mittel, insbesondere MOSFET-Transistoren (Metal Oxide Semiconductor Field-Effect-Transistor), Verwendung, die zwischen einem Pol der Versorgungsspannung und dem entsprechenden Versorgungsanschluss des Schaltungsblockes angeordnet sind.
Solche Schalt-Mittel müssen im Allgemeinen so dimensioniert werden, dass sich über dem Schalt-Mittel bei Betrieb der Teilschaltung nur ein geringer Spannungsabfall bildet, so dass die effektiv an dem Schaltungsblock anliegende Versorgungsspannung nur wenig reduziert wird. Dies erfordert, dass der elektrische Widerstand des Schalt-Mittels im eingeschalteten Zustand R_on möglichst gering ist, insbesondere bei großen Versorgungs-Ruheströmen oder großen mittleren Versorgungs-Strömen. Daher werden als Schalt-Mittel verwendete Transistoren sehr großflächig dimensioniert. Bei einem entsprechend großflächig dimensionierten MOSFET-Transistor ergibt sich im eingeschalteten Zustand des Transistors zwischen dem Drain- und dem Source-Anschluss ein geringer Widerstand R_T,on. Nachteilig bei einem entsprechend großflächig dimensionierten MOSFET-Transistor sind dessen große parasitäre Kapazitäten, die bei Durchschalten des MOSFET-Transistors zunächst umgeladen werden müssen. Bei Durchschalten des MOSFET-Transistors erfordert dies einen kurzfristig sehr hohen Um- oder Aufladestrom seitens der Versorgungsspannung. Über vor dem Eingang des Schalt-Mittels und in Richtung des Pols der Versorgungsspannung befindlichen Widerständen, insbesondere parasitären Widerständen wie beispielsweise dem Innenwiderstand der Versorgungsspannung oder dem Widerstand des Bond-Drahtes der Versorgungsspannung, fällt durch den kurzfristig sehr hohen Aufladestrom eine zusätzliche Spannung ab, wodurch andere im Betrieb befindliche und über dieselbe Spannungsversorgung gespeiste Schaltungsblöcke gestört werden. Bei diesen Teilschaltungen reduziert sich in diesem Fall kurzfristig die zur Verfügung stehende effektive Versorgungsspannung und damit bei digitalen Schaltungen der Störabstand. Dabei werden insbesondere sehr dicht an dem Schalter und dem einzuschaltenden Schaltungsblock platzierte Schaltungsblöcke gestört, da diese häufig im Layout einer monolitisch-integrierten Schaltung einen gemeinsamen über resistive Metallisierung gebildeten Versorgungsspannungspfad mit einem entsprechenden Leitungswiderstand aufweisen. Betrifft dieser Spannungsabfall den Masse-Pol der Versorgungsspannung, spricht man im angelsächsischen Sprachgebrauch von einem sogenannten „Ground-Bounce".
Zur Reduzierung des maximalen Aufladestroms ist es denkbar, den Aufladeprozess auf einen längeren Zeitraum auszudehnen. In diesem Fall wird der maximale Aufladestrom reduziert. Hierfür bietet es sich an, statt eines Schalt-Mittels bestehend aus einem großflächigen Transistor eine Vielzahl entsprechend kleinerer, in parallelen Pfaden angeordneter Tran sistoren, beispielsweise vier parallel geschaltete Transistoren, zu verwenden. Diese kleineren Transistoren werden zum Einschalten des Schaltungsblocks sukzessive durchgeschaltet. Dabei wird die zeitliche Abfolge des Durchschaltens der Transistoren dadurch gewährleistet, dass die Ansteuerung des jeweils zeitlich später durchschaltenden Transistors durch Verwendung eines entsprechenden Verzögerungsgliedes mit fester Zeitverzögerung gegenüber der Ansteuerung des zeitlich davor durchschaltenden Transistors verzögert wird. Nachteilig an einer solchen Vorgehensweise ist, dass die durch die Verzögerungsglieder hervorgerufene Zeitverzögerung bei einem überschaubaren Schaltungsaufwand meist geringer als diejenige Zeitverzögerung ist, welche durch die Zeitkonstante der am Einschaltvorgang beteiligten parasitären Elemente wie beispielsweise des Leitungswiderstands der Versorgungsspannungs-Zuführung und der effektiven Netzkapazität des Versorgungsspannungsknotens vor oder hinter der Transistor-Batterie bestimmt ist. Deshalb ist der Einfluss in Hinblick auf die Reduzierung des maximalen Aufladestromes häufig nicht ausreichend. Wird die Anzahl der parallel geschalteten Transistoren und der Verzögerungsglieder oder die Verzögerung pro Verzögerungsglied erhöht, lässt sich zwar der maximale Aufladestrom deutlich reduzieren, jedoch steigt durch eine solche Maßnahme der Schaltungsaufwand. Ferner ist es grundsätzlich notwendig, die Verzögerung eines solchen über eine Vielzahl parallel geschalteter Transistoren gebildeten Schalters an die jeweilige über den Schalter zu treibende Teilschaltung anzupassen, da die Zeitkonstante des Einschaltvorgangs von der zu treibenden Teilschaltung und deren Layout abhängig ist. Der Entwurf eines derartigen Schalters ist daher auch sehr zeitaufwendig.

Daher liegt der Erfindung die Aufgabe zugrunde, eine Schaltung zum Einschalten einer der Schaltung nachschaltbaren elektrischen Last anzugeben, welche einen geringen maximalen Auf- oder Umladestrom hervorruft und darüber hinaus aufwandsgünstig implementierbar sowie flexibel einsetzbar ist. Ferner zielt die Erfindung darauf ab, ein entsprechendes Verfahren anzugeben.

Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche 1 und 18 gelöst.

Die erfindungsgemäße Schaltung zum Einschalten einer der Schaltung nachschaltbaren elektrischen Last umfasst ein erstes elektronisches Schalt-Mittel in einem ersten Pfad der Schaltung und ein zweites elektronisches Schalt-Mittel in einem zu dem ersten Pfad parallelen zweiten Pfad der Schaltung. Dabei ist ein Eingang eines jeden Schalt-Mittels zur Entgegennahme desselben Pols einer vorschaltbaren Vorsorgungsspannung vorgesehen. Darüber hinaus ist ein Ausgang eines jeden Schalt-Mittels zur Spannungsversorgung der nachschaltbaren Last vorgesehen, wobei dieser mit dem jeweiligen Eingang desselben Schalt-Mittels durch Schließen des Schalt-Mittels in Abhängigkeit einer über einen Steuer-Eingang des jeweiligen Schalt-Mittels eingeprägten elektrischen Steuergröße über dasselbe Schalt-Mittel elektrisch verbindbar ist. Die Steuergröße des Steuer-Eingangs des ersten Schalt-Mittels wird durch eine elektrische Schaltgröße zum Einschalten der nachschaltbaren elektrischen Last gesteuert. Ferner weist die Schaltung ein Mittel zur Bereitstellung der elektrischen Steuergröße des zweiten Schalt-Mittels auf, welches die Steuergröße in Abhängigkeit einer ausgangsseitig des ersten Schalt-Mittels auftretenden elektrischen Größe bei Einschalten der nachschaltbaren Last bestimmt.

Dabei kommen beispielsweise für die ausgangsseitig hinsichtlich des ersten Schalt-Mittels auftretende elektrische Größe ein elektrisches Potential oder ein elektrischer Strom in Frage. Der Ausdruck „ausgangsseitig hinsichtlich des ersten Schalt-Mittels" ist dabei so zu verstehen, dass die elektrische Größe sowohl – vom Schalt-Mittel aus betrachtet – nach dem ersten Schalt-Mittel in der Schaltung selbst als auch in der Last auftreten kann. Auch das Auftreten der elektrischen Größe nach dem zweiten oder einem weiteren in einem parallelen Pfad befindlichen Schalt-Mittel ist erfindungsgemäß in diesem Sinne zu verstehen. Beispielsweise kann das Potential direkt am Ausgang des ersten Schalt-Mittels oder am Last-internen inneren Versorgungsspannungs-Knoten als Eingangsgröße des Mittels zur Bereitstellung der elektrischen Steuergröße des zweiten Schalt-Mittels verwendet werden.

Durch die erfindungsgemäße Abhängigkeit der Steuer-Größe des zweiten Schalt-Mittels von der ausgangsseitig des ersten Schalt-Mittels auftretenden elektrischen Größe wird erreicht, dass die Verzögerung des Durchschaltens des zweiten Schalt-Mittels abhängig von der Last ist. Nach Durchschalten des ersten Schalt-Mittels ändert sich die elektrische Größe (z. B. ein elektrisches Potential) hinter dem Ausgang des ersten Schalt-Mittels mit einer bestimmten Zeitkonstante. Diese Zeitkonstante wird im Allgemeinen maßgeblich von der parasitären Schaltkapazität des ersten Schalt-Mittels sowie von der parasitären Kapazität der Last bestimmt. Dabei ist es im erfindungsgemäßen Sinne denkbar, dass bei Erreichen eines bestimmten Wertes der elektrischen Größe die Steuer-Größe über das Mittel zur Bereitstellung derselben das Durchschalten des zweiten Schalt-Mittels bewirkt. Die Dauer der Verzögerung zwischen dem Durchschalten des ersten Schalt-Mittels und dem Durchschalten des zweiten Schalt-Mittels ist daher Lastabhängig. Darüber hinaus weist diese Abhängigkeit die günstige Eigenschaft auf, dass die Verzögerung zwischen dem Durchschalten des ersten und des zweiten Schalt-Mittels umso länger ist, je größer die Kapazität der Last ist. Eine große Verzögerung wirkt somit begrenzend auf den grundsätzlich größeren maximalen Aufladestrom bei einer hoch-kapazitiven Last. Insofern passt die erfindungsgemäße Schaltung die Verzögerung zwischen dem Durchschalten der beiden Schalt-Mittel und damit den Einschaltvorgang der Last selbstständig und in geeigneter Weise an die zu treibende Last der Schaltung an, wodurch die Schaltung flexibel ohne Anpassung einsetzbar ist.

Ferner ist bei der erfindungsgemäßen Schaltung die Verzögerungsdauer trotz einer aufwandsgünstigen Realisierung im Allgemeinen länger als bei einer Implementierung der Verzögerung über einen oder mehrere einfache Verzögerungsbuffer mit einer festen Gruppenlaufzeit zwischen den Steuer-Eingängen der Schalt-Mittel.

Die erfindungsgemäße Schaltung gewährleistet also, dass der maximale Auf- oder Umladestrom und der daraus resultierende Spannungsabfall über der Zuführung der Versorgungsspannung sowie über dem Innenwiderstand der Versorgungsspannung in optimaler Weise in Abhängigkeit der Last reduziert wird. Deshalb werden andere über dieselbe Versorgungsspannung betriebene Schaltungen nur geringfügig durch das Einschalten der der Schaltung nachgeschalteten Last beeinflusst.

Vorteilhafterweise ist die ausgangsseitig hinsichtlich des ersten Schalt-Mittels auftretende elektrische Größe ein elektrisches Potential. Die in der Beschreibung nachfolgenden Ausführungen in Hinblick auf die Verwendung eines elektrischen Potentials sind jedoch im Allgemeinen in analoger Weise auf die Verwendung eines elektrischen Stromes übertragbar.

Nach einer vorteilhaften Ausführungsform sind das erste Schalt-Mittel ein erstes Transistor-Element und das zweite Schalt-Mittel ein zweites Transistor-Element. Hierbei umfasst der Begriff „Transistor-Element" im Sinne der Erfindung entweder lediglich einen Transistor oder mehrere Transistoren, welche in diesem Fall parallel angeordnet sind.

Dabei ist es von Vorteil, wenn das erste Transistor-Element eine geringere Schaltkapazität aufweist als das zweite Transistor-Element. Denn in diesem Fall ist der maximale Aufladestrom gegenüber einer Verwendung zweier Transistor-Elemente mit gleicher Schaltkapazität nochmals deutlich reduziert. Bis zum Durchschalten des zweiten Transistor-Elements, dessen Zeitpunkt durch die erfindungsgemäße Verzögerung bestimmt wird, ist lediglich das erste Transistor-Element am Einschalten der Last beteiligt. Während dieser ersten Phase ist der Anteil der an dem Ausgang der Schaltung anliegenden parasitären Netzkapazität, welche durch die Schalt-Mittel und die Last hervorgerufen wird gering, da das erste Transistor-Element eine geringe Schaltkapazität aufweist und lediglich dieses eingeschaltet ist. Daher ist während dieser Phase der maximale Aufladestrom gering, im Besonderen dann, wenn die Dauer der Verzögerung groß ist. Ist das Potential am Lastinternen Versorgungsspannungs-Knoten bis zum Durchschalten des zweiten Transistor-Elements bereits in der Nähe des stationären Endwertes oder entspricht es bereits dem stationären Endwert, ist die nachfolgende Potentialänderung in der zweiten Phase nach Durchschalten des zweiten Transistor-Elements mit der größeren Kapazität gering. Folglich ist die Ladungsänderung und damit der maximale Aufladestrom auch während dieser zweiten Phase gering. Die Verwendung eines Transistor-Elements mit einer großen Schaltkapazität in Bezug auf das zweite Schalt-Mittel geht dabei einher mit einer im Allgemeinen größeren Transistor-Element-Fläche und einem im Allgemeinen geringen Widerstand R_T2,on im durchgeschalteten Zustand zwischen den dem Eingang des Schalt-Mittels und dem Ausgang des Schalt-Mittels entsprechenden Transistor-Element-Anschlüssen. Dies gilt zumindest bei Verwendung von Transistoren desselben Transistortyps. Dies bedeutet, dass im stationären Zustand nach Einschalten des zweiten Transistor-Elements der Widerstand R_on zwischen dem Eingang und dem Ausgang der Schaltung gering ist und ungefähr dem Widerstand R_T2,on entspricht (falls für den Widerstand des ersten Schalt-Mittels gilt: R_T1,on » R_T2,on). Insofern wird durch diese Maßnahme eine Funktionsteilung bewirkt: Das erste Schalt-Mittel mit einer geringeren Kapazität und einem hohen Widerstand R_T1,on ist während des Einschalt-Vorgangs dominant, während im stationären Betrieb nach dem Einschalt-Vorgang das zweite Schalt-Mittel mit einer großen Kapazität und einem kleinen Widerstand R_T2,on sowie eventuell weitere Schalt-Mittel die Eigenschaften der erfindungsgemäßen Schaltung als Schalter bestimmen.

Vorzugsweise weist das erste Transistor-Element eine geringere Größe auf als das zweite Transistor-Element, insbesondere eine um mindestens den Faktor 2 geringere Größe. Bei Verwendung gleicher bzw. vergleichbarar Transistortypen gilt, dass ein großes Transistor-Element eine größere parasitäre Schaltkapazität und einen kleineren Widerstand R_T,on im durchgeschalteten Zustand aufweist als ein kleines Transistor-Element. Obige Eigenschaften der Schaltung hinsichtlich der Verwendung zweier Transistor-Elemente mit unterschiedlicher Schaltkapazität übertragen sich damit entsprechend. Dabei umfasst der Begriff Transistortyp beispielsweise folgende typisierende Eigenschaften: grundsätzliche Transistorart, beispielsweise MOSFET, JFET (Junction Field-Effect-Transistor) oder bipolar; Halbleiterschichtfolge, d. h. P/N-FET bzw. NPN/PNP; selbstleitender oder selbstsperrender Typ (lediglich bei MOS); Strukturgröße; Herstellungsprozess.

Es ist von Vorteil, wenn das Mittel zur Bereitstellung der elektrischen Steuergröße des zweiten Schalt-Mittels derart ausgestaltet ist, dass ab einem bestimmten Schwellwert des ausgangsseitig des ersten Schalt-Mittels auftretenden elektrischen Potentials und bei einem Zustand der elektrischen Schaltgröße, welcher dem Einschalten zugewiesen ist, das zweite Schalt-Mittel geschlossen wird. Das Schließen des Schalt-Mittels kann dabei mehr oder weniger abrupt in Hinblick auf das auftretenden Potential vollzogen werden. Vorteilhafterweise ist in diesem Fall das Mittel zur Bereitstellung der elektrischen Steuergröße des zweiten Schalt-Mittels derart ausgestaltet, dass bei einer Schaltung, welche die Last mit einem positiven Pol der Versorgungsspannung verbindet, das zweite Schalt-Mittel oberhalb des bestimmten Schwellwerts geschlossen wird. Weist die Schaltung die Funktion auf, die Last mit einem negativen Pol der Versorgungsspannung zu verbinden, so wird das zweite Schalt-Mittel un terhalb des bestimmten Schwellwerts geschlossen. Die Verwendung eines Schwellwertes für das elektrische Potential bietet die Möglichkeit das Mittel zur Bereitstellung der elektrischen Steuergröße in einfacher Weise in digitaler Form mit digital arbeitenden Gattern zu realisieren.

Vorteilhafterweise ist das Mittel zur Bereitstellung der elektrischen Steuergröße des zweiten Schalt-Mittels derart ausgestaltet, dass bei einem Zustand der elektrischen Schaltgröße, welcher dem Ausschalten zugewiesen ist, und unabhängig von dem ausgangsseitig des ersten Schalt-Mittels auftretenden elektrischen Potential das zweite Schalt-Mittel geöffnet wird. Dadurch entfällt ein ansonsten erforderlicher zusätzlicher Schalter für das Trennen der Last von der Schaltung. Würde die Steuer-Größe lediglich von dem ausgangsseitig des ersten Schalt-Mittels auftretenden elektrischen Potentials bestimmt, könnte die Last der Schaltung nicht ausgeschaltet werden.

Nach einer bevorzugten Ausführungsform weist das Mittel zur Bereitstellung der elektrischen Steuergröße ein oder mehrere digitale Gatter auf. Da in der Schaltung Schalt-Mittel verwendet werden, welche lediglich zwei stationäre Zustände annehmen und damit hinsichtlich der Eingänge der Schalt-Mittel lediglich zwei unterschiedliche stationäre Werte der jeweiligen Steuer-Größe erforderlich sind, ist die Implementierung der Schaltung mit Hilfe von digitalen Gattern aufwandsminimal.

Es ist von Vorteil, dass bei einer Schaltung, welche die Last mit einem positiven Pol der Versorgungsspannung verbindet, das erste Transistor-Element und zweite Transistor-Element selbstsperrende P-MOSFET Transistor-Elemente sind, wobei dem Steuer-Eingang der Gate-Anschluss, dem Eingang des Schalt-Mittels der Source- und dem Ausgang des Schalt-Mittels der Drain-Anschluss des jeweiligen Transistor-Elements entsprechen. Bei einer Schaltung, welche die Last mit einem negati ven Pol der Versorgungsspannung verbindet, ist es von Vorteil, wenn das erste Transistor-Element und zweite Transistor-Element selbstsperrende N-MOSFET Transistor-Elemente sind, wobei dem Steuer-Eingang der Gate-Anschluss, dem Eingang des Schalt-Mittels der Source- und dem Ausgang des Schalt-Mittels der Drain-Anschluss des Transistor-Elements entsprechen.

In diesem Fall ist es vorteilhaft, wenn bei einer Schaltung, welche die Last mit einem positiven oder einem negativen Pol der Versorgungsspannung verbindet, die Funktionsweise des Mittels zur Bereitstellung der elektrischen Steuergröße des zweiten Schalt-Mittels gemäß folgender Boolscher Gleichung darstellbar ist:

wobei die Boolsche Größe V_gate2 die digitale Spannung zwischen dem Gate-Anschluss des zweiten Transistor-Elements und der Masse, die Boolsche Größe V_gate1 die digitale Spannung zwischen dem Gate-Anschluss des ersten Transistor-Elements und der Masse sowie die Boolsche Größe v_drain1 die digitale Spannung zwischen dem Drain-Anschluss des ersten Transistor-Elements und der Masse beschreiben. Bei einem Mittel, dessen Funktion nach der Boolschen Gleichung (1a) darstellbar ist, wird gewährleistet, dass ab einer bestimmten Schwellspannung zwischen den beiden digitalen Zuständen der sich beim Einschalten aufbauenden Spannung v_drain1 die Spannung V_gate2 auf den digitalen L-Wert (low) umschaltet und so das zweite Transistor-Element durchschaltet. Durch die zusätzliche Abhängigkeit der Steuergröße V_gate2 des zweiten Transistor-Elements von der Steuergröße V_gate1 des ersten Transistor-Elements und damit auch von der Schaltgröße gemäß Gleichung (1a) wird gewährleistet, dass dann, wenn das erste Transistor-Element beim Ausschalten der Last durch Umschalten der Steuergröße V_gate1 ausgeschaltet wird, auch das zweite Transistor-Element ausgeschaltet wird. Wäre die Steuergröße V_gate2 des zweiten Transistor-Elements unabhängig von der Steuergröße V_gate1 des ersten Transistor-Elements und damit auch von der Schaltgröße wäre das zweite Transistor-Element nicht ausschaltbar, da mit Ausschalten des ersten Transistor-Elements die Spannung V_drain1 und damit das zweite Transistor-Element nicht beeinflusst werden. Vorstehende Aussagen zu der Gleichung (1a) lassen sich in analoger Weise auf Gleichung (1b) bei einer Schaltung, welche die Last mit einem negativen Pol der Versorgungsspannung verbindet, übertragen. Gleichungen (1a) und (1b) können in äquivalente Gleichungen mit gleicher Funktionsweise über entsprechende Boolsche Umformungen transformieren werden. Ferner ist es natürlich im Sinne der Erfindung denkbar, dass bei der Implementierung der Schaltung statt der Spannung V_drain1 auch eine andere damit korrelierte Spannung, welche ausgangsseitig des Drain-Anschlusses des ersten Transistor-Elements auftritt, beispielsweise zwischen dem zweiten Drain-Anschluss des zweiten Transistor-Elements und der Masse, herangezogen werden kann. In gleicher Weise ist es im erfindungsgemäßen Sinne denkbar, dass statt der Spannung V_gate1 auch eine damit korrelierte Spannung, beispielsweise die Schaltgröße zum Ein- und Ausschalten der Last, verwendet wird.

Funktioniert das erfindungsgemäße Mittel gemäß der Gleichung (1a) ist es vorteilhaft, dass das Mittel zur Bereitstellung der elektrischen Steuergröße des zweiten Schalt-Mittels einen Inverter und ein OR-Gatter aufweist. In diesem Fall sind der Drain-Anschluss des ersten Transistor-Elements mit einem Eingang des Inverters, der Gate-Anschluss des ersten Transistor-Elements mit einem ersten Eingang des OR-Gatters, der Ausgang des Inverters mit einem zweiten Eingang des OR-Gatters und der Ausgang des OR-Gatters mit dem Gate-Anschluss des zweiten Transistor-Elements elektrisch verbunden. Ferner kann auch ein spezielles kombiniertes Gatter verwendet werden, welches auf einem OR-Gatter basiert, bei dem jedoch ein Eingang gegenüber dem anderen Eingang invertiert ist.

Nach einer vorteilhaften Ausführungsform einer Schaltung, welche die Last mit einem positiven Pol der Versorgungsspannung verbindet, weist das Mittel zur Bereitstellung der elektrischen Steuergröße des zweiten Schalt-Mittels ein selbstsperrendes P-MOSFET Transistor-Element auf. Dieses fungiert als Inverter, wobei der Gate-Anschluss mit dem Drain-Anschluss des ersten Transistor-Elements elektrisch verbunden ist und welches der Ansteuerung des zweiten Transistor-Elements dient. Die Verwendung eines derartig verschalteten P-MOSFET Transistor-Elements ist dann vorteilhaft, wenn zusätzlich das erfindungsgemäße Mittel zur Bestimmung der Gate-Spannung des zweiten Transistor-Elements ein selbstsperrendes N-MOSFET Transistor-Element aufweist, dessen Gate-Anschluss mit dem Drain-Anschluss des ersten Transistor-Elements elektrisch verbunden ist und welches der Ansteuerung des zweiten Transistor-Elements dient. Ein derartiges N-MOSFET Transistor-Element liegt eingangsseitig in einem Gatter des erfindungsgemäßen Mittels vor, beispielsweise in einem NMOS Inverter oder CMOS Inverter, und bestimmt über die sogenannte Threshold-Spannung U_th desselben N-MOSFET Transistor-Elements die eingangsseitige Umschaltspannung des Gatters. Beide Transistor-Elemente, das zusätzliche P-MOSFET Transistor-Element und das in der Logikschaltung befindliche N-MOS-Transistor-Element (in Verbindung mit der Logikschaltung), steuern beim Einschalten der Last das Potential des Gate-Anschlusses des zweiten als Schalt-Mittel verwendeten Transistor-Elements. Das zweite Schalt-Mittel schaltet erst dann durch, wenn sowohl das P-MOSFET Transistor-Element als auch die parallel angeordnete Logikschaltung umschalten. Dadurch, dass das P-MOSFET Transistor-Element später als die Logikschaltung umschaltet, wird durch das zusätzliche P-MOSFET Transistor-Element das Durchschalten des zweiten Schalt-Mittels weiter verzögert. Diese Maßnahme reduziert daher also den maximalen Aufladestrom. Nach einer ebenfalls vorteilhaften Ausführungsform einer Schaltung, welche die Last mit einem negativen Pol der Versorgungsspannung verbindet, weist das Mittel zur Bereitstellung der elektrischen Steuergröße des zweiten Schalt- Mittels ein selbstsperrendes N-MOSFET Transistor-Element auf. Dieses fungiert als Inverter, wobei der Gate-Anschluss mit dem Drain-Anschluss des ersten Transistor-Elements elektrisch verbunden ist und welches der Ansteuerung des zweiten Transistor-Elements dient. Die Verwendung eines derartig verschalteten N-MOSFET Transistor-Elements ist dann vorteilhaft, wenn zusätzlich das erfindungsgemäße Mittel zur Bestimmung der Gate-Spannung des zweiten Transistor-Elements ein selbstsperrendes P-MOSFET Transistor-Element aufweist, dessen Gate-Anschluss mit dem Drain-Anschluss des ersten Transistor-Elements elektrisch verbunden ist und welches der Ansteuerung des zweiten Transistor-Elements dient. Durch das zusätzliche P-MOSFET Transistor-Element wird – wie im Fall der Schaltung für das Verbinden des positiven Pols der Versorgungsspannung – das Durchschalten des zweiten Schalt-Mittels verzögert.

Es ist von Vorteil, wenn die Schaltung ein oder mehrere weitere Schalt-Mittel aufweist, welche jeweils in zu den Pfaden des ersten und zweiten Schalt-Mittels parallelen Pfaden angeordnet sind, und welche gegenüber den ersten beiden Schalt-Mitteln mit einer festen und jeweils unterschiedlichen Verzögerung geschlossen werden. Dies bietet den Vorteil, dass eine derartige Schaltung verbesserte Eigenschaften aufweist, insbesondere einen verringerten Widerstand R_on. Liegt die Versorgungsspannung nach Durchschalten des zweiten Schalt-Mittels bereits gänzlich oder näherungsweise am internen Versorgungsspannungs-Knoten der Last an, so wird bei verzögertem Durchschalten weiterer paralleler Schalt-Mittel, insbesondere sehr großflächiger Transistor-Elemente, der Widerstand R_o der Schaltung reduziert, wobei kein bzw. nur ein geringer zusätzlicher Aufladestrom bewirkt wird.

Nach einer bevorzugten Ausführungsform ist die Schaltung als monolitisch-integrierte Halbleiter-Schaltung auf einem gemeinsamen Halbleiter-Substrat ausgeführt. Dabei ist es von Vorteil, wenn sowohl die Schaltung als auch die der Schaltung nachschaltbare Last als monolitisch-integrierte Halbleiter- Schaltung auf einem gemeinsamen Halbleiter-Substrat gefertigt sind. Eine derartige Schaltung ist dabei besonders vorteilhaft, wenn neben der Schaltung und der der Schaltung nachschaltbaren Last auch ein weiterer Schaltungsblock als monolitisch-integrierte Halbleiter-Schaltung auf dem gemeinsamen Halbleiter-Substrat ausgeführt ist, wobei dieser Schaltungsblock zur Entgegennahme desselben Pols der vorschaltbaren Versorgungsspannung vorgesehen ist. Durch die erfindungsgemäße Schaltung wird der Aufladestrom bei Einschalten der nachgeschalteten Last reduziert. Daher wird die zur Verfügung stehende Versorgungsspannung und der Störabstand eines weiteren Schaltungsblocks durch das Einschalten der Last der erfindungsgemäßen Schaltung nur unwesentlich beeinflusst.

Das erfindungsgemäße Verfahren zum Einschalten einer elektrischen Last umfasst folgende Schritte: Zunächst wird ein Pol einer Versorgungsspannung mit der elektrischen Last über ein erstes Schalt-Mittel in einem ersten Pfad elektronisch verbunden. Anschließend wird eine ausgangsseitig des ersten Schalt-Mittels auftretende elektrische Größe gemessen. Schließlich wird derselbe Pol der Versorgungsspannung mit der elektrischen Last über ein zweites Schalt-Mittel in einem zu dem ersten Pfad parallelen zweiten Pfad in Abhängigkeit der ausgangsseitig des ersten Schalt-Mittels auftretenden elektrischen Größe elektronisch verbunden.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung wird nachfolgend anhand zweier Ausführungsbeispiele unter Bezugnahme auf die Zeichnung näher erläutert; in diesen zeigen:
1 eine Darstellung der typischen Ansteuerungs- und Lastverhältnisse bei der erfindungsgemäßen Schaltung;
2 eine Darstellung einer naheliegenden Schaltung zum Einschalten einer Last;
3 eine Darstellung eines ersten Ausführungsbeispiels der erfindungsgemäßen Schaltung zum Einschalten einer Last;
4 eine Darstellung eines zweiten Ausführungsbeispiels der erfindungsgemäßen Schaltung zum Einschalten einer Last; und
5 eine Darstellung des transienten Verhaltens der Schaltung gemäß 3 gemäß einem Simulationsergebnis.
1 zeigt eine Darstellung der typischen Ansteuerungs- und Lastverhältnisse bei der erfindungsgemäßen Schaltung mit Hilfe von Ersatzschalt-Elementen. Eine Spannungsquelle U, beispielsweise eine Batterie oder ein Akku, mit der Leerlauf-Spannung U_0,a dient dabei der Versorgung nachgeschalteter Schaltungsblöcke. Die Spannungsquelle weist intern einen Innenwiderstand R_i auf. Am Ausgang der Spannungsquelle ergibt sich eine resultierende Spannungsquellen-externe Spannung U_0,b. Der Ausgang der Spannungsquelle U ist mit einer Leiterplatte L verbunden. Dabei weist die Leiterplatte L zwischen dem Eingang und dem Ausgang einen Ersatz-Widerstand R₁ auf. Dieser beschreibt die Leitungsverluste auf der Leiterplatte und den ohmschen Widerstand einer Bond-Verbindung über entsprechende Bond-Drähte. Die Leiterplatte ist ausgangsseitig mit einer monolithisch-integrierten Schaltung IC verbunden. Diese beinhaltet eingangsseitig einen Ersatz-Widerstand R₂, welcher einen Chip-internen Leitungswiderstand zwischen einem oder mehreren Bond-Pads und dem gemeinsamen Versorgungsspannungs-Knoten zweier Schaltungsblöcke L1 und L2 beschreibt. Der Ausgang des Ersatz-Widerstands R₂ ist mit zwei parallel geschalteten Pfaden verbunden, welche die zwei lokal benachbarten Schaltungsblöcke L1 und L2, bestimmt durch ihre Er satz-Widerstände R_L1 bzw. R_L2, umfassen. Zwischen dem Widerstand R₂ und dem Schaltungsblock L1 in dem ersten Pfad befindet sich eine Schaltung S1 zum Einschalten der elektrischen Last L1, welche zum Einschalten der Last L1 den positiven Pol der Versorgungsspannung U mit dem entsprechenden Anschluss der Last L1 verbindet. Die Schaltung S1 umfasst als Ersatz-Elemente einen Schalter S, einen Ersatz-Widerstand R_on und eine parasitäre Schaltkapazität C_par,s. Ferner umfasst der Schaltungsblock L1 eine Schaltungsblock-spezifische parasitäre Kapazität C_par,L1. Außerdem ist eine ähnlich aufgebaute Schaltung S2 dargestellt, welche anstelle der Schaltung S1 zum Einschalten des Schaltungsblocks L1 verwendet werden kann. Bei Verwendung der Schaltung S2 wird zum Einschalten der Last L1 der negative Pol der Versorgungsspannung U, hier die Masse, mit dem entsprechenden Anschluss der Last L1 verbunden. Wird der Schalter S1 zum Einschalten der Last L1 benutzt, muss S2 durch einen Kurzschluss ersetzt werden. Die Spannung zwischen dem Eingang des Schalters S1 und der Masse ist mit U_0,c bezeichnet, die Last-interner Versorgungsspannung von L1 mit U_0,d.
Vor Einschalten des Schaltungsblocks L1 ist die Spannung U_0,d näherungsweise null. Bei Einschalten durch Schließen des Schalters S der Schaltung S1 müssen zunächst die Netz-Kapazitäten C_par,L1 und C_par,S umgeladen werden. Die Ladungsänderung ist dabei proportional zur Größe der Kapazitäten C_par,L1 und C_par,S Die Ladungsänderung pro Zeiteinheit entspricht einem Auf- oder Umladestrom. Dieser wird von der Spannungsquelle U_0,a geliefert und fließt durch die Ersatz-Widerstände R_i, R₁ und R₂. Über diese Ersatz-Widerstände fällt kurzfristig eine zusätzliche Spannung ab, welche bewirkt, dass die Spannung U_0,c während des Aufladeprozesses reduziert wird. Diese Spannungsänderung wirkt sich in direkter Weise auf die Teilschaltung L2 aus, deren Versorgungsspannung um den Betrag der Spannungsänderung sinkt, wodurch die Funktion der Teilschaltung L2 je nach Wert des Spannungseinbruchs erheblich beeinträchtigt werden kann.
In 2 ist eine naheliegende Implementierung der Schaltung S1 zum Einschalten der nachgeschalteten Last dargestellt, welche gegenüber der Verwendung lediglich eines großen Schalt-Transistors eine Verringerung des Aufladestroms bewirkt. Die Knoten U_0,c und U_0,d sind den gleichnamigen Spannungen aus 1 zugeordnet. Der Schalter S wird bei dieser Implementierung durch vier kleinere selbstsperrende P-MOSFET Transistoren T1'' – T4'' realisiert, welche in vier parallelen Pfaden angeordnet sind. Die Ansteuerung der P-MOSFET Transistoren T1'' – T4'' erfolgt über eine Spannung U_schalt'', welche als Schaltgröße von außerhalb der Schaltung zugeführt wird. Im Rahmen der nachfolgenden Beschreibung wird dabei mit dem gleichen Bezugszeichen sowohl ein Knoten als auch das Potential desselben Knotens bezeichnet. Die Spannung U_schalt'' wird einer Kette von Verzögerungsgliedern V1'' – V4'' zugeführt, deren Ausgänge jeweils einen Gate-Anschluss eines Transistors treiben. Dabei stellt die Spannung U_schalt'' im Allgemeinen eine digitale Spannung dar, deren wert im L-(low)-Zustand dem Masse Potential und deren Wert im H-(high)-Zustand der Versorgungsspannung entspricht. Für die digitalen Zustände sind auch andere Spannungswerte denkbar.
Grundsätzlich liegt der Schaltung gemäß 2 der Gedanke zugrunde, den Einschaltvorgang zu verzögern, so dass der Aufladestrom verringert wird. Dabei wird die Verzögerung durch die Verzögerungsglieder V1'' – V4'' bewirkt. Nach Umschalten der Spannung U_schalt'' vom H-Wert auf den L-Wert, welcher dem Einschalten der Last zugeordnet ist, ändert sich das Gate-Potential der einzelnen Transistoren mit einer festen Zeitverzögerung, welche sich aus der festen Zeitverzögerung der einzelnen Verzögerungsglieder V1'' – V4'' ergibt. Dabei ändert sich zunächst das Gate-Potential von T1'' vom H-Wert auf den L-Wert. Durch diese Potentialänderung wird der Transistor T1" entsprechend der Funktionsweise eines selbstsperrenden P-MOSFET Transistors durchgeschaltet; dabei ergibt sich eine leitende Verbindung zwischen dem Source- und dem Drain- Anschluss von T1'' und damit auch zwischen den Knoten U_0,c und U_0,d. In analoger Weise werden die drei weiteren Transistoren jeweils zeitlich zueinander verzögert durchgeschaltet. Die Nachteile einer solchen Implementierung sind bereits ausführlich in der Beschreibungseinleitung angegeben worden.
Eine Darstellung eines ersten Ausführungsbeispiels der erfindungsgemäßen Schaltung zum Einschalten einer Last ist 3 zu entnehmen. Hierbei werden wie bei der Realisierung gemäß 2 vier selbstsperrende P-MOSFET Transistoren T1 – T4 als Schalter in vier parallelen Pfaden zwischen den Knoten U_0,c und U_0,d verwendet. Die Schaltgröße U_schalt dient in gleicher Weise wie U_schalt'' in 2 zum Einschalten der nachgeschalteten Last. Dabei wird das Gate-Potential von T1 in direkter Weise durch die Schaltgröße U_schalt ohne merkliche Zeitverzögerung beeinflusst. Die Steuerung des Gate-Potentials von T2 erfolgt über eine Logikschaltung, wobei ein Inverter INV lediglich einen Eingang eines OR-Gatters OR ansteuert. Der Ausgang des OR-Gatters OR bestimmt das Potential U_gate2 des Gate-Anschlusses von T2. Der Eingang des Inverters INV und damit ein Eingang des nachgeschalteten OR-Gatters wird erfindungsgemäß durch das Potential U_0,d des Ausgangs der Schaltung bzw. des Last-internen Versorgungsspannungs-Knotens bestimmt. Der zweite Eingang des OR-Gatters wird über die Spannung U_schalt geschaltet . Die Gate-Anschlüsse U_gate3 und U_gate4 sind über die Verzögerungsglieder V1 bzw. V1 und V2 mit dem Ausgang des OR-Gatters verbunden.
Im folgenden wird die Funktion des in 3 dargestellten P-MOSFET Transistors T5 bei der Beschreibung der Schaltung zunächst nicht berücksichtigt. Vor Einschalten der Last L1 hat die Spannung U_schalt den H-Wert. Das Ausgangspotential der Schaltung U_0,d hat den Wert null, da über die ausgeschaltete Last L1 eine im Allgemeinen relativ hochohmige Verbindung über R_L1 besteht. Der Wert von R_L1 ist im ausgeschalteten Zustand meist höher als im eingeschalteten Zustand von L1. Wechselt der Wert der Schaltgröße U_schalt zum Zwecke des Ein schaltens der der erfindungsgemäßen Schaltung nachgeschalteten Last L1 vom H-Zustand in den L-Zustand, sinkt zunächst das Potential des Gate-Anschlusses von T1 auf den L-wert. Ist der Betrag der negativen Spannung zwischen Gate- und Source-Anschluss U_GS,T1 im Bereich des Betrages der Schwellspannung U_th,T1 von T1, ergibt sich zunehmend eine elektrische Verbindung zwischen dem Source- und dem Drain-Anschluss von T1. Dies initiiert einen Aufladeprozess des ausgangsseitigen Knotens U_0,d der Schaltung S1, so dass das Potential U_0,d des gleichnamigen Knotens ausgehend von dem Wert 0 in Richtung des Potentials U_0,c des ebenfalls gleichnamigen Knotens zunimmt. Der zum Auf- oder Umladen des Knotens notwendige Strom wird über den Transistor T1 geliefert. Wenn das Potential U_0,d im Bereich der Schwellspannung des Inverters INV ist, wechselt der Ausgang des Inverters INV vom H-Zustand auf den L-Zustand. Hierbei wird die Schwellspannung, d. h. die Spannung bei welcher der Ausgang von dem H-Zustand auf den L-Zustand umschaltet, maßgeblich durch die Schwellspannung U_th und den Typ des Eingangstransistors des Inverters INV bestimmt. Handelt es sich bei dem Inverter INV um ein NMOS- oder CMOS-Gatter, so schaltet dieses durch Einschalten eines N-MOSFET Transistors im Allgemeinen bereits ab einer Spannung U_0,d = U_th von 400 bis 500 mV. Durch Umschalten des Inverters INV wechselt der Ausgang des OR-Gatters OR und damit das Potential des Gate-Anschlusses von T2 auf den L-Wert. Der zweite Eingang des OR-Gatters OR hat beim Einschalten keine Funktion. Wechselt das Potential U_gate2 auf den L-Wert bedingt dies, dass über den Transistor T2 eine zusätzliche Verbindung zwischen dem Eingang und dem Ausgang der Schaltung geschaffen wird. Hierbei wird der maximale Strom, welcher zwischen dem Source- und dem Drain-Anschluss von T2 fließt, zusätzlich dadurch begrenzt, dass die Spannung U_DS,T2 zwischen dem Drain-Anschluss und dem Source-Anschluss von T2 betragsmäßig gering ist. Der Betrag dieser Spannung ergibt sich bei Einschalten von T2 zu U_0,c vermindert um die Schwellspannung U_th,INV des Inverters. Nach Durchschalten des Transistors T2 werden die weiteren Transistoren T3 und T4 nach der durch das Verzöge rungsglied V1 bzw. durch die Verzögerungsglieder V1 und V2 bewirkten Verzögerung ähnlich wie in 2 durchgeschaltet.
Im folgenden wird nun die Funktion des optionalen selbstsperrenden P-MOSFET Transistors T5 betrachtet. Dieser dient einer zu den Gattern INV und OR parallelen Ansteuerung des Gate-Anschlusses von T2. Dabei ist der Gate-Anschluss mit dem Ausgangsknoten U_0,d der Schaltung, der Source-Anschluss mit den Source-Anschlüssen der anderen Transistoren T1 bis T4 und der Drain-Anschluss mit Gate-Anschluss von T2 verbunden. Bei Einschalten von T1 wirkt T5 in seiner digitalen Funktion ähnlich wie der Inverter INV. Wenn bei Einschalten von T1 das Potential U_0,d die Schwellspannung des Inverters INV erreicht hat, wechselt – wie bereits erwähnt – der Ausgang des Inverters INV vom H-Zustand auf den L-Zustand. Der Transistor T5 ist zu diesem Zeitpunkt – wie auch davor – leitend, da der Betrag der Gate-Source-Spannung U_GS,T5 von T5 noch größer als der Betrag der Schwellspannung U_th,T5 des Transistors T5 ist. Dies bedeutet, dass der Transistor T5 das Potential U_gate2 in Richtung der Versorgungsspannung U_0,c, d. h. in Richtung H-Wert, zieht, wohingegen, der Ausgang des OR-Gatters – wie bereits erwähnt – das Potential U_gate2 in Richtung Masse, d. h. in Richtung des L-Wertes zwingt. Durch geschickte Dimensionierung von T5 und dem OR-Gatter kann dabei erreicht werden, dass beim Einschaltprozess T5 in Bezug auf das Potential des Gate-Anschlusses von T2 U_gate2 dominant ist. Dies bedeutet, dass das Potential U_gate2 erst dann vom H-Wert auf den L-Wert näherungsweise umschaltet, wenn für das Potential U_0,d des Ausgangs der Schaltung gilt: U0,d > Uth,T5 + U0,c und U0,d > Uth,INV (1).
Gilt beispielsweise U_th,T5 = -500 mV, U_th,INV = +500 mV und U_0,c = 1200 mV, so schaltet das Potential U_gate2 größenordnungsmäßig erst bei U_0,d = 700 mV vom H-Wert auf den L-Wert. Durch die Verwendung von T5 wird also das Einschalten des Transistors T2 weiter verzögert.
Ändert sich bei Ausschalten der Last L1 das Potential U_schalt vom L-Wert auf den H-Wert, wird die Gate-Source-Spannung von T1 näherungsweise null, der Transistor T1 wird also ausgeschaltet. Das Ausschalten des Transistors T1 hat jedoch entgegen dem Einschaltprozess keinen Einfluss auf den Schaltzustand der Transistoren T2 bis T4. Bei Ausschalten wird die Funktion des OR-Gatters, insbesondere des zweiten Eingangs des OR-Gatters, benötigt. Schaltet das Potential U_schalt vom L-Wert auf den H-Wert, schaltet der Ausgang des OR-Gatters – unbeachtlich des Potentials U_0,d und des Ausgangspotentials des Inverters INV – auf den H-Wert. Da der Transistor T5 ausgeschaltet ist, wirkt dieser beim Ausschalten von L1 dem OR-Gatter nicht entgegen. Durch Umschalten des Ausgangs der OR-Gatters werden der Transistor T2 sowie mit entsprechender Verzögerung auch die Transistoren T3 und T4 ausgeschaltet, so dass keine leitende Verbindung zwischen den Knoten U_0,c und U_0,d über T1 bis T4 besteht und das Potential U_0,d durch den Leakage-Strom der Last-Schaltung L1 auf das Massepotential absinkt.
Bei der Dimensionierung der Transistoren T1 bis T4 ist zu berücksichtigen, dass während des Einschaltprozesses die Umladung des Knotens über einen möglichst weiten Spannungsbereich von kleinen Transistoren mit kleiner Schaltkapazität übernommen werden sollte, so dass der maximale Aufladestrom gering ist. Im stationären Betrieb der Schaltung L1 sollte der Widerstand R_on der Schaltung möglichst gering sein, so dass die zuletzt eingeschalteten Transistoren möglichst groß sein sollten. Eine dementsprechende vorteilhafte Dimensionierung der Schaltung sieht für die Kanalbreiten b_T1-T4 der einzelnen Transistoren T1 bis T4 folgende Abmessungen vor: b_T1 = 50 μm, b_T2 = 400 μm, b_T3 = 3000 μm und b_T4 = 3000 μm.
Die Realisierung der Logikschaltung gemäß 3 stellt nur eine mögliche Form dar. Es ist im Sinne der Erfindung denkbar, die Logikschaltung bestehend aus dem Inverter INV und dem OR-Gatter OR durch eine logisch äquivalent arbeitende Schaltung, beispielsweise basierend auf einem NAND-Gatter, zu ersetzen. Ferner könnte hinsichtlich der Schaltlogik der Schaltgröße U_schalt auch vereinbart werden, dass die Last L1 bei einem Wechsel der Schaltgröße U_schalt von dem L-Wert auf den H-Wert eingeschaltet wird. Dies könnte beispielsweise durch einen zusätzlichen Inverter realisiert werden.
In 4 ist ein zweites Ausführungsbeispiel der erfindungsgemäßen Schaltung zum Einschalten einer Last L1 dargestellt. Hierbei handelt es sich um die Implementierung eines Schalters S2 gemäß 1, welcher die Last L1 bei Einschalten mit dem negativen Pol, in diesem Fall mit der Masse, verbindet. Dabei werden anstatt wie bei der Schaltung gemäß 3 vier selbstsperrende N-MOSFET Transistoren T1' – T4' als Schalter in vier parallelen Pfaden verwendet. Die Drain-Anschlüsse der Transistoren sind mit dem lastseitigen negativen Versorgungsspannungs-Anschluss bzw. mit dem Masse-Anschluss der Last L1 verbunden, während die Source-Anschlüsse der Transistoren mit dem negativen Pol der Versorgungsspannung bzw. der Masse verbunden sind. Darüber hinaus wird eine zu 3 unterschiedliche Logikschaltung zur Ansteuerung der Gate-Anschlüsse der Transistoren T2' bis T4' verwendet. Hierbei wird der lastseitige Ausgang der Schaltung ohne Inverter direkt mit dem ersten Anschluss eines OR-Gatters OR' verbunden. Ferner wird der zweite Eingang des OR-Gatters OR' von der Schaltgröße U_schalt' über einen zusätzlichen Inverter INV1' angesteuert. Außerdem wird der Ausgang des OR-Gatters über einen weiteren Inverter INV2' invertiert, dessen Ausgang die Gate-Potentiale der Transistoren T2' bis T4' direkt (T2') oder indirekt (T3' und T4') über die zusätzlichen Verzögerungsglieder V1' und V2' bestimmt. Ferner ist optional ein selbstsperrender N-MOSFET Transistor T5' vorgesehen, welcher in analoger Weise zum P-MOSFET Transistor T5 aus 3, das Umschalten des Gate-Potentials von T2' – verursacht durch die Gatterschaltung INV2' und OR' – und damit das Einschalten des Tranistors T2' verzögert. Das Gate-Potential von T2' steigt dann vom anfänglichen L-Wert auf den H-Wert, wenn die Gate-Source-Spannung von T5' und damit – bei Verwendung der Masse als negativen Pol der Versorgungsspannung – der Ausgang der Schaltung unter die Schwell-Spannung von T5' fällt. Im Unterschied zu dem ersten Ausführungsbeispiel gemäß 3 wird in diesem Ausführungsbeispiel eine unterschiedliche Logik hinsichtlich der Schaltgröße U_schalt' verwendet. Dabei dient der Wechsel der Schaltgröße U_schalt' von einem logischen L-Wert zu einem logischen H-Wert dem Einschalten der Last L1. Es wäre denkbar, die gleich Schaltlogik zu verwenden; in diesem Fall müsste der Inverter INV1' vom zweiten Eingang des OR-Gatters OR' zum Gate-Anschluss des Transistors T1' verschoben werden. Ferner ist es zusätzlich denkbar, die Gatter OR' und INV2' durch ein entsprechendes NOR-Gatter zu ersetzen sowie eine logisch äquivalent arbeitende Logikschaltung, beispielsweise basierend auf AND-Gattern bzw. NAND-Gattern statt OR-Gattern, zu verwenden. Die Funktionsweise der Schaltung gemäß 4 ist analog zu der Funktionsweise der Schaltung gemäß 3, wobei lediglich zu beachten ist, dass die N-MOSFET Transistoren T1' bis T4' durchschalten, wenn das Gate-Potential des jeweiligen Transistors größer als die Schwellspannung des Transistors ist.
In 5 ist das transiente Verhalten der Schaltung nach 3 gemäß einem Simulationsergebnis dargestellt. Dabei beschreiben die durchgezogene Linie den Verlauf des Potentials der Schaltgröße U_schalt, die gestrichelte Linie den Verlauf des Potentials U_0,d am Ausgangsknoten der Schaltung und die punktierte Linie den Verlauf des Gate-Potentials U_gate2 von T2. Ferner sind die Verläufe der Gate-Potentiale U_gate3 und U_gate4 der Transistoren T3 bzw. T4 dargestellt.
Zu Beginn des Einschaltprozesses von L1 wird bei Umschalten der Schaltgröße U_schalt vom H-Wert auf den L-Wert, also von 1200 mV auf 0 V zum Zeitpunkt t ≈ 3 ns, der Transistor T1 eingeschaltet. Dies bewirkt, dass das Drain-Potential und damit das Ausgangspotential der Schaltung U_0,d von 0 V ansteigt.
Erreicht das Potential U_0,d einen Wert von ungefähr 650 mV (zum Zeitpunkt t ≈ 12 ns), nimmt das Gate-Potential U_gate2 des zweiten Transistors ab. Die den Gate-Anschluss von T2 treibende Schaltung beginnt den Transistor T2 langsam vom gesperrten in den leitenden Zustand zu überführen. Ab einem Wert von U_gate2 von ungefähr 500 mV (zum Zeitpunkt t ≈ 18 ns) ist der Transistor T2 sehr niederohmig; das Ausgangspotential der Schaltung U_0,d steigt steil bis auf schließlich 1200 mV an. Durch Verwendung des Verzögerungsgliedes V1 beginnt schließlich zu dem Zeitpunkt t ≈ 19 ns auch das Gate-Potential U_gate3 des Transistors T3 abzunehmen. Das Ausgangspotential der Schaltung U_0,d erreicht ungefähr bei t ≈ 23 ns den stationären Wert von 1200 mV. Nach Erreichen des stationären Wertes beginnt auch das Gate-Potential U_gate4 des Transistors T4 – bedingt durch die zusätzliche Verzögerung durch das Verzögerungsglied V2 – abzunehmen. Der Einschaltprozess ist schließlich ungefähr zum Zeitpunkt t ≈ 90 ns abgeschlossen.

Claims

Schaltung zum Einschalten einer der Schaltung nachschaltbaren elektrischen Last (L1), mit – einem ersten elektronischen Schalt-Mittel (T1, T1') in einem ersten Pfad der Schaltung und einem zweiten elektronischen Schalt-Mittel (T2, T2') in einem zu dem ersten Pfad parallelen zweiten Pfad der Schaltung, wobei – ein Eingang (S) eines jeden Schalt-Mittels (T1, T2; T1', T2') zur Entgegennahme desselben Pols einer vorschaltbaren Vorsorgungsspannung (U) vorgesehen ist, – ein Ausgang (D) eines jeden Schalt-Mittels (T1, T2; T1', T2') zur Spannungsversorgung der nachschaltbaren Last (L1) vorgesehen ist und mit dem jeweiligen Eingang (S) desselben Schalt-Mittels durch Schließen des Schalt-Mittels in Abhängigkeit einer über einen Steuer-Eingang (G) des jeweiligen Schalt-Mittels eingeprägten elektrischen Steuergröße (U_gate1-4) über dasselbe Schalt-Mittel elektrisch verbindbar ist, und – die Steuergröße des Steuer-Eingangs (U_gate1) des ersten Schalt-Mittels (T1, T1') durch eine elektrische Schaltgröße (U_schalt) zum Einschalten der nachschaltbaren elektrischen Last (L1) gesteuert wird, und – einem Mittel (INV, OR, T5; INV1', INV2', OR') zur Bereitstellung der elektrischen Steuergröße (U_gate2) des zweiten Schalt-Mittels (T2, T2') in Abhängigkeit einer ausgangsseitig des ersten Schalt-Mittels (T1, T1') auftretenden elektrischen Größe (U_0,d) bei Einschalten der nachschaltbaren Last.
Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die ausgangsseitig hinsichtlich des ersten Schalt-Mittels auftretende elektrische Größe ein elektrisches Potential (U_0,d) ist.
Schaltung nach Anspruch 2, dadurch gekennzeichnet, dass das erste Schalt-Mittel ein erstes Transistor-Element (T1, T1') und das zweite Schalt-Mittel ein zweites Transistor-Element (T2, T2') sind.
Schaltung nach Anspruch 3, dadurch gekennzeichnet, dass das erste Transistor-Element (T1, T1') eine geringere Schaltkapazität aufweist als das zweite Transistor-Element (T2, T2').
Schaltung nach Anspruch 4, dadurch gekennzeichnet, dass die Transistor-Elemente (T1, T2; T1', T2') von demselben Transistortyp sind und das erste Transistor-Element (T1, T1') eine geringere Größe aufweist als das zweite Transistor-Element (T2, T2'), insbesondere eine um mindestens den Faktor 2 geringere Größe.
Schaltung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass das Mittel (INV, OR, T5; INV1', INV2', OR') zur Bereitstellung der elektrischen Steuergröße (U_gate2) des zweiten Schalt-Mittels (T2, T2') derart ausgestaltet ist, dass – ab einem bestimmten Schwellwert des ausgangsseitig des ersten Schalt-Mittels (T1, T1') auftretenden elektrischen Potentials (U_0,d) und – bei einem Zustand der elektrischen Schaltgröße (U_schalt), welcher dem Einschalten zugewiesen ist, das zweite Schalt-Mittel (T2, T2') geschlossen wird.
Schaltung nach Anspruch 6, dadurch gekennzeichnet, dass das Mittel (INV, OR, T5; INV1', INV2', OR') zur Bereitstellung der elektrischen Steuergröße (U_gate2) des zweiten Schalt-Mittels (T2, T2') derart ausgestaltet ist, – dass bei einer Schaltung (S1), welche die Last (L1) mit einem positiven Pol der Versorgungsspannung (U) verbindet, das zweite Schalt-Mittel (T2) oberhalb des bestimmten Schwellwerts geschlossen wird, und – dass bei einer Schaltung (S2), welche die Last (L1) mit einem negativen Pol der Versorgungsspannung (U) verbindet, das zweite Schalt-Mittel (T2') unterhalb des bestimmten Schwellwerts geschlossen wird.
Schaltung nach Anspruch 7, dadurch gekennzeichnet, dass das Mittel (INV, OR, T5; INV1', INV2', OR') zur Bereitstellung der elektrischen Steuergröße (U_gate2) des zweiten Schalt-Mittels (T2, T2') derart ausgestaltet ist, dass – bei einem Zustand der elektrischen Schaltgröße (U_schalt), welcher dem Ausschalten zugewiesen ist, und – unabhängig von dem ausgangsseitig des ersten Schalt-Mittels (T1, T1') auftretenden elektrischen Potential (U_0,d) das zweite Schalt-Mittel (T2, T2') geöffnet wird.
Schaltung nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, dass das Mittel zur Bereitstellung der elektrischen Steuergröße (U_gate2) ein oder mehrere digitale Gatter (INV, OR; INV1', INV2', OR') aufweist.
Schaltung nach Anspruch 2 und einem der Ansprüche 3 bis 9, dadurch gekennzeichnet, dass – bei einer Schaltung (S1), welche die Last mit einem positiven Pol der Versorgungsspannung verbindet, das erste Transistor-Element und zweite Transistor-Element selbstsperrende P-MOSFET Transistor-Elemente (T1, T2) sind, wobei dem Steuer-Eingang der Gate-Anschluss (G), dem Eingang des Schalt-Mittels der Source-Anschluss (S) und dem Ausgang des Schalt-Mittels der Drain-Anschluss (D) des Transistor-Elements entsprechen, und – bei einer Schaltung (S2), welche die Last mit einem negativen Pol der Versorgungsspannung verbindet, das erste Transistor-Element und zweite Transistor-Element selbstsperrende N-MOSFET Transistor-Elemente (T1', T2') sind, wobei dem Steuer-Eingang der Gate-Anschluss (G), dem Eingang des Schalt-Mittels der Source-Anschluss (S) und dem Ausgang des Schalt-Mittels der Drain-Anschluss (G) des Transistor-Elements entsprechen.
Schaltung nach Anspruch 10, dadurch gekennzeichnet, dass bei einer Schaltung (S1, S2), welche die Last mit einem positiven oder einem negativen Pol der Versorgungsspannung verbindet, die Funktionsweise des Mittels (INV, OR, T5; INV1', INV2', OR') zur Bereitstellung der elektrischen Steuergröße (U_gate2) des zweiten Schalt-Mittels (T2, T2') gemäß folgender Boolscher Gleichung darstellbar ist:
wobei die Boolsche Größe V_gate2 die digitale Spannung zwischen dem Gate-Anschluss (G) des zweiten Transistor-Elements (T2, T2') und der Masse, die Boolsche Größe V_gate1 die digitale Spannung zwischen dem Gate-Anschluss (G) des ersten Transistor-Elements (T1, T1') und der Masse sowie die Boolsche Größe V_drain1 die digitale Spannung zwischen dem Drain-Anschluss (D) des ersten Transistor-Elements (T1, T1') und der Masse beschreiben.
Schaltung nach Anspruch 11 und Anspruch 9, dadurch gekennzeichnet, dass bei einer Schaltung (S1), welche die Last (L1) mit einem positiven Pol der Versorgungsspannung verbindet, das Mittel (INV, OR, T5; INV1', INV2', OR') zur Bereitstellung der elektrischen Steuergröße (U_gate2) des zweiten Schalt-Mittels (T2, T2') einen Inverter (INV) und ein OR-Gatter (OR) aufweist.
Schaltung nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass bei einer Schaltung (S1), welche die Last (L1) mit einem positiven Pol der Versorgungsspannung verbindet, das Mittel (INV, OR, T5) zur Bereitstellung der elektrischen Steuergröße (U_gate2) des zweiten Schalt-Mittels (T2) – ein selbstsperrendes N-MOSFET Transistor-Element, dessen Gate-Anschluss mit dem Drain-Anschluss des ersten Transistor-Elements elektrisch verbunden ist und der der Ansteuerung des zweiten Transistor-Elements dient, und – ein selbstsperrendes P-MOSFET Transistor-Element (T5), dessen Gate-Anschluss (G) mit dem Drain-Anschluss (D) des ersten Transistor-Elements (T1) elektrisch verbunden ist und der der Ansteuerung des zweiten Transistor-Elements (T2) dient, aufweisen, und dass bei einer Schaltung (S2), welche die Last (L1) mit einem negativen Pol der Versorgungsspannung verbindet, das Mittel (INV1', INV2', OR', T5') zur Bereitstellung der elektrischen Steuergröße des zweiten Schalt-Mittels (T2') – ein selbstsperrendes P-MOSFET Transistor-Element, dessen Gate-Anschluss mit dem Drain-Anschluss des ersten Transistor-Elements elektrisch verbunden ist und der der Ansteuerung des zweiten Transistor-Elements dient, und – ein selbstsperrendes N-MOSFET Transistor-Element (T5'), dessen Gate-Anschluss (G) mit dem Drain-Anschluss (D) des ersten Transistor-Elements (T1') elektrisch verbunden ist und der der Ansteuerung des zweiten Transistor-Elements (T2') dient, aufweisen.
Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Schaltung (S1, S2) ein oder mehrere weitere Schalt-Mittel (T3, T4; T3', T4') aufweist, – welche jeweils in zu den Pfaden des ersten und zweiten Schalt-Mittels (T1, T2; T1', T2') parallelen Pfaden angeordnet sind, und – welche gegenüber den ersten beiden Schalt-Mitteln (T1, T2; T1', T2') mit einer festen und jeweils unterschiedlichen Verzögerung geschlossen werden.
Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Schaltung (S1, S2) als monolitisch-integrierte Halbleiter-Schaltung (IC) auf einem gemeinsamen Halbleiter-Substrat ausgeführt ist.
Schaltung nach Anspruch 15, dadurch gekennzeichnet, dass sowohl die Schaltung (S1, S2) als auch die der Schaltung nachschaltbare Last (L1) als monolitisch-integrierte Halbleiter-Schaltung (IC) auf einem gemeinsamen Halbleiter-Substrat ausgeführt sind.
Schaltung nach Anspruch 16, dadurch gekennzeichnet, dass neben der Schaltung (S1, S2) und der der Schaltung nachschaltbaren Last (L1) auch ein weiterer Schaltungsblock (L2) als monolitisch-integrierte Halbleiter-Schaltung (IC) auf dem gemeinsamen Halbleiter-Substrat ausgeführt ist, wobei dieser Schaltungsblock zur Entgegennahme desselben Pols der vorschaltbaren Versorgungsspannung (U) vorgesehen ist.
Verfahren zum Einschalten einer elektrischen Last (L1), mit folgenden Schritten: a) Elektronisches Verbinden eines Pols einer Versorgungsspannung (U) mit der elektrischen Last (L1) über ein erstes Schalt-Mittel (T1, T1') in einem ersten Pfad, b) Messen einer ausgangsseitig des ersten Schalt-Mittels (T1, T1') auftretenden elektrischen Größe (U_0,d), und c) Elektronisches Verbinden desselben Pols der Versorgungsspannung mit der elektrischen Last (L1) über ein zweites Schalt-Mittel (T2, T2') in einem zu dem ersten Pfad parallelen zweiten Pfad in Abhängigkeit der ausgangsseitig des ersten Schalt-Mittels (T1, T1') auftretenden elektrischen Größe (U_0,d).
Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die ausgangsseitig hinsichtlich des ersten Schalt-Mittels (T1, T1') auftretende elektrische Größe ein elektrisches Potential (U_0,d) ist .
Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass der Pol der Versorgungsspannung (U) mit dem Spannungsversorgungs-Anschluss der elektrischen Last (L1) gemäß Verfahrensschritt c) verbunden wird, wenn ein bestimmter Schwellwert des ausgangsseitig hinsichtlich des ersten Schalt-Mittels (T1, T1') auftretenden elektrischen Potentials (U_0,d) erreicht wird.
Verfahren nach Anspruch 20, dadurch gekennzeichnet, – dass bei einem Verfahren, bei welchem die Last (L1) mit einem positiven Pol der Versorgungsspannung (U) verbunden wird, der Pol der Versorgungsspannung (U) mit der elektrischen Last (L1) gemäß Verfahrensschritt c) verbunden wird, wenn der Schwellwert überschritten wird, und – dass bei einem Verfahren, bei welchem die Last (L1) mit einem negativen Pol der Versorgungsspannung (U) verbunden wird, der Pol der Versorgungsspannung (U) mit der elektrischen Last (L1) gemäß Verfahrensschritt c) verbunden wird, wenn der Schwellwert unterschritten wird.
Verfahren nach einem der Ansprüche 18 bis 21, gekennzeichnet durch den Schritt, d) Elektronisches Verbinden desselben Pols der Versorgungsspannung (U) mit der elektrischen Last (L1) über einen oder mehrere zu dem ersten Pfad und dem zweiten Pfad parallele weitere Pfade, wobei das Verbinden gegenüber dem Verbinden gemäß Verfahrensschritt c) mit einer festen und jeweils unterschiedlichen Verzögerung ausgeführt wird.