JP2697024B2 - 出力回路 - Google Patents
出力回路Info
- Publication number
- JP2697024B2 JP2697024B2 JP63289434A JP28943488A JP2697024B2 JP 2697024 B2 JP2697024 B2 JP 2697024B2 JP 63289434 A JP63289434 A JP 63289434A JP 28943488 A JP28943488 A JP 28943488A JP 2697024 B2 JP2697024 B2 JP 2697024B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- type transistor
- terminal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力回路に関し、特に半導体メモリやマイク
ロコンピュータに内蔵されるCMOS出力回路に関する。
ロコンピュータに内蔵されるCMOS出力回路に関する。
従来、この種の出力回路は、第３図に示すような回路
構成を取るものが一般的である。ここでINV1,2はインバ
ータ回路,NOは２入力NOR回路,NAは２入力NAND回路，M1
は出力駆動用Ｐ型トランジスタ，M2は出力駆動用Ｎ型ト
ランジスタである。また▲▼はデータ入力端
子,Oiは出力端子であり、この２つは逆相となる。但
し、ｉはビット構成数を示す。さらにOC、▲▼は互
いに逆相の第１、第２の出力制御信号端子であり、出力
状態の制御を行なう。例えばOC＝“H",▲▼＝Ｌを
入力すると、Oiに出力信号が現われ、逆に▲▼＝
“L",OC＝“H"を入力すると、Oiはハイ・インピーダン
ス状態になる。
構成を取るものが一般的である。ここでINV1,2はインバ
ータ回路,NOは２入力NOR回路,NAは２入力NAND回路，M1
は出力駆動用Ｐ型トランジスタ，M2は出力駆動用Ｎ型ト
ランジスタである。また▲▼はデータ入力端
子,Oiは出力端子であり、この２つは逆相となる。但
し、ｉはビット構成数を示す。さらにOC、▲▼は互
いに逆相の第１、第２の出力制御信号端子であり、出力
状態の制御を行なう。例えばOC＝“H",▲▼＝Ｌを
入力すると、Oiに出力信号が現われ、逆に▲▼＝
“L",OC＝“H"を入力すると、Oiはハイ・インピーダン
ス状態になる。
上述した従来の出力回路では、出力駆動用Ｎ型トラン
ジスタが急速にオン状態になると、出力負荷容量を放電
する電流変化とGND配線のインダクタンスにより、GND電
位が揺れ、その結果、IC内部の誤動作を生ずるという欠
点を有する。
ジスタが急速にオン状態になると、出力負荷容量を放電
する電流変化とGND配線のインダクタンスにより、GND電
位が揺れ、その結果、IC内部の誤動作を生ずるという欠
点を有する。
本発明の目的は出力駆動用Ｎ型トランジスタのゲート
入力信号を制御し、電流の時間的変化を小さく抑えるこ
とができる出力回路を提供することにある。
入力信号を制御し、電流の時間的変化を小さく抑えるこ
とができる出力回路を提供することにある。
本発明の出力回路は、出力端子と電源電位端間に接続
されるＰ型トランジスタと、前記出力端子と基準電位端
間に接続される第１のＮ型トランジスタと、データ入力
信号を入力とする第１のインバータ回路と、前記第１の
インバータ回路の出力信号及び第１の出力制御信号を入
力としその出力を前記Ｐ型トランジスタのゲートに供給
する２入力NAND回路と、前記データ入力信号を入力とす
る第２のインバータ回路と、前記第２のインバータ回路
の出力と前記第１の出力制御信号と逆相の第２の出力制
御信号を入力とする２入力NOR回路と、前記NOR回路の出
力端と前記第１のＮ型トランジスタのゲート間に挿入し
て伝達ゲートと、前記出力端子の電位レベルを検出して
前記電位レベルの高及び低に応じて前記伝達ゲートのコ
ンダクタンスをそれぞれ小及び大に制御する制御回路と
を有し、それによって前記第１のＮ型トランジスタがオ
フからオンへ遷移した後の電流の時間的変化を抑制した
というものである。
されるＰ型トランジスタと、前記出力端子と基準電位端
間に接続される第１のＮ型トランジスタと、データ入力
信号を入力とする第１のインバータ回路と、前記第１の
インバータ回路の出力信号及び第１の出力制御信号を入
力としその出力を前記Ｐ型トランジスタのゲートに供給
する２入力NAND回路と、前記データ入力信号を入力とす
る第２のインバータ回路と、前記第２のインバータ回路
の出力と前記第１の出力制御信号と逆相の第２の出力制
御信号を入力とする２入力NOR回路と、前記NOR回路の出
力端と前記第１のＮ型トランジスタのゲート間に挿入し
て伝達ゲートと、前記出力端子の電位レベルを検出して
前記電位レベルの高及び低に応じて前記伝達ゲートのコ
ンダクタンスをそれぞれ小及び大に制御する制御回路と
を有し、それによって前記第１のＮ型トランジスタがオ
フからオンへ遷移した後の電流の時間的変化を抑制した
というものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
▲▼はデータ入力端子、Oiは出力端子であ
り、それぞれ逆相となる。M1，M2はそれぞれ、出力駆動
用Ｐ型,N型トランジスタでありそのゲート入力信号をC,
Eとする。M3はディプレッション型トランジスタ（伝達
ゲート）でありそのドレイン・ソースをそれぞれD,Eと
し、ゲート入力信号をＦとする。INV1,2はインバータ回
路、INV3はゲート制御回路としてのインバータ回路、NA
は２入力NAND回路、NOは２入力NOR回路であり、INV1の
入力信号は▲▼であり、出力信号をＡとす
る。INV2の入力は▲▼であり出力信号をＢと
する。NAの入力信号は第１の出力制御信号OCとA,出力信
号はC,NOの入力信号は第２の出力制御信号▲▼とB,
出力信号はＤに接続,INV3の入力は出力信号Oi,出力は、
ｎチャネルディプレッション型MOSトランジスタM3のゲ
ートＦに接続している。
り、それぞれ逆相となる。M1，M2はそれぞれ、出力駆動
用Ｐ型,N型トランジスタでありそのゲート入力信号をC,
Eとする。M3はディプレッション型トランジスタ（伝達
ゲート）でありそのドレイン・ソースをそれぞれD,Eと
し、ゲート入力信号をＦとする。INV1,2はインバータ回
路、INV3はゲート制御回路としてのインバータ回路、NA
は２入力NAND回路、NOは２入力NOR回路であり、INV1の
入力信号は▲▼であり、出力信号をＡとす
る。INV2の入力は▲▼であり出力信号をＢと
する。NAの入力信号は第１の出力制御信号OCとA,出力信
号はC,NOの入力信号は第２の出力制御信号▲▼とB,
出力信号はＤに接続,INV3の入力は出力信号Oi,出力は、
ｎチャネルディプレッション型MOSトランジスタM3のゲ
ートＦに接続している。
第４図に、動作タイミングを示す。
第４図（ｂ）に示すように、▲▼が“L"→
“H"に変化する場合、最初出力Oiは“H"レベルであるか
ら、Ｆは“L"レベルとなり、ＥはＦ−（M3のしきい電
圧）まで上昇し、M2がオンしはじめOiは減少しはじめ
る。この領域ではM2のgmは小さく、電流変化を抑制でき
る。Oiがさらに減少すると、INV3がOiの減少を検知し、
Ｆに“H"レベルの信号を出す。これによってＥもフルス
イングして“H"レベルとなり、M2はgm大の領域で動作
し、Oiの減少を加速する。以上のようにすることによ
り、M2の急激なスイッチング（オン→オフ）を抑制しM2
はオンしてしばらくは、低利得領域（gm小）で動作し、
その後出力レベルのフィードバックをうけて高利得領域
へと移行し、急激な電流の変化を抑制することが可能で
ある。
“H"に変化する場合、最初出力Oiは“H"レベルであるか
ら、Ｆは“L"レベルとなり、ＥはＦ−（M3のしきい電
圧）まで上昇し、M2がオンしはじめOiは減少しはじめ
る。この領域ではM2のgmは小さく、電流変化を抑制でき
る。Oiがさらに減少すると、INV3がOiの減少を検知し、
Ｆに“H"レベルの信号を出す。これによってＥもフルス
イングして“H"レベルとなり、M2はgm大の領域で動作
し、Oiの減少を加速する。以上のようにすることによ
り、M2の急激なスイッチング（オン→オフ）を抑制しM2
はオンしてしばらくは、低利得領域（gm小）で動作し、
その後出力レベルのフィードバックをうけて高利得領域
へと移行し、急激な電流の変化を抑制することが可能で
ある。
第２図は本発明の第２の実施例の回路図である。
この実施例は、電源電位端にソースを接続しゲートに
第２の出力制御信号▲▼を印加したＰ型トランジス
タM5と、M5のドレインに接続したソースと出力信号端子
Oiに接続したゲートを有するＰ型トランジスタM4と、M4
のドレインとGND端間に挿入した抵抗Ｒとで伝達ゲーム
の制御回路を構成している。▲▼が“H"のとき、こ
のゲート制御回路は確実にオフとなり、第１の実施例よ
り消費電力が少なくできる利点がある。
第２の出力制御信号▲▼を印加したＰ型トランジス
タM5と、M5のドレインに接続したソースと出力信号端子
Oiに接続したゲートを有するＰ型トランジスタM4と、M4
のドレインとGND端間に挿入した抵抗Ｒとで伝達ゲーム
の制御回路を構成している。▲▼が“H"のとき、こ
のゲート制御回路は確実にオフとなり、第１の実施例よ
り消費電力が少なくできる利点がある。
以上説明したように本発明は、出力回路に伝達ゲート
とそのコンダクタンスを制御するゲート信号制御回路と
を付加することにより、電流の時間的変化を抑制し、GN
D電位の揺れを小さくし、IC内部の誤動作を防止する効
果を有する。
とそのコンダクタンスを制御するゲート信号制御回路と
を付加することにより、電流の時間的変化を抑制し、GN
D電位の揺れを小さくし、IC内部の誤動作を防止する効
果を有する。
第１図は本発明の第１の実施例の回路図、第２図は第２
の実施例の回路図、第３図は従来例の回路図、第４図
（ａ）は従来例の入出力波形図、第４図（ｂ）は実施例
の入出力波形図、第４図（ｃ）は従来例及び実施例の電
流波形図である。 ▲▼……入力端子、Oi……出力端子、OC……
第１の出力制御信号、▲▼……第２の出力制御信
号、M1……出力駆動用Ｐ型トランジスタ、M2……出力駆
動用型トランジスタ、M3……ディプレッション型トラン
ジスタ（伝達ゲート）、M4・M5……Ｐ型トランジスタ、
Ｒ……抵抗、INV1〜３……インバータ回路、NA……２入
力NAND回路、NO……２入力NOR回路。
の実施例の回路図、第３図は従来例の回路図、第４図
（ａ）は従来例の入出力波形図、第４図（ｂ）は実施例
の入出力波形図、第４図（ｃ）は従来例及び実施例の電
流波形図である。 ▲▼……入力端子、Oi……出力端子、OC……
第１の出力制御信号、▲▼……第２の出力制御信
号、M1……出力駆動用Ｐ型トランジスタ、M2……出力駆
動用型トランジスタ、M3……ディプレッション型トラン
ジスタ（伝達ゲート）、M4・M5……Ｐ型トランジスタ、
Ｒ……抵抗、INV1〜３……インバータ回路、NA……２入
力NAND回路、NO……２入力NOR回路。
Claims (3)
- 【請求項１】出力端子と電源電位端間に接続されるＰ型
トランジスタと、前記出力端子と基準電位端間に接続さ
れる第１のＮ型トランジスタと、データ入力信号を入力
とする第１のインバータ回路と、前記第１のインバータ
回路の出力信号及び第１の出力制御信号を入力としその
出力を前記Ｐ型トランジスタのゲートに供給する２入力
NAND回路と、前記データ入力信号を入力とする第２のイ
ンバータ回路と、前記第２のインバータ回路の出力と前
記第１の出力制御信号と逆相の第２の出力制御信号を入
力とする２入力NOR回路と、前記NOR回路の出力端と前記
第１のＮ型トランジスタのゲート間に挿入した伝達ゲー
トと、前記出力端子の電位レベルを検出して前記電位レ
ベルの高及び低に応じて前記伝達ゲートのコンダクタン
スをそれぞれ小及び大に制御する制御回路とを有し、そ
れによって前記第１のＮ型トランジスタがオフからオン
へ遷移した後の電流の時間的変化を抑制したことを特徴
とする出力回路。 - 【請求項２】伝達ゲートがｎチャネルディプレッション
型MOSトランジスタであり、制御回路が第３のインバー
タである請求項１記載の出力回路。 - 【請求項３】伝達ゲートｎチャネルディプレッション型
MOSトランジスタであり、制御回路が、電源電位端にソ
ースを接続しゲートに第２の出力制御信号を印加したＰ
型トランジスタと、前記Ｐ型トランジスタのドレインに
せつぞくしたソース及び出力信号端子に接続したゲート
を有するＰ型トランジスタと、前記Ｐ型トランジスタの
ドレインと基準電位端の間に挿入した抵抗とを有してな
る請求項１記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289434A JP2697024B2 (ja) | 1988-11-15 | 1988-11-15 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289434A JP2697024B2 (ja) | 1988-11-15 | 1988-11-15 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02223222A JPH02223222A (ja) | 1990-09-05 |
| JP2697024B2 true JP2697024B2 (ja) | 1998-01-14 |
Family
ID=17743199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289434A Expired - Lifetime JP2697024B2 (ja) | 1988-11-15 | 1988-11-15 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697024B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319252A (en) * | 1992-11-05 | 1994-06-07 | Xilinx, Inc. | Load programmable output buffer |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH061900B2 (ja) * | 1986-07-31 | 1994-01-05 | 日本電気株式会社 | 半導体回路 |
| JP2957181B2 (ja) * | 1988-06-29 | 1999-10-04 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
-
1988
- 1988-11-15 JP JP63289434A patent/JP2697024B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02223222A (ja) | 1990-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0212584B1 (en) | Output circuit device with stabilized potential | |
| US4918339A (en) | Data output circuit | |
| JP2616142B2 (ja) | 出力回路 | |
| US6448812B1 (en) | Pull up/pull down logic for holding a defined value during power down mode | |
| JPS63112893A (ja) | 半導体集積回路 | |
| JPH01200819A (ja) | メモリ集積回路 | |
| JP2697024B2 (ja) | 出力回路 | |
| US5952850A (en) | Input/output circuit and a method for controlling an input/output signal | |
| JPH05122049A (ja) | 出力バツフア回路 | |
| JP2666347B2 (ja) | 出力回路 | |
| JP2758735B2 (ja) | 論理回路 | |
| JPH06101679B2 (ja) | 半導体集積回路装置 | |
| JP2767909B2 (ja) | 出力バッファ回路 | |
| JPH06105875B2 (ja) | 半導体集積論理回路 | |
| JP3080718B2 (ja) | 出力バッファ回路 | |
| JPH06104732A (ja) | Ｉｃの出力回路 | |
| JP2546894B2 (ja) | クロックド同相回路 | |
| JPS63119323A (ja) | 絶縁ゲ−ト型出力バツフア回路 | |
| JPH08274606A (ja) | 出力バッファ回路 | |
| JP2595074B2 (ja) | 半導体集積回路装置 | |
| JPH04237214A (ja) | クロックドインバータ | |
| US6225828B1 (en) | Decoder for saving power consumption in semiconductor device | |
| JPH0950696A (ja) | 半導体集積回路 | |
| JPH09205356A (ja) | 出力回路 | |
| JP2659794B2 (ja) | データ出力回路 |