JPS63216150A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔↑既　　要〕 部分書込み動作を行なう記憶装置において、部分書込み
サイクル時にはデータ書込みのみを行ない、チェックビ
ットは後続するアクセスサイクルで書込み、部分書込み
動作のサイクルタイムを短縮する。

〔産業上の利用分野〕

本発明は、データ処理装置における記憶装置特にデータ
エラーの検出／訂正および部分書込みが可能な記憶装置
に関し、部分書込みを高速に実行できるようにしようと
するものである。

〔従来の技術〕

汎用の計算機において主記憶装置と中央処理装置のデー
タの送受は、１クロツクサイクル（ｌτ）当り８バイト
（１バイトは８ビツト）で行なっているものが多く見受
けられる。一方中央処理装置での演算は、命令の種類に
よりその演算結果は８バイトの場合もあれば４バイトで
ある場合もある。

演算結果が８バイトであった場合主記憶への書込みは通
常の全書込み動作（Ｆｕｌｌ、　５ｔｏｒｅ）で行なわ
れるが、演算結果が４バイト等、８バイトより少ない場
合には部分書込み動作（Ｐａｒｔｉａｌ　　５ｔｏｒｅ
）になる。

この部分書込みを行う主記憶装置を第２図により説明す
ると、この図でｌＯ〜１５は中央処理装置とデータやア
ドレス信号等の送受を行うためのインターフェースラン
チ、２０はメモリで必要なタイミング信号を発生するタ
イミング発生回路、２１はマルチプレクサ、２２はチェ
ックビット（誤り訂正符号）発生器、２５．２６は書込
みデータレジスタ、５０はデータ用メモリ、５１はチェ
ックビット用メモリ、２７．２８は読出しデータレジス
タ、２３はシンドローム発生器、２４はシンドローム解
析とデータの訂正を行うエラー訂正回路、２９はアドレ
スレジスタである。

各動作は以下の様にして行なわれる。全書込み動作時に
は、中央処理装置よりメモリ起動信号（ＭＳＧＯ）　、
動作指示信号（○ＰＥ）、アドレス信号（ＡＤ）　、Ｗ
込みデータ（ＷＤ）及びバイトマーク信号（Ｂ　Ｍ）が
送られ、インターフェースラッチ１０〜１４にセントさ
れる。ハイドマーク信号ＢＭは、書込みデータＷＤのど
のバイトを書込むかを指示する信号であり、本例ではデ
ータの幅が８バイトあるのでバイトマーク信号は８ビツ
トある。全書込み動作時にはバイトマーク信号は総て“
１”　（書込み指示）となっている。マルチプレクサ２
１はインターフェースラッチ１４の出力が１”のバイト
に対してはインターフェースラッチ１３を選択し、“０
”のバイトに対してはインターフェースラッチ１５を選
択する。従って全書込み動作時は、書込みデータＷＤが
そのまま書込みデータレジスタ２５ヘセツトされる。

マルチプレクサ２１の出力はチェックビット発生器２２
へも入力され、ここで８バイト幅に対するＥＣＣ用チェ
ックビットが発生される。通常ＥＣＣとしては、１ビツ
トエラー訂正、２ビツトエラー検出のＳＥＣ，ＤＥＤ符
号が用いられ、この場合８バイトのデータに対しチェッ
クビットとして８ビツトが発生される。チェックビット
発生器２２で発生されたチェ・７クビツトは、チェック
ピット用書込みデータレジスタ２６にセットされる。

タイミング発生回路２０はメモリ５０．５１で必要な各
種タイミング信号を発生し、メモリ５０゜５１へ供給し
、これにより書込みデータレジスタ２５．２６にセット
された書込みデータＷＤおよびチェックビットＣＢを、
アドレスレジスタ２９にセットされた番地情報に従って
該当メモリアドレスに書込む。

読出し動作は、メモリ起動信号ＭＳＧＯ１動作指定信号
ＯＰＥ、アドレス信号ＡＤにより行なわれ、該アドレス
信号により指定したメモリ５０．５１のアドレスの内容
が読出され、読出されたデータＲＤは読出しデータレジ
スタ２７．２８にセットされる。シンドローム発生器２
３は　読出しデータレジスタ２７．２８にセットされた
読出しデータＲＤとチェックビットＣＢによりシンドロ
ームを作成する。シンドロームは読み出しデータの総て
のビットが正しければ０１エラーしているビットが存在
する場合にはシンドロームの何ビットかが１であり、こ
れらはエラー訂正回路２４に送られ、解析され、データ
にエラーがあるか否かチェックされる。データに１ビツ
トエラーがあった場合には訂正され（エラービットが反
転され）、インターフェースラッチ１５を介して中央処
理装置に読出しデータが転送される。

部分書込み動作は、まずメモリ読出しから始め、部分書
込みを行うアドレスのデータをメモリ５０．５１から読
出しこれらをシンドローム発生器２３に□入力し、こ＼
で発生したシンドローム及びメモリ５０の読出しデータ
をエラー訂正回路２４に入力し、その出力をインターフ
ェースラッチ１５にセットする。この時メモリ５０から
読出されたデータに１ビット誤りがあれば、エラー訂正
回路２４で訂正される。文部分書込みしたいデータとそ
のバイト位置を示すバイトマークはインターフェースラ
ンチ１３．１４にセットしておき、マルチプレクサ２１
において、部分書込みを行なわないバイトについてはイ
ンターフェースラッチ１５の出力の該当部分を取込み（
マージし）、書込みデータレジスタ２５にセットする。

例えば８バイトデータの前半を更新する場合は、後半４
バイトはランチ１５から取り、前半４バイトをラッチ１
３から取り、合計８バイトをマルチプレクサ２１より出
力して、これを書込みデータレジスタ２５とチェックビ
ット発生器２２へ送る。チェックビット発生器２２では
入力データ（上記マージされたデータ）に対するチェッ
クビットを発生し、書込みデータレジスタ２６にセット
する。これらのレジスタ２５．２６の内容はその後メモ
リ５０．５１に書込まれる。部分書込み時におけるタイ
ミング発生回路２０は、最初読出し動作を行うための一
連のタイミング信号を発生し、書込みデータ及びチェッ
クビットがレジスタ２５．２６にセットされた後、書込
みの為のタイミング信号を発生する。

〔発明が解決しようとする問題点〕

この様に部分書込み動作は、メモリより続出したデータ
をチェック訂正し、部分書込みデータとマージし、さら
にマージされたデータに対するチェックビットを付加し
てメモリに書込むという動作を行っている。この為通常
の読出しや書込み動作に比べ、そのサイクルタイムは２
倍以上と非常に長くなっている。記憶装置の性能を決め
るものとしてアクセスタイムと同様、サイクルタイムは
重要な一要素であり、このサイクルタイムが長いという
ことは、中央処理装置が主記憶を使用する際の待ち時間
として表われる。したがって、このサイクルタイムを少
しでも短かくする必要がある。

本発明は、部分書込み動作を行う記憶装置のサイクルタ
イムをより短くしようとするものである。

Ｃ問題点を解決するための手段〕 第１図に示すように本発明は、書込みデータに対して誤
り訂正符号を付加してメモリに書込み、該メモリよりデ
ータと誤り訂正符号を読み出して、読出しデータに誤り
があればそれを訂正して送出する記憶装置において、誤
り訂正符号格納用メモリを２組（５１，５２）と、ある
データに対する誤り訂正符号が咳２組の誤り訂正符号格
納用メモリのどちらに格納されているかを示すフラグメ
モリ（５５）を設け、データ格納用メモリ　（５０）の
書込み制御をバイト単位に行い、部分書込みサイクル時
には該部分書込みデータの書込みだけを行い、部分書込
みが行なわれたデータに対する誤り訂正符号の書込みは
、該部分書込みに後続する次のアクセス時に行うように
した。

〔作用〕

このように、誤り訂正符号（ＣＢ）の書込みを部分書込
み動作後に、後続するアクセス時に行なうと、部分書込
み動作のサイクルタイムを、データのエラー訂正と誤り
訂正符号作成時間だけ短（することができ、これにより
サイクルタイムの短い記憶装置を提供することができる
。

〔実施例〕

この第１図では、第２図と同じ機能の部分には同じ符号
が付しである。３２，３３，３７．３８はマルチプレク
サ、３０．３１は書込みデータＷＤとバイトマークＢＭ
を一時的に保持しておくバッファレジスタ、３５はチェ
ックビット用書込みデータレジスタ、３６はチェック゛
ピント用読出しデータレジスタ、５２は５１と同様なチ
ェックビット用メモリ、３９はチェックビット発生回路
、５５は正しいチェックビットが５１．５２のどちらの
メモリに入っているかを示すフラグメモリ、６０は部分
書込み時にチェックビットをメモリ５１又は５２へ書込
むための制御回路、６１は部分書込みの最初の読出しサ
イクルで１ビツトエラーが発生した場合、通常の部分書
込み動作を行なわせるためのエラー処理回路である。

説明の都合上止しいチェックビットは総てメモＵ　５１
に入っているものとして、各動作の説明を次に行う。中
央処理装置より部分書込み措示（これはＯＰＥで示され
る）が来た場合、第２図で説明した従来例と同様まず読
出し動作が起動され、タイミング発生回路２０より読出
し動作に必要なタイミング信号とアドレスがメモリ５０
〜５２に対し供給され、読出されたデータとチェックビ
ットは読出しデータレジスタ２７．２８．３６にセント
される。このメモリの読出しと並行して、ＭＳＧＯ及び
ＡＤを受けるフラグメモリ５５より、メモリ５０の当該
データに対応するチェックビットがメモリ５１に入って
いるか５２に入っているかを示すフラグが読出され（今
は正しいチェックビットが５１に入っていると仮定する
）、その読出し結果は制御回路６０を経由してマルチプ
レクサ３７に人力され、レジスタ２８を選択させる。以
後、レジスタ２７の読出しデータとレジスタ２８のチェ
ックビットがシンドローム発生器２３に入力してシンド
ロームを作成し、・・・・・・となるが、これとは別に
（読出しと並行して）、インターフェースラッチ１３に
入力された部分書込みデータは、マルチプレクサ２１を
通って書込みデータレジスタ２５にセットされ、またバ
イトマーク信号ＢＭがタイミング発生回路２０に入力さ
れる。そして、前の読出し動作で読出しデータが読出し
データレジスタ２７，２８．３６にセットされた後、引
続きタイミング発生回路２０はメモリ５０に対し書込み
指示信号（ライトイネーブル）を出し、書込みデータレ
ジスタ２５に七ッＩ・されている部分書込みデータを書
込む。この時、書込み指示信号はメモリ５０のバイト単
位に８本あり、対応するバイトマークがＯＮのバイトの
書込み指示信号だけがＯＮとなる。従って部分書込み指
示の無いバイトに対しては書込み動作は行なわれない（
上記の読出しが行なわれただけ）。この書込み動作が完
了した時点で、後述する読出しエラーが無かった場合に
は、部分書込みサイクルは終了し、次のアクセスを受は
付は可能となる。部分書込みされたデータに対する正し
いチＬ　”／クビソトはこの時点では書込まれていない
が（後述のように、エラー訂正回路２・４を通った読取
りデータがラッチ１５を通ってマルチプレクサ３８に入
り、こ＼で部分書込みデータとマージされ、チェックビ
ット発生回路３９に入ってこ−でチェックビットが発生
され、保管されているだけ）、これは、次の後続アクセ
スを受は付けた時点で書込まれる。このチェックビット
の書込み方法について以下に述べる。

部分書込み動作の最初の続出し動作により読出され、読
出しデータレジスタ２７．２８．３６にセットされてい
たデータとチェックビットは、シンドローム発生器２３
、エラー訂正回路２４によりエラーの有無がチェックさ
れ、エラーが無かった場合はその旨がエラー処理回路６
１を経由して制御回路６０に伝達される。制御回路６０
では部分書込み動作の次の起動が行なわれた時点で、タ
イミング発生回路２０に対し、チェックビット書込み動
作指示を出す。又続出しデータはインターフェースラッ
チ１５を経由してマルチプレクサ３８に入力される。マ
ルチプレクサ３８はバッファレジスタ３１にセットされ
ていたバイトマーク信号により、バッファレジスタ３０
にセットされて部分書込みデータとラッチ１５の読出し
データとをマージし、このマージされたデータがチェッ
クビット発生回路３９に入ってチェックビットが発生さ
れ、一時的に該チェックビット発生回路３９に保持され
る。この状態で中央処理装置より読出し動作（次回アク
セス）の起動が行なわれたとする。まずフラグメモリ５
５が読出され、読出し指示のあったデータのチェックビ
ットが、メモリ５１．５２のどちらに格納されているか
を示すフラグが読出され、タイミング発生回路２０に伝
達される（今は５１に格納されているとする）。又制御
回路６０より、タイミング発生回路２０に対し、前の部
分書込み動作におけるチェックビット書込み動作指示信
号が出されるため、タイミング発生回路２０はメモリ５
０．５１に対し今回読出し動作に必要なタイミングとア
ドレス信号を送出し、メモリ５２に対しては、書込み動
作に必要なタイミング信号と、前の部分書込み動作のあ
ったアドレス信号（これはタイミング発生回路２０に保
管されている）が送出される。この時並行して、チェッ
クビット発生回路３９に保持してあったチェックビット
は、マルチプレクサ３３を経由して、書込みデータレジ
スタ３５にセットされる。メモ＋Ｊ５０，５１よりは指
定されたアドレスのデータが読出され、第２図と同様に
インターフェースラッチ１５を経由して中央処理装置に
対し読出しデータが転送される。又メモリ５２に対しチ
ェックビットの書込みを行なっているのと並行して、フ
ラグメモリ３５に対し、該当アドレスのチェ・ツクビッ
トはメモリ５２に格納されている旨の情報が書込まれる
。この後、この部分書込みされたアドレスに対し読出し
指示が出された場合、チェックビットはメモリ５２より
読出される。

部分書込み動作の最初の読出し動作時に、１ビツトエラ
ーが検出された場合には、エラー処理回路６１より中央
処理装置に対しエラーのあった旨が伝達され、中央処理
装置では今起動した部分書込み動作のサイクルタイムが
長くなることを認識し、所定の時間（サイクルタイム）
に達するまで次のアクセスを出さない。エラーのあった
データはエラー訂正回路２４で訂正され、マルチプレク
サ３８で部分書込みデータとマージされた後、マルチプ
レクサ２１を経由して書込みデータレジスタ２５にセン
トされる。又このデータに対するチェックビットも、チ
ェックビット発生器２２で発生され、書込みデータレジ
スタ２６にセントされる。データがセントされた時点で
タイミング発生回路より書込み動作を行うためのタイミ
ング信号がメモリ５０．５１に対し出され、書込みが行
なわれる。つまりエラーがあった場合には、第１図の従
来例と同一の部分書込み動作が行なわれる。

このメモリのリード、ライト動作を要約すると次の如く
なる。即ち、■フルストアではＷＤがＷＤＲ２５にセン
トされ、該ＷＤにより発生されたＣＢがＷＤＲ２６（又
は３５）にセントされ、これらが５０．５１（又は５２
）にライトされる。

■リードではＲＤがＲＤＲ２７にセントされ、５１　（
又は５２）のＣＢがＲＤＲ２８（又は３６）にセットさ
れ、これらのＲＤ、ＣＢはＳＧ２３でシンドロームを作
成し、ＥＣＣ２４で誤り検出／訂正され、１５を通して
ＣＰＵへ送られる。■パーシャルライト（エラーなし）
では先ずリードされてＲＤが１５にラッチ、３８でパー
シャルライトデータＰＷＤとマージ、３９でＣＢが作成
、保管。一方ＰＷＤはメモリ５０にライトされ、これで
パーシャルライトサイクルを終了する。次のアクセスで
３９のＣＢが５２（又は５１）ヘライトされ、そしてこ
のアクセスがリードアクセスならメモリ５０．５１（又
は５２）からＲＤ、ＣＢが読出され、ＦＣＣ等を通って
出力される。■パーシャルライト（エラーあり）なら従
来と同様で先ずリード、ＳＧ２３でシンドローム発生、
ＥＣＣ２４でエラー訂正、３８でマージ、３９でＣＢ発
生、マージされたデータ及び該ＣＢがメモリ５０゜５１
　（又は５２）にライト、である。エラーありなら、エ
ラーデータをそのま＼にはしておけないので、このよう
な方法をとる。

次のアクセスがリードでな（ライトであれば、ＣＢＧ３
９のＣＢと該ライトがメモリ５０．５１゜５２に同時に
行なわれる。

次のアクセスがパーシャルライトであれば、その最初の
リード時にＣＢＧ３９のＣＢをメモリ５２（又は５１）
ヘライトする。

メモリ５０はパーシャルライトが可能なようにしてお（
。即ち、本例では８個に分割しておき、各々にチンプセ
レク）　（Ｃ３）を共通に入力し、また個々にライトイ
ネーブル（ＷＥ）を入れておく。ＷＥが例えばＨで書込
み、Ｌで読取りであるから、部分書込みではＣ８を入力
しく例えばＨにし）、そして書込みを行なうチップのＷ
ＥをＨに、書込みを行なわないチップのＷＥをＬのま−
にする。

〔発明の効果〕

以上述べた様に、本発明ではチェックビットの書込みを
、部分書込み動作に、後続するアクセス時に行っている
ため、部分書込み動作のサイクルタイムを、データのエ
ラー訂正とチェックビット作成時間だけ短かくすること
が出来る。これによりサイクルタイムの短かい、良好な
記憶装置が実現出来る。

１ビツトエラーが発生した場合、サイクルタイムは従来
例と同じとなるが、エラーは頻繁に起ることは無いので
、記す、ｑ装置の性能に影響を与えることは無い。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は従
来例を示すブロック図である。

Claims (1)

【特許請求の範囲】
1. 書込みデータに対して誤り訂正符号を付加してメモリに
   書込み、該メモリよりデータと誤り訂正符号を読み出し
   て、読出しデータに誤りがあればそれを訂正して送出す
   る記憶装置において、誤り訂正符号格納用メモリを２組
   （５１、５２）と、あるデータに対する誤り訂正符号が
   該２組の誤り訂正符号格納用メモリのどちらに格納され
   ているかを示すフラグメモリ（５５）を設け、データ格
   納用メモリ（５０）の書込み制御をバイト単位に行い、
   部分書込みサイクル時には該部分書込みデータの書込み
   だけを行い、部分書込みが行なわれたデータに対する誤
   り訂正符号の書込みは、該部分書込みに後続する次のア
   クセス時に行うようにしてなることを特徴とする記憶装
   置。