JPS5826400A - ストアチエツク機能付き記憶素子 - Google Patents
ストアチエツク機能付き記憶素子Info
- Publication number
- JPS5826400A JPS5826400A JP56124309A JP12430981A JPS5826400A JP S5826400 A JPS5826400 A JP S5826400A JP 56124309 A JP56124309 A JP 56124309A JP 12430981 A JP12430981 A JP 12430981A JP S5826400 A JPS5826400 A JP S5826400A
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- JP
- Japan
- Prior art keywords
- line
- data
- output
- gate
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、記憶素子、さらに詳しく云えば書込みおよび
読出し可能な記憶素子に関する。
読出し可能な記憶素子に関する。
第１図に従来の記憶素子の回路図を示す。図において、
１はメモリアレイ、２は外部から書込みあるいは読出し
のアドレスを解読し、そのアドレスをメモリアレイ１に
Ｊ）クーでメモリアレイ１を駆動するアドレスデコーダ
アンドドライバ、３．４，５，６げナジドゲート、７は
ドライバ、５０はアドレス入力信号線、５１は入力デー
タ信号線、５２はイネーブル信号線、５３はライトイネ
ーブル信号線、６４は出力データ信号線である。
１はメモリアレイ、２は外部から書込みあるいは読出し
のアドレスを解読し、そのアドレスをメモリアレイ１に
Ｊ）クーでメモリアレイ１を駆動するアドレスデコーダ
アンドドライバ、３．４，５，６げナジドゲート、７は
ドライバ、５０はアドレス入力信号線、５１は入力デー
タ信号線、５２はイネーブル信号線、５３はライトイネ
ーブル信号線、６４は出力データ信号線である。
従来、この種の記憶素子は、技術の急速な進歩に伴ｆい
記憶容曜、が非常に大きくなるにつれてイ危頼度が低丁
するため、装置に組込んだ場合には、書込み後、直ちに
読出１７てチェックをする回路を必要とする欠点があつ
ｔこ。
記憶容曜、が非常に大きくなるにつれてイ危頼度が低丁
するため、装置に組込んだ場合には、書込み後、直ちに
読出１７てチェックをする回路を必要とする欠点があつ
ｔこ。
本発明の目的は、前述の欠点を解決した記憶素子を提供
することにある。
することにある。
前記目的を達成す、ろために本発明による出力レジスタ
付記憶素子は記憶セルを有し７外部から前記記憶セルへ
の書込みあるいに読出しのアドレスを指示する手段と外
部から撰込みデータおよび書込タイミングを与える手段
と読出したデ−タを外部へ出力する手段を有する書込み
および読出１．可能な記憶素子において、入力データを
前記記憶セルに由−込み、この書込データを直ちに読出
したデータと前記入力データの一致を検出する検出手段
と、ストアチェック信号を受ける入力端子と、前記スト
アチェック信号により前記検出手段の結果を出力する出
力手段とを設けである。
付記憶素子は記憶セルを有し７外部から前記記憶セルへ
の書込みあるいに読出しのアドレスを指示する手段と外
部から撰込みデータおよび書込タイミングを与える手段
と読出したデ−タを外部へ出力する手段を有する書込み
および読出１．可能な記憶素子において、入力データを
前記記憶セルに由−込み、この書込データを直ちに読出
したデータと前記入力データの一致を検出する検出手段
と、ストアチェック信号を受ける入力端子と、前記スト
アチェック信号により前記検出手段の結果を出力する出
力手段とを設けである。
前記構成によれば本発明の目的を完全に達成することが
できる。
できる。
以下、図面を参照して、本発明をさらに詳しく説明する
。
。
第２図は本発明による記憶素子の一実施例を示すブロッ
ク図である。
ク図である。
図において、第１図と共通する部分には同符号を用いて
いる。新たに ｍ−“ エ ）
ｇ寸〒々テ蝿ゴ４５間↓〒付加した回
路部は大言点線内で示され、９，１０はアンドゲート、
１゜けイクスクルーシブオアゲート、１２ハフリツプフ
ロツプ、１３に遅延回路、５４けストアチェック指示信
号、５６ニ工ラー出力信号を示している。
いる。新たに ｍ−“ エ ）
ｇ寸〒々テ蝿ゴ４５間↓〒付加した回
路部は大言点線内で示され、９，１０はアンドゲート、
１゜けイクスクルーシブオアゲート、１２ハフリツプフ
ロツプ、１３に遅延回路、５４けストアチェック指示信
号、５６ニ工ラー出力信号を示している。
本実施例では、アドレス入力信号＃１ｊ５０およびアド
レスデコーダアンドドライバ２により構成される部分は
書込みあるいは読出しのアドレスを指示する手段に、入
力データ信号線５１、イネーブル信号線５２、ライトイ
ネーブル伯＠線５３、アンドゲート３ 、４− 、５お
よびドライバ７等により構成される部分は外部から書込
みデータおよび書込みタイミングを与える手段に、イネ
ーブル信号線５２、ライトイネーブル信号線５３、ドラ
イバ７、アンドゲート６および８等により構成される部
分は読出したデータを外部へ出力する手段に相当する。
レスデコーダアンドドライバ２により構成される部分は
書込みあるいは読出しのアドレスを指示する手段に、入
力データ信号線５１、イネーブル信号線５２、ライトイ
ネーブル伯＠線５３、アンドゲート３ 、４− 、５お
よびドライバ７等により構成される部分は外部から書込
みデータおよび書込みタイミングを与える手段に、イネ
ーブル信号線５２、ライトイネーブル信号線５３、ドラ
イバ７、アンドゲート６および８等により構成される部
分は読出したデータを外部へ出力する手段に相当する。
また、検出手段は入力データ線５１、アンドゲート９お
よびイクスクルーシブオアゲート１０によって、出力手
段はストアチェック信号線５４、アンドゲート１１、遅
延回路１８およびフリップフロップ１２によって構成さ
れる。
よびイクスクルーシブオアゲート１０によって、出力手
段はストアチェック信号線５４、アンドゲート１１、遅
延回路１８およびフリップフロップ１２によって構成さ
れる。
書込み時には、アドレス入力信号線５０にエリアドレス
を指示し、入力データ信号線５１よりデータを与えて、
イネーブル信号線５２をａｌｌＯとして、ライトイネー
ブル信号線に負のパルスを与えると、アンドゲート５，
４を経由してメモリセル１へ入力データが書込まれる。
を指示し、入力データ信号線５１よりデータを与えて、
イネーブル信号線５２をａｌｌＯとして、ライトイネー
ブル信号線に負のパルスを与えると、アンドゲート５，
４を経由してメモリセル１へ入力データが書込まれる。
書込み後ライトイネーブルパルスが１となるとメそリセ
ル１から読出されたデータが４１１号線５９に出力され
ナントゲート５８を通って出力データ信号珠５５に出力
されるとともにアンドゲート９の出力信号線６４に出力
ＩＸれ、イクスクルーシグオアゲート１０により、入力
データ信号５１上のデータと一致がチェックされる。入
力データと出力データが一致すると信号６１にはＯが出
力され、不一致の、１合には、１が出力される。ストア
チェック指示信号線５４が１の場合はアンドゲート１１
は間であるのでその結果が信号線６２を経て、フリップ
フロップ１２に入力され、ライトイネーブル信号パルス
を遅延回路１３で遅らせたタイミング信号の立上りでフ
リップフロップ１２ニセツトされる。フリップフロップ
１２の出力は、ストアチェック信号線５６により外部に
出力されろ１、本実施例ではチェック結果を一度フリッ
プフロップに１２に記憶させてから、出力させるという
出力手段の構成を取っているが、他の実施例として遅延
回ｉ洛１３、フリップフロップ１２を省略してアンドゲ
ート１１の信りを１貞笈出力することもできる。
ル１から読出されたデータが４１１号線５９に出力され
ナントゲート５８を通って出力データ信号珠５５に出力
されるとともにアンドゲート９の出力信号線６４に出力
ＩＸれ、イクスクルーシグオアゲート１０により、入力
データ信号５１上のデータと一致がチェックされる。入
力データと出力データが一致すると信号６１にはＯが出
力され、不一致の、１合には、１が出力される。ストア
チェック指示信号線５４が１の場合はアンドゲート１１
は間であるのでその結果が信号線６２を経て、フリップ
フロップ１２に入力され、ライトイネーブル信号パルス
を遅延回路１３で遅らせたタイミング信号の立上りでフ
リップフロップ１２ニセツトされる。フリップフロップ
１２の出力は、ストアチェック信号線５６により外部に
出力されろ１、本実施例ではチェック結果を一度フリッ
プフロップに１２に記憶させてから、出力させるという
出力手段の構成を取っているが、他の実施例として遅延
回ｉ洛１３、フリップフロップ１２を省略してアンドゲ
ート１１の信りを１貞笈出力することもできる。
また、フリップフロップ１２の入力ヲシフトモードによ
ジシフ１−イン二によびシフトアウトする機能を持たせ
る・ｈｙ成にすることも可能である。この場合（址パッ
ケージあ２．いに装置に糾込んだ時に結果を外部から容
易に制御できるという利点がある。
ジシフ１−イン二によびシフトアウトする機能を持たせ
る・ｈｙ成にすることも可能である。この場合（址パッ
ケージあ２．いに装置に糾込んだ時に結果を外部から容
易に制御できるという利点がある。
以上、出力手段の＜１１１１成はすべて、本発明の請求
の範囲に含１れるものである。なお、クリア機能内部に
持つ記憶素子においては、クリア時のみ本発明のストア
チェック指示を実杓することにより、立上げ時等の診断
の代１ｊともなりうる。
の範囲に含１れるものである。なお、クリア機能内部に
持つ記憶素子においては、クリア時のみ本発明のストア
チェック指示を実杓することにより、立上げ時等の診断
の代１ｊともなりうる。
本発明は、以上詳しく説明したよりに、記憶素子内に、
ストアチェック機能を設けることにより、組込装置内の
ストアチェック回路を省略するとともに、ストアチェッ
ク時間の短縮を実椀でさる。
ストアチェック機能を設けることにより、組込装置内の
ストアチェック回路を省略するとともに、ストアチェッ
ク時間の短縮を実椀でさる。
第１図は、従来の記憶素子の回路図、第２図は本発明の
一英彪・し・ｊを示すｌ路囚である。 １・−・メモリでル ２・−・アドレスデコーダアンドドライバ３．４，５，
６，９，１１・−・アンドゲート７・・−ドライバ
８・−ナントゲート１０・・・イクスクルーシブオアゲ
ート１２・−７リツプフロツブ １３・−・遅延回路 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽 （７） ″２７図
一英彪・し・ｊを示すｌ路囚である。 １・−・メモリでル ２・−・アドレスデコーダアンドドライバ３．４，５，
６，９，１１・−・アンドゲート７・・−ドライバ
８・−ナントゲート１０・・・イクスクルーシブオアゲ
ート１２・−７リツプフロツブ １３・−・遅延回路 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽 （７） ″２７図
Claims (1)
- 【特許請求の範囲】 記憶セルを有し外部から前記記憶セルへの書込みあるい
は読出しのアドレスを指示する手段と外部から書込みデ
ータおよび書込タイミングを与える手段と続出【７たデ
ータを外部へ出力する手段を有する書込みおよび読出し
可能な記憶素子において、入力データを前記記憶セルに
書込み、この書込データを直ちに読出したデータと前記
入力データの一致を検出する検出手段と、ストアチェッ
ク信号を受ける入力端子と、前記ストアチェック信号に
より前記検出手段の結果を出力する出力手段とを設けた
ことを特徴とするストアチェック機能令＾己憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124309A JPS5826400A (ja) | 1981-08-07 | 1981-08-07 | ストアチエツク機能付き記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124309A JPS5826400A (ja) | 1981-08-07 | 1981-08-07 | ストアチエツク機能付き記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5826400A true JPS5826400A (ja) | 1983-02-16 |
Family
ID=14882137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56124309A Pending JPS5826400A (ja) | 1981-08-07 | 1981-08-07 | ストアチエツク機能付き記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5826400A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156348A (ja) * | 1984-12-27 | 1986-07-16 | Nec Corp | 記憶装置 |
| JPS63239545A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | メモリエラ−検出回路 |
| JPH07160586A (ja) * | 1993-12-03 | 1995-06-23 | Nec Corp | メモリ監視方法及びメモリ監視回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5110743A (ja) * | 1974-07-17 | 1976-01-28 | Japan National Railway | |
| JPS5374849A (en) * | 1976-12-16 | 1978-07-03 | Hitachi Ltd | Checking method for writing data |
| JPS5542354A (en) * | 1978-09-20 | 1980-03-25 | Fujitsu Ltd | Diagnostic system for memory unit |
-
1981
- 1981-08-07 JP JP56124309A patent/JPS5826400A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5110743A (ja) * | 1974-07-17 | 1976-01-28 | Japan National Railway | |
| JPS5374849A (en) * | 1976-12-16 | 1978-07-03 | Hitachi Ltd | Checking method for writing data |
| JPS5542354A (en) * | 1978-09-20 | 1980-03-25 | Fujitsu Ltd | Diagnostic system for memory unit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156348A (ja) * | 1984-12-27 | 1986-07-16 | Nec Corp | 記憶装置 |
| JPS63239545A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | メモリエラ−検出回路 |
| JPH07160586A (ja) * | 1993-12-03 | 1995-06-23 | Nec Corp | メモリ監視方法及びメモリ監視回路 |
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