JP3036442B2 - メモリ監視方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ監視方式に
関し、特にデータの書き込み時のビット間違えを発見し
修正する方式に関する。

【０００２】

【従来の技術】従来は、特開昭５９−１７５１００号公
報に記載されているように、データをメモリに書き込ん
だ後、そのデータを読み出す際にパリティチェックを行
いエラーがあればそれを通知することによりデータの信
頼性を高めるというものであった。しかし、この方式で
はメモリにデータを書き込んだ時にメモリの不良により
値が間違っていてもその値を読み出してパリティチェッ
クを行うまでエラーが発見できない。そのため、従来の
メモリ監視方式ではメモリへデータを書き込んだ時に擬
似的にデータを読みだし、そのデータのパリティチェッ
クを実行し、エラーが発見されると、そのデータを再書
き込みするという方式が用いられてきた。

【０００３】図９は上記のような従来のメモリ監視方式
のブロック図である。

【０００４】この従来のメモリ監視方式は、ＣＰＵ９１
と、メインメモリ２と、ダミーリード信号生成部９３
と、アドレス保持部９４と、パリティ生成／チェック部
５と、パリティメモリ６で構成されている。

【０００５】ＣＰＵ９１はデータ書き込み時にメモリラ
イト信号１３をアクティブとし書き込むデータをデータ
バス１１に出力するとともに書き込むデータのアドレス
指定をアドレスバス１２により行う。また、データ読み
込み時には、メモリリード信号１４をアクティブとし、
読み込みを行おうとするアドレスをアドレスバス１１に
出力する。

【０００６】メインメモリ２は、メモリライト信号１３
を入力するとデータバス１１のデータをアドレスバス１
２が示すアドレスに記憶し、メモリリード信号１４を入
力するとアドレスバス１２が示すアドレスに記憶されて
いるデータをデータバス１１に出力する。

【０００７】パリティ生成／チェツク部５は、メモリラ
イト信号１３がアクティブになると、データバス１１の
データに対するパリティビットを生成し、パリティデー
タ２８として出力する。また、メモリリード信号１４が
アクティブになると、パリティメモリ６よりパリティデ
ータ２８を読み込み、パリティデータ２８とデータバス
１１のデータとが対応しているかチェックし、その結果
をパリティ結果信号２７として出力する。

【０００８】パリティメモリ６は、メモリライト信号１
３がアクティブの時はパリティ生成／チェック部５から
のパリティデータ２８をアドレスバス１１の示すアドレ
スに記憶し、メモリリード信号１４がアクティブの時は
アドレスバス１１の示すアドレスに記憶しているパリテ
ィデータ２８を出力する。

【０００９】ダミーリード信号生成部９３は、メモリラ
イト信号１３がアクティブになると、その後一定時間経
過後に疑似的にデータの読み込みを行わせるためのダミ
ーリード信号１５をメモリリード信号１４に出力する。

【００１０】アドレス保持部９４は、メモリライト信号
１３がアクティブになると、アドレスバス１２のアドレ
スを記憶し、ダミーリード信号１５がアクティブになる
と記憶しているアドレスをアドレスバス１２に出力す
る。

【００１１】次に、上記従来例の動作について図１０を
用いて説明する。

【００１２】図１０は図９のメモリ監視方式の動作を示
したフローチャートである。

【００１３】まず、ＣＰＵ９１はメモリ書き込みのた
め、指定するアドレスをアドレスバス１２に出力し、書
き込みを行うデータをデータバス１１に出力する。そし
て、メモリライト信号１３をアクティブにする。メイン
メモリ２はメモリライト信号１３がアクティブとなった
ため、アドレスバス１２が指定するアドレスにデータバ
ス１１のデータを記憶する。またメモリライト信号１３
がアクティブになったため、アドレス保持部９４はアド
レスバス１２のアドレスを記憶し、パリティ生成／チェ
ック部５はアドレスバス１２のアドレスのパリティビッ
トを生成しパリティデータ２８として出力する。そし
て、パリティメモリ６はアドレスバス１２の指定するア
ドレスにパリティデータ２８を記憶する。（ステップ１
１１） データ書き込みが終了するとダミーリード信号生成部９
３はダミーリード信号１５をメモリリード信号１４に出
力する。アドレス保持部９４は、ダミーリード信号１５
がアクティブとなったため、記憶していたアドレスをア
ドレスバス１２に出力する。メインメモリ２はメモリリ
ード信号１４を介して入力されたダミーリード信号１５
により、データ読み込み動作を行うためアドレス保持部
９４が出力したアドレスに記憶しているデータをデータ
バス１１に出力する。（ステップ １１２）メモリリード信号１４を介してダミーリード信
号１５がアクティブとなったため、パリティメモリ６
は、アドレスバス１２が示すアドレスに記憶しているパ
リティビットをパリティデータ２８として出力する。パ
リティ生成／チェック部５は、データバス１１のデータ
とパリティデータ２８のパリティビットが対応するかど
うかのパリティチェックを行い結果をパリティ結果信号
２７に出力する。（ステップ１１３） パリティチェックによりエラーが検出されパリティ結果
信号２７にエラーが出力されると、ＣＰＵ９１はデータ
の再書き込みの指示を出力し、エラーが検出されなけれ
ば動作を終了する（ステップ１１４）。

【００１４】

【発明が解決しようとする課題】上述した従来のメモリ
監視方式では、疑似的なデータの読み込みによるパリテ
ィチェックによりエラーが発見された場合、データの再
書き込みの処理に多くの時間が必要となるという問題点
があった。

【００１５】本発明の目的は、パリティチェックでエラ
ーが発見された場合に、ソフトウェア処理に負担をかけ
ずに短時間でデータの再書き込みを行うことのできるメ
モリ監視方式を提供することである。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、本発明のメモリ監視方式は、データ書き込み時にメ
モリライト信号をアクティブとし書き込むデータをデー
タバスに出力するとともに書き込むデータのアドレス指
定をアドレスバスにより行い、データ読み込み時には、
メモリリード信号をアクティブとし、読み込みを行おう
とするアドレスを前記アドレスバスに出力し、ＣＰＵｗ
ａｉｔ信号がアクティブな間は動作を停止するＣＰＵ
と、前記メモリライト信号を入力すると前記データバス
のデータを前記アドレスバスが示すアドレスに記憶し、
前記メモリリード信号を入力すると前記アドレスバスが
示すアドレスに記憶されているデータを前記データバス
に出力するメインメモリと、ダミーリード指示信号がア
クティブになると、前記メインメモリに疑似的にデータ
の読み込みを行わせるためのダミーリード信号を前記メ
モリリード信号に出力し、ダミーライト指示信号がアク
ティブになると、前記メインメモリに疑似的にデータの
書き込みを行わせるためのダミーライト信号を前記メモ
リライト信号に出力するダミーリード／ダミーライト信
号生成部と、前記メモリライト信号がアクティブで前記
ダミーライト信号がアクティブでないときに前記アドレ
スバスのアドレス、前記データバスのデータを記憶し、
前記ダミーライト信号がアクティブになると記憶してい
るデータとアドレスを前記データバスと前記アドレスバ
スにぞれぞれ出力し、前記ダミーリード信号がアクティ
ブになると記憶しているアドレスを前記アドレスバスに
出力し、記憶しているデータを記憶データとして出力す
るデータ／アドレス保持部と、前記ダミーリード信号が
アクティブになると前記データバスのデータと前記記憶
データの全ビットを比較し１ビットでも異なるとチェッ
ク結果信号にエラーを出力するデータ比較部と、前記メ
モリライト信号がアクティブの時はパリティデータを前
記アドレスバスの示すアドレスに記憶し、前記メモリリ
ード信号がアクティブの時は前記アドレスバスの示すア
ドレスに記憶しているデータを前記パリティデータとし
て出力するパリティメモリと、前記メモリライト信号が
アクティブになると、前記データバスのデータに対する
パリティビットを生成し、前記パリティデータとして出
力し、前記メモリリード信号がアクティブになると、前
記パリティデータと前記データバスのデータとが対応し
ているかチェックし、その結果をパリティ結果信号とし
て出力するパリティ生成／チェツク部と、前記メモリラ
イト信号がアクティブになると、一定時間の後に前記Ｃ
ＰＵｗａｉｔ信号をアクティブとした後ダミーリード指
示信号を出力し、前記パリティ結果信号によりエラーが
検出されなければ前記ＣＰＵｗａｉｔ信号を解除し前記
ＣＰＵを正常動作に戻し、前記パリティ結果信号により
エラーが検出されれば前記ダミーライト指示信号をアク
ティブとした後、前記ダミーリード指示信号をアクティ
ブとし、前記チェック結果信号によりエラーが検出され
なければ前記ＣＰＵｗａｉｔ信号を解除し前記ＣＰＵを
正常動作に戻し、前記チェック結果信号によりエラーが
検出されれば再度前記ダミーライト指示信号をアクティ
ブとした後、前記ダミーリード指示信号をアクティブと
し、前記チェック結果信号によりエラーが検出されなく
なるまでこの動作を繰り返すが一定の回数を越えた場合
には、当該データの再書き込み／読みだしの繰り返し動
作を中止し、前記ＣＰＵｗａｉｔ信号を解除し前記ＣＰ
Ｕを正常動作に戻し、エラー信号を前記ＣＰＵに出力す
るコントロール部とで構成される。

【００１７】本発明は、ＣＰＵからメインメモリへのデ
ータ書き込み後に、ダミーリード／ダミーライト信号生
成部がダミーリード信号を出力することにより書き込ま
れたデータを一旦読みだしパリティ生成／チェック部で
パリティチェックを行いエラーが検出された場合に、デ
ータ／アドレス保持部が記憶しているデータを再度メイ
ンメモリに書き込んだ後にそのデータを再度読みだし今
度はデータ／アドレス保持部が記憶しているデータと全
ビットのチェックを行い、それでもエラーが検出される
と再書き込みと全ビットのチェックを規定回数繰り返す
ようにしたものである。

【００１８】したがって、データの再書き込みをソフト
ウェア処理によらずハードウェアにより行うため、デー
タの再書き込みを高速に行うことができる。また、デー
タの再書き込み時のチェックは全ビットのチェックを行
うためパリティチェックを行うよりデータの信頼性を高
めることができる。

【００１９】本発明の実施態様によれば、前記ダミーリ
ード／ダミーライト信号生成部が、システムクロック
と、前記システムクロックを入力し分周することによっ
て、命令信号１つ分の周期を有するパルス信号を発生さ
せるパルス発生回路と、前記ダミーリード指示信号と前
記パルス信号との論理和演算を行い前記ダミーリード信
号を出力する第１のＯＲ回路と、前記ダミーライト指示
信号と前記パルス信号との論理和演算を行い前記ダミー
ライト信号を出力する第２のＯＲ回路とにより構成され
る。

【００２０】また、本発明の他の実施態様によれば、前
記データ／アドレス保持部が、前記メモリライト信号と
前記ダミーライト信号の排他的論理和演算を行いメモリ
指示信号として出力するＥＸ−ＯＲ回路と、前記ダミー
ライト信号と前記ダミーリード信号との論理積演算を行
いアドレス出力指示信号として出力するＡＮＤ回路と、
前記メモリ指示信号を入力すると前記データバスのデー
タを記憶し、前記ダミーライト信号を入力すると記憶し
ているデータを前記データバスに出力し、前記ダミーリ
ード信号を入力すると記憶しているデータを前記記憶デ
ータとして出力するデータメモリと、前記メモリ指示信
号を入力すると前記アドレスバスのアドレスを記憶し、
前記アドレス出力信号を入力すると記憶しているアドレ
スを前記アドレスバスに出力するアドレスメモリとで構
成される。

【００２１】また、本発明の他の実施態様によれば、前
記パリティ生成／チェック部が、前記メモリリード信号
がアクティブの時に前記パリティデータをパリティ入力
信号として出力する第１のスイッチ回路と、前記メモリ
ライト信号がアクティブの時にパリティ出力信号を前記
パリティデータとして出力する第２のスイッチ回路と、
前記データバスのデータに含まれる”１”ビットの数
と、前記パリティ入力信号に含まれる”１”ビットの数
との和が奇数または偶数になるようなパリティビットを
前記パリティ出力信号として出力するパリティ生成／チ
ェック回路と、前記パリティ出力信号を入力とし、前記
メモリリード信号をクロック入力とし前記パリティ結果
信号を出力するフリップフロップとで構成される。

【００２２】また、本発明の他の実施態様によれば、前
記コントロール部が、初期状態のカウンタ値はゼロであ
り、前記チェック結果信号にエラーが出力されると記憶
しているカウンタ値に１を足し、前記カウンタ値が規定
値を越えていなければ前記カウンタ値をカウンタ出力と
して出力するカウンタ部を有する。

【００２３】また、本発明の他の実施態様によれば、前
記データ比較部が、前記ダミーリード信号がアクティブ
のときに前記記憶データの各ビットをビットデータとし
て出力する複数のスイッチ回路と、前記各ビットデータ
と前記データバスのデータの対応する各ビットの排他的
論理和演算を行う複数のＥＸ−ＯＲ回路と、当該各ＥＸ
−ＯＲ回路の出力の論理和演算を行い前記チェック結果
信号として出力するＯＲ回路とで構成される。

【００２４】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。

【００２５】図１は本発明の一実施形態のメモリ監視方
式のブロック図、図２は図１中のダミーリード／ダミー
ライト信号生成部３の構成図、図３は図１中のデータ／
アドレス保持部４の構成図、図４は図１中のパリティ生
成／チェック部５の構成図、図５は図１中のコントロー
ル部７の構成図、図６は図１中のデータ比較部８の構成
図である。図９中と同番号は同じ構成要素を示す。

【００２６】本実施形態のメモリ監視方式は、ＣＰＵ１
と、メインメモリ２と、パリティ生成／チェック部５
と、パリティメモリ６と、ダミーリード／ダミーライト
信号生成部３と、データ／アドレス保持部４と、データ
比較部８と、コントロール部７により構成されている。

【００２７】ＣＰＵ１はデータ書き込み時にメモリライ
ト信号１３をアクティブとし書き込むデータをデータバ
ス１１に出力するとともに書き込むデータのアドレス指
定をアドレスバス１２により行う。また、データ読み込
み時には、メモリリード信号１４をアクティブとし、読
み込みを行おうとするアドレスをアドレスバス１１に出
力する。また、ＣＰＵｗａｉｔ信号２６を入力するとＣ
ＰＵｗａｉｔ信号２６がアクティブな間は動作を停止す
る。

【００２８】ダミーリード／ダミーライト信号生成部３
は、ダミーリード指示信号２１がアクティブになると、
メインメモリ２に疑似的にデータの読み込みを行わせる
ためのダミーリード信号１５をメモリリード信号１４に
出力し、ダミーライト指示信号２２がアクティブになる
と、メインメモリ２に疑似的にデータの書き込みを行わ
せるためのダミーライト信号１６をメモリライト信号１
３に出力する。

【００２９】データ／アドレス保持部４は、メモリライ
ト信号１３がアクティブでダミーライト信号１６がアク
ティブでないときにアドレスバス１２のアドレス、デー
タバス１１のデータを記憶し、ダミーライト信号１６が
アクティブになると記憶しているデータとアドレスをデ
ータバス１１とアドレスバス１２にぞれぞれ出力し、ダ
ミーリード信号１５がアクティブになると記憶している
アドレスをアドレスバス１２に出力し、記憶しているデ
ータを記憶データ２９として出力する。

【００３０】データ比較部８は、ダミーリード信号１５
がアクティブになるとデータバス１１のデータと記憶デ
ータ２９の全ビットを比較し１ビットでも異なるとチェ
ック結果信号にエラーを出力する。

【００３１】コントロール部７は、メモリライト信号１
６がアクティブになると、一定時間の後にＣＰＵｗａｉ
ｔ信号２６をアクティブとした後、ダミーリード指示信
号２１をアクティブとする。そして、パリティチェック
結果信号２７によりエラーが検出されなければＣＰＵｗ
ａｉｔ信号２６を解除しＣＰＵ１を正常動作に戻す。エ
ラーが検出されればダミーライト指示信号２２をアクテ
ィブとした後、ダミーリード指示信号２１をアクティブ
とする。チェック結果信号３０によりエラーが検出され
なければＣＰＵｗａｉｔ信号２６を解除しＣＰＵ１を正
常動作に戻す。エラーが検出されれば再度ダミーライト
指示信号２２をアクティブとした後、ダミーリード指示
信号２１をアクティブとする。チェック結果信号３０に
よりエラーが検出されなくなるまでこの動作を繰り返す
が一定の回数を越えた場合には、このデータの再書き込
みと再読みだしの繰り返し動作を中止し、ＣＰＵｗａｉ
ｔ信号２６を解除しＣＰＵ１を正常動作に戻し、エラー
信号２３をＣＰＵ１に出力する。

【００３２】本実施形態では、メモリライト信号１３、
メモリリード信号１４、ダミーリード信号１５、ダミー
ライト信号１６、ダミーリード指示信号２１、ダミーラ
イト指示信号２２はＬｏｗ出力でアクティブとなるアク
ティブＬｏｗの信号である。また、パリティチェック信
号２７、チェック結果信号３０はＬｏｗ出力でエラー無
しを示す信号である。

【００３３】図２は、図１中のダミーリード／ダミーラ
イト信号生成部３の構成を示すブロック図である。

【００３４】ダミーリード／ダミーライト信号生成部３
は、システムクロック３２と、システムクロック３２を
入力し分周することによって、命令信号１つ分の周期を
有するパルス信号３５を発生させるパルス発生回路３１
と、ダミーリード指示信号２１とパルス信号３５との論
理和演算を行いダミーリード信号１５を出力するＯＲ回
路３３と、ダミーライト指示信号２２とパルス信号３５
との論理和演算を行いダミーライト信号１６を出力する
ＯＲ回路３４とにより構成される。

【００３５】ダミーリード／ダミーライト信号生成部３
は、ダミーリード指示信号２１とダミーライト指示信号
を入力し、パルス信号３５と同じ周期のダミーリード信
号１５とダミーライト信号１６を生成し出力する。

【００３６】図３は、図１中のデータ／アドレス保持部
４の構成を示すブロック図である。

【００３７】データ／アドレス保持部４は、メモリライ
ト信号１３とダミーライト信号１６の排他的論理和演算
を行いメモリ指示信号４６として出力するＥＸ−ＯＲ回
路４４と、ダミーライト信号１６とダミーリード信号１
５との論理積演算を行いアドレス出力指示信号４５とし
て出力するＡＮＤ回路４３と、メモリ指示信号４６を入
力するとデータバス１１のデータを記憶し、ダミーライ
ト信号１６を入力すると記憶しているデータをデータバ
ス１１に出力し、ダミーリード信号１５を入力すると記
憶しているデータを記憶データ２９として出力するデー
タメモリ４１と、メモリ指示信号４６を入力するとアド
レスバス１２のアドレスを記憶し、アドレス出力信号４
５を入力すると記憶しているアドレスをアドレスバス１
２に出力するアドレスメモリ４２とで構成される。

【００３８】データ／アドレス保持部４は、メモリライ
ト信号１３がアクティブでダミーライト信号１６がアク
ティブでないときにアドレスバス１２のアドレス、デー
タバス１１のデータを記憶し、ダミーライト信号１６が
アクティブになると記憶しているデータをデータバス１
１に、記憶しているアドレスをアドレスバス１２に出力
し、ダミーリード信号１５がアクティブになると記憶し
ているアドレスをアドレスバス１２に出力し、記憶して
いるデータを記憶データ２９に出力する。

【００３９】図４は、図１中のパリティ生成／チェック
部５の構成を示すブロック図である。

【００４０】パリティ生成／チェック部５は、メモリリ
ード信号１４がアクティブの時にパリティデータ２８を
パリティ入力信号５６として出力するスイッチ回路５４
と、メモリライト信号１３がアクティブの時にパリティ
出力信号５５をパリティデータ２８として出力するスイ
ッチ回路５３と、データバス１１のデータに含まれる”
１”ビットの数と、パリティ入力信号５６に含まれる”
１”ビットの数との和が奇数または偶数になるようなパ
リティビットをパリティ出力信号５５として出力するパ
リティ生成／チェック回路５１と、パリティ出力信号５
５を入力とし、メモリリード信号１４をクロック入力と
しパリティ結果信号２７を出力するフリップフロップ５
２とで構成される。

【００４１】データ書き込み時にはパリティ生成／チェ
ック回路５１はデータバス１１のデータに対するパリテ
ィビットをパリティ出力信号５５として出力しスイッチ
回路５３を介してパリティデータ２８として出力する。
また、データ読み込み時には、入力されたパリティデー
タ２８はスイッチ回路５４を介してパリティ入力信号５
６としてパリティ生成／チェック回路５１に入力され、
データバス１１のデータとのパリティチェックが行われ
る。そしてパリティチェックの結果はパリティ出力信号
５５として出力されフリップフロップ５２を介してパリ
ティ結果信号２７として出力される。

【００４２】図５は、図１中のコントロール部７のブロ
ック図である。

【００４３】コントロール部７は、初期状態のカウンタ
値はゼロであり、チェック結果信号３０にエラーが出力
されると記憶しているカウンタ値に１を足し、カウンタ
値が規定値を越えていなければカウンタ値をカウンタ出
力７３として出力するカウンタ部７２と、ＣＯＮＴ７１
とで構成される。

【００４４】ＣＯＮＴ７１は、カウンタ出力７３により
チェック結果信号３０のエラーの回数を検知する以外は
コントロール部７と同様な動作を行う。

【００４５】チェック結果信号３０に送られてきたエラ
ーの回数はカウンタ７２でカウントされカウンタ出力７
３としてＣＯＮＴ７１に出力されるが、エラーの回数が
規定値を越えるとＣＯＮＴ７１にカウンタ出力７３が出
力されなくなることによりＣＯＮＴ７１は、データの再
書き込みが規定回数行われたことを知ることができる。

【００４６】図６は、図１中のデータ比較部８の構成を
示すブロック図である。

【００４７】データ比較部８は、ダミーリード信号１５
がアクティブのときに記憶データ２９の各ビットをビッ
トデータ７４として出力する複数のスイッチ回路７８
と、各ビットデータ７４とデータバス１１のデータの対
応する各ビットの排他的論理和演算を行う複数のＥＸ−
ＯＲ回路７９と、ＥＸ−ＯＲ回路７９のそれぞれの出力
の論理和演算を行いチェック結果信号３０として出力す
るＯＲ回路８０とで構成される。

【００４８】データ比較部８は、データ／アドレス保持
部４で記憶されていたデータである記憶データ２９とメ
インメモリ２から読み出されたデータの全ビットを比較
して、全ビットが同一ならばエラー無しをチェック結果
信号３０として出力する。

【００４９】次に、本実施形態の動作について図１、図
７を参照して説明する。

【００５０】図７は、図１のメモリ監視方式の動作を示
すフローチャートである。

【００５１】まず、ＣＰＵ１はメモリ書き込みのため、
指定するアドレスをアドレスバス１２に出力し、書き込
みを行うデータをデータバス１１に出力する。そして、
メモリライト信号１３をアクティブにする。メインメモ
リ２はメモリライト信号１３がアクティブとなったた
め、アドレスバス１２が指定するアドレスにデータバス
１１のデータを記憶する。またメモリライト信号１３が
アクティブになったため、データ／アドレス保持部４は
アドレスバス１２のアドレスとデータバス１１のデータ
を記憶し、パリティ生成／チェック部５はアドレスバス
１２のアドレスのパリティビットを生成しパリティデー
タ２８として出力する。そして、パリティメモリ６はア
ドレスバス１２の指定するアドレスにパリティデータ２
８を記憶する。（ステップ８１） データ書き込みが終了するとコントロール部７は、ＣＰ
Ｕｗａｉｔ信号２６をアクティブとしＣＰＵ１の動作を
一旦停止させる。そしてダミーリード指示信号２１をア
クティブとする。ダミーリード／ダミーライト信号生成
部３はダミーリード指示信号２１がアクティブとなった
ため、ダミーリード信号１５をアクティブとする。デー
タ／アドレス保持部４は、ダミーリード信号１５がアク
ティブとなったため、記憶していたアドレスをアドレス
バス１２に出力する。メインメモリ２はメモリリード１
４を介して入力されたダミーリード信号１５により、デ
ータ読み込み動作を行うためデータ／アドレス保持部４
が出力したアドレスに記憶しているデータをデータバス
１１に出力する。（ステップ８２） メモリリード信号１４を介したダミーリード信号１５が
アクティブとなったため、パリティメモリ６は、アドレ
スバス１２が示すアドレスに記憶しているパリティビッ
トをパリティデータ２８として出力する。パリティ生成
／チェック部５は、データバス１１のデータとパリティ
データ２８のパリティビットを比較し、対応するかどう
かのパリティチェックを行う。パリティチェック生成／
チェック部５は、パリティチェックによりエラーが検出
されればパリティ結果信号２７にエラーを出力する。コ
ントロール部７はエラーが検出されなければＣＰＵｗａ
ｉｔ信号２６を解除しＣＰＵ１を通常動作に戻す。（ス
テップ８３） コントロール部７はパリティ結果信号２７でエラーが検
出されると、ダミーライト信号２２をアクティブとし再
書き込み動作の実行を指示する。ダミーリード／ダミー
ライト信号生成部３はダミーライト指示信号２２がアク
ティブになるとダミーライト信号１６をアクティブとす
る。データ／アドレス保持部４は、ダミーライト信号１
６がアクティブになると、記憶しているデータをデータ
バス１１に、記憶しているアドレスをアドレスバス１２
に出力する。メインメモリ２は、メモリライト信号１３
を介して入力されたダミーライト信号１６がアクティブ
となったため、アドレスバス１２の指定するアドレスに
データバス１１のデータを記憶する。（ステップ８４） ステップ８４のダミーライト動作が終了すると、コント
ロール部７は、ダミーリード指示信号２１をアクティブ
とし再読みだし動作の実行を指示する。再読みだし動作
はステップ８２で述べたのと同様な順序により実行され
る。データ／アドレス保持部４は、ダミーリード信号１
５がアクティブになったことにより記憶しているデータ
を記憶データ２９として出力する。（ステップ８５） データ比較部８は、データバス１１に読み出されたデー
タと記憶データ２９との全ビットの比較を行い１ビット
でも異なればチェック結果信号３０にエラーを出力す
る。コントロール部７は、エラーが検出されなければＣ
ＰＵｗａｉｔ信号２６を解除しＣＰＵ１を通常動作に戻
す。（ステップ８６） ステップ８６でエラーが検出されるとステップ８４、８
５、８６の動作を再度繰り返す。このくり返し回数が一
定の値を越えると、コントロール部７はＣＰＵｗａｉｔ
信号２６を解除するとともにエラー信号２３をＣＰＵ１
に送出し動作を終了する。（ステップ８８） 次に図８の本実施形態のメモリ監視方式の動作を示すタ
イミングチャー卜を示して説明する。

【００５２】図８（ａ）はパリティチェックにおいてエ
ラーが検出されない場合のタイミングチャート、図８
（ｂ）はパリティチェックにおいてエラーが検出されデ
ータの再書き込みおよびデータ比較がおこなわれた場合
のタイミングチャートである。

【００５３】まず図８（ａ）について説明する。

【００５４】ＣＰＵ１がデータをメインメモリ２に書き
込んだ後、コントロール部７はＣＰＵｗａｉｔ信号２６
を出力しＣＰＵ１の動作を停止させ、ダミーリード信号
１５を出力する。データ／アドレス保持部４がアドレス
バス１２に保持しているアドレスを出力し、メインメモ
リ２は指定されたアドレスに記憶しているデータをデー
タバス１１に出力する。出力されたデータはパリティ生
成／チェック部５でパリティデータ２８によりチェック
されエラーが検出されないため、パリティ結果信号２７
にはエラー無しを示す信号が出力されＣＰＵｗａｉｔ信
号２６が解除される。

【００５５】次に図８（ｂ）について説明する。

【００５６】ＣＰＵｗａｉｔ信号２６とダミーリード信
号１５が出力され、アドレスとデータが出力されパリテ
ィチェックが行われるまでの動作は図８（ａ）と同様で
あるが、このタイミングチャートの場合ではパリティチ
ェックでエラーが検出されるため、パリティ結果信号２
７にエラー無しの信号が出力されない。そのため、コン
トロール部７ではデータの再書き込みの指示を出しダミ
ーライト信号１６を出力させ、データ／アドレス保持部
４は記憶しているデータとアドレスをそれぞれデータバ
ス１１とアドレスバス１２に出力し、メインメモリ２は
指定されたアドレスにデータを記憶する。そして、再度
ダミーリード信号１５が出力されメインメモリ２のデー
タが読み込まれ、データ比較部８でデータ／アドレス保
持部４が記憶している記憶データ２９と全ビットのチェ
ックが行われチェック結果信号３０にエラー無しの信号
が出力されるとＣＰＵｗａｉｔ信号２６解除される。エ
ラー無しの信号が出力されない場合、再書き込みと再読
み出しの動作がエラー無しの信号が出力されるかくり返
し回数が規定回数を越えるまで行われる。

【００５７】

【発明の効果】以上説明したように、本発明は、下記の
ような効果を有する。 （１）データ書き込み動作においてエラーが発生した場
合、ソフトウェアの処理によらずに再度データ書き込み
を実行できるので、データの再書き込みを高速に行え
る。 （２）データの再度書き込み後に、全ビットのチェック
を行うため、パリティチェックを行うよりデータの信頼
性が高まる。

【図面の簡単な説明】

【図１】本発明のメモリ監視方式の一実施形態を示すブ
ロック図である。

【図２】図１中のダミーリード／ダミーライト信号生成
部３の構成図である。

【図３】図１中のデータ／アドレス保持部４の構成図で
ある。

【図４】図１中のパリティ生成／チェック部５の構成図
である。

【図５】図１中のコントロール部７の構成図である。

【図６】図１中のデータ比較部８の構成図である。

【図７】図１のメモリ監視方式の動作を示すフローチャ
ートである。

【図８】図１のメモリ監視方式のを動作を示すタイミン
グチャー卜である。

【図９】従来のメモリ監視方式のブロック図である。

【図１０】図９のメモリ監視方式の動作を示すフローチ
ャートである。

【符号の説明】

１ ＣＰＵ ２ メインメモリ ３ ダミーリード／ダミーライト信号生成部 ４ データ／アドレス生成部 ５ パリティ生成／チェック部 ６ パリティメモリ ７ コントロール部 ８ データ比較部 １１ アドレスバス １２ データバス １３ メモリライ卜信号 １４ メモリリード信号 １５ ダミーリード信号 １６ ダミーライ卜信号 ２１ ダミーリード指示信号 ２２ ダミーライト指示信号 ２３ エラー信号 ２６ ＣＰＵｗａｉｔ信号 ２７ パリティ結果信号 ２８ パリティデータ ２９ 記憶データ ３０ チェック結果信号 ３１ パルス発生回路 ３２ システムクロック ３３、３４ ＯＲ回路 ３５ パルス信号 ４１ データメモリ ４２ アドレスメモリ ４３ ＡＮＤ回路 ４４ ＥＸ−ＯＲ回路 ４５ アドレス出力指示信号 ４６ メモリ指示信号 ５１ パリティ生成／チェック回路 ５２ フリップフロップ ５３、５４ スイッチ回路 ５５ パリティ出力信号 ５６ パリティ入力信号 ７１ ＣＯＮＴ ７２ カウンタ ７３ カウンタ出力 ７４ ビットデータ ７８ スイッチ回路 ７９ ＥＸ−ＯＲ回路 ８０ ＯＲ回路 ８１〜８８ ステップ ９１ ＣＰＵ ９３ ダミーリード信号生成部 ９４ アドレス保持部 １１１〜１１４ ステップ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/16 310 G06F 12/16 320 G06F 11/10

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 データ書き込み時にメモリライト信号を
   アクティブとし書き込むデータをデータバスに出力する
   とともに書き込むデータのアドレス指定をアドレスバス
   により行い、データ読み込み時には、メモリリード信号
   をアクティブとし、読み込みを行おうとするアドレスを
   前記アドレスバスに出力し、ＣＰＵｗａｉｔ信号がアク
   ティブな間は動作を停止するＣＰＵと、 前記メモリライト信号を入力すると前記データバスのデ
   ータを前記アドレスバスが示すアドレスに記憶し、前記
   メモリリード信号を入力すると前記アドレスバスが示す
   アドレスに記憶されているデータを前記データバスに出
   力するメインメモリと、 ダミーリード指示信号がアクティブになると、前記メイ
   ンメモリに疑似的にデータの読み込みを行わせるための
   ダミーリード信号を前記メモリリード信号に出力し、ダ
   ミーライト指示信号がアクティブになると、前記メイン
   メモリに疑似的にデータの書き込みを行わせるためのダ
   ミーライト信号を前記メモリライト信号に出力するダミ
   ーリード／ダミーライト信号生成部と、 前記メモリライト信号がアクティブで前記ダミーライト
   信号がアクティブでないときに前記アドレスバスのアド
   レス、前記データバスのデータを記憶し、前記ダミーラ
   イト信号がアクティブになると記憶しているデータとア
   ドレスを前記データバスと前記アドレスバスにぞれぞれ
   出力し、前記ダミーリード信号がアクティブになると記
   憶しているアドレスを前記アドレスバスに出力し、記憶
   しているデータを記憶データとして出力するデータ／ア
   ドレス保持部と、 前記ダミーリード信号がアクティブになると前記データ
   バスのデータと前記記憶データの全ビットを比較し１ビ
   ットでも異なるとチェック結果信号にエラーを出力する
   データ比較部と、 前記メモリライト信号がアクティブの時はパリティデー
   タを前記アドレスバスの示すアドレスに記憶し、前記メ
   モリリード信号がアクティブの時は前記アドレスバスの
   示すアドレスに記憶しているデータを前記パリティデー
   タとして出力するパリティメモリと、 前記メモリライト信号がアクティブになると、前記デー
   タバスのデータに対するパリティビットを生成し、前記
   パリティデータとして出力し、前記メモリリード信号が
   アクティブになると、前記パリティデータと前記データ
   バスのデータとが対応しているかチェックし、その結果
   をパリティ結果信号として出力するパリティ生成／チェ
   ツク部と、 前記メモリライト信号がアクティブになると、一定時間
   の後に前記ＣＰＵｗａｉｔ信号をアクティブとした後ダ
   ミーリード指示信号を出力し、前記パリティ結果信号に
   よりエラーが検出されなければ前記ＣＰＵｗａｉｔ信号
   を解除し前記ＣＰＵを正常動作に戻し、前記パリティ結
   果信号によりエラーが検出されれば前記ダミーライト指
   示信号をアクティブとした後、前記ダミーリード指示信
   号をアクティブとし、前記チェック結果信号によりエラ
   ーが検出されなければ前記ＣＰＵｗａｉｔ信号を解除し
   前記ＣＰＵを正常動作に戻し、前記チェック結果信号に
   よりエラーが検出されれば再度前記ダミーライト指示信
   号をアクティブとした後、前記ダミーリード指示信号を
   アクティブとし、前記チェック結果信号によりエラーが
   検出されなくなるまでこの動作を繰り返すが一定の回数
   を越えた場合には、当該データの再書き込み／読みだし
   の繰り返し動作を中止し、前記ＣＰＵｗａｉｔ信号を解
   除し前記ＣＰＵを正常動作に戻し、エラー信号を前記Ｃ
   ＰＵに出力するコントロール部とで構成されるメモリ監
   視方式。
2. 【請求項２】 前記ダミーリード／ダミーライト信号生
   成部が、システムクロックと、 前記システムクロックを入力し分周することによって、
   命令信号１つ分の周期を有するパルス信号を発生させる
   パルス発生回路と、 前記ダミーリード指示信号と前記パルス信号との論理和
   演算を行い前記ダミーリード信号を出力する第１のＯＲ
   回路と、 前記ダミーライト指示信号と前記パルス信号との論理和
   演算を行い前記ダミーライト信号を出力する第２のＯＲ
   回路とにより構成される請求項１記載のメモリ監視方
   式。
3. 【請求項３】 前記データ／アドレス保持部が、前記メ
   モリライト信号と前記ダミーライト信号の排他的論理和
   演算を行いメモリ指示信号として出力するＥＸ−ＯＲ回
   路と、 前記ダミーライト信号と前記ダミーリード信号との論理
   積演算を行いアドレス出力指示信号として出力するＡＮ
   Ｄ回路と、 前記メモリ指示信号を入力すると前記データバスのデー
   タを記憶し、前記ダミーライト信号を入力すると記憶し
   ているデータを前記データバスに出力し、前記ダミーリ
   ード信号を入力すると記憶しているデータを前記記憶デ
   ータとして出力するデータメモリと、 前記メモリ指示信号を入力すると前記アドレスバスのア
   ドレスを記憶し、前記アドレス出力信号を入力すると記
   憶しているアドレスを前記アドレスバスに出力するアド
   レスメモリとで構成される請求項１記載のメモリ監視方
   式。
4. 【請求項４】 前記パリティ生成／チェック部が、前記
   メモリリード信号がアクティブの時に前記パリティデー
   タをパリティ入力信号として出力する第１のスイッチ回
   路と、 前記メモリライト信号がアクティブの時にパリティ出力
   信号を前記パリティデータとして出力する第２のスイッ
   チ回路と、 前記データバスのデータに含まれる”１”ビットの数と
   前記パリティ入力信号に含まれる”１”ビットの数との
   和が奇数または偶数になるようなパリティビットを前記
   パリティ出力信号として出力するパリティ生成／チェッ
   ク回路と、 前記パリティ出力信号を入力とし、前記メモリリード信
   号をクロック入力とし前記パリティ結果信号を出力する
   フリップフロップとで構成される請求項１記載のメモリ
   監視方式。
5. 【請求項５】 前記コントロール部が、初期状態のカウ
   ンタ値はゼロであり、前記チェック結果信号にエラーが
   出力されると記憶しているカウンタ値に１を足し、前記
   カウンタ値が規定値を越えていなければ前記カウンタ値
   をカウンタ出力として出力するカウンタ部を有する請求
   項１記載のメモリ監視方式。
6. 【請求項６】 前記データ比較部が、前記ダミーリード
   信号がアクティブのときに前記記憶データの各ビットを
   ビットデータとして出力する複数のスイッチ回路と、 前記各ビットデータと前記データバスのデータの対応す
   る各ビットの排他的論理和演算を行う複数のＥＸ−ＯＲ
   回路と、 当該各ＥＸ−ＯＲ回路の出力の論理和演算を行い前記チ
   ェック結果信号として出力するＯＲ回路とで構成される
   請求項１記載のメモリ監視方式。