JPH08129510A - メモリデータ訂正装置 - Google Patents
メモリデータ訂正装置Info
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- JPH08129510A JPH08129510A JP6290679A JP29067994A JPH08129510A JP H08129510 A JPH08129510 A JP H08129510A JP 6290679 A JP6290679 A JP 6290679A JP 29067994 A JP29067994 A JP 29067994A JP H08129510 A JPH08129510 A JP H08129510A
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- error
- circuit
- memory
- bit
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Abstract
(57)【要約】
【目的】 ＣＰＵがメモリ回路をアクセスしない時間を
利用して自動的にエラー訂正を行う。 【構成】 チェックコード発生部５はメモリ回路１への
データ書込み時にデータからデータとともにメモリ回路
１に書き込まれるチェックコードを生成し、エラーチェ
ック訂正回路６はメモリ回路１からのデータ読出し時に
データおよびデータとともに読み出されたチェックコー
ドを入力してデータのエラー検出およびエラー訂正を行
う。エラーチェック訂正回路６でエラーが検出されたと
きに、アドレスラッチ回路７はデータアドレスを一時記
憶し、データラッチ回路８はデータを一時記憶する。Ｃ
ＰＵ監視部９はＣＰＵのメモリ回路１へのアクセスを監
視し、アクセスがないときにアドレスラッチ回路７のア
ドレスでデータラッチ回路８のデータをメモリ回路１に
書き込ませる。
利用して自動的にエラー訂正を行う。 【構成】 チェックコード発生部５はメモリ回路１への
データ書込み時にデータからデータとともにメモリ回路
１に書き込まれるチェックコードを生成し、エラーチェ
ック訂正回路６はメモリ回路１からのデータ読出し時に
データおよびデータとともに読み出されたチェックコー
ドを入力してデータのエラー検出およびエラー訂正を行
う。エラーチェック訂正回路６でエラーが検出されたと
きに、アドレスラッチ回路７はデータアドレスを一時記
憶し、データラッチ回路８はデータを一時記憶する。Ｃ
ＰＵ監視部９はＣＰＵのメモリ回路１へのアクセスを監
視し、アクセスがないときにアドレスラッチ回路７のア
ドレスでデータラッチ回路８のデータをメモリ回路１に
書き込ませる。
Description
【０００１】
【産業上の利用分野】本発明はメモリデータ訂正装置に
関し、特に情報処理装置，メモリデータレコーダ等の大
容量のメモリ回路を使用する機器におけるメモリデータ
訂正装置に関する。
関し、特に情報処理装置，メモリデータレコーダ等の大
容量のメモリ回路を使用する機器におけるメモリデータ
訂正装置に関する。
【０００２】
【従来の技術】従来、この種のメモリデータ訂正装置で
は、エラーチェック訂正回路を有し、マイクロプロセッ
サ等のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ
Ｕｎｉｔ）が空き時間にメモリ回路のデータを順次読
み出し、読み出されたデータをメモリ回路の同じアドレ
スに再度書き込む方式をとっていた。これにより、ＣＰ
Ｕが読み出したデータにエラーが発生していても、エラ
ーチェック訂正回路により正規なデータに訂正され、訂
正されたデータがメモリ回路に再度記録されることにな
っていた。
は、エラーチェック訂正回路を有し、マイクロプロセッ
サ等のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ
Ｕｎｉｔ）が空き時間にメモリ回路のデータを順次読
み出し、読み出されたデータをメモリ回路の同じアドレ
スに再度書き込む方式をとっていた。これにより、ＣＰ
Ｕが読み出したデータにエラーが発生していても、エラ
ーチェック訂正回路により正規なデータに訂正され、訂
正されたデータがメモリ回路に再度記録されることにな
っていた。
【０００３】また、ＣＰＵがデータを読み出したときに
エラーチェック訂正回路においてエラーが検出される
と、エラーの発生したアドレスをラッチしておき、ＣＰ
Ｕの空き時間にラッチされているエラーの発生したアド
レスに対応したメモリデータの読出しおよび書込みを行
い、エラー訂正のレートを少なくし、メモリデータの転
送レートを低下させない方式もあった（特開昭６３−７
０３５７号公報参照）。
エラーチェック訂正回路においてエラーが検出される
と、エラーの発生したアドレスをラッチしておき、ＣＰ
Ｕの空き時間にラッチされているエラーの発生したアド
レスに対応したメモリデータの読出しおよび書込みを行
い、エラー訂正のレートを少なくし、メモリデータの転
送レートを低下させない方式もあった（特開昭６３−７
０３５７号公報参照）。
【０００４】
【発明が解決しようとする課題】上述した従来のメモリ
データ訂正装置では、エラー訂正にＣＰＵが介在し、Ｃ
ＰＵの空き時間を利用していたので、ＣＰＵの処理が多
くなり、ＣＰＵの空き時間が少なくなるという問題点が
あった。
データ訂正装置では、エラー訂正にＣＰＵが介在し、Ｃ
ＰＵの空き時間を利用していたので、ＣＰＵの処理が多
くなり、ＣＰＵの空き時間が少なくなるという問題点が
あった。
【０００５】また、大容量のメモリ回路を使用し、エラ
ー発生が増加した場合には、メモリデータの転送レート
の低下およびＣＰＵの処理能力の低下が生じるという問
題点があった。
ー発生が増加した場合には、メモリデータの転送レート
の低下およびＣＰＵの処理能力の低下が生じるという問
題点があった。
【０００６】本発明の目的は、上述の点に鑑み、ＣＰＵ
がメモリ回路にアクセスしない時間を利用して自動的に
エラー訂正を行うようにしたメモリデータ訂正装置を提
供することにある。
がメモリ回路にアクセスしない時間を利用して自動的に
エラー訂正を行うようにしたメモリデータ訂正装置を提
供することにある。
【０００７】
【課題を解決するための手段】本発明のメモリデータ訂
正装置は、メモリ回路のデータのエラー検出機能および
エラー訂正機能を有するメモリデータ訂正装置におい
て、前記メモリ回路のデータの読出し時に当該データの
エラー検出に応答してエラーが発生したアドレスを一時
記憶するアドレスラッチ回路と、エラー訂正されたデー
タを一時記憶するデータラッチ回路とを設け、ＣＰＵが
前記メモリ回路をアクセスしない空き時間に前記アドレ
スラッチ回路に一時記憶されたアドレスで前記データラ
ッチ回路に一時記憶されたデータを前記メモリ回路に自
動的に再書込みするようにしたことを特徴とする。
正装置は、メモリ回路のデータのエラー検出機能および
エラー訂正機能を有するメモリデータ訂正装置におい
て、前記メモリ回路のデータの読出し時に当該データの
エラー検出に応答してエラーが発生したアドレスを一時
記憶するアドレスラッチ回路と、エラー訂正されたデー
タを一時記憶するデータラッチ回路とを設け、ＣＰＵが
前記メモリ回路をアクセスしない空き時間に前記アドレ
スラッチ回路に一時記憶されたアドレスで前記データラ
ッチ回路に一時記憶されたデータを前記メモリ回路に自
動的に再書込みするようにしたことを特徴とする。
【０００８】また、本発明のメモリデータ訂正装置は、
メモリ回路へのデータの書込み時に該データから該デー
タとともにメモリ回路に書き込まれるチェックコードを
生成するチェックコード発生部と、前記メモリ回路から
のデータの読出し時に該データおよび該データとともに
読み出されたチェックコードを入力して該データのエラ
ー検出およびエラー訂正を行うエラーチェック訂正回路
と、このエラーチェック訂正回路でエラーが検出された
ときに該データのアドレスを一時記憶するアドレスラッ
チ回路と、前記エラーチェック訂正回路でエラーが検出
されたときに該データを一時記憶するデータラッチ回路
と、ＣＰＵの前記メモリ回路へのアクセスを監視し、ア
クセスがないときに前記アドレスラッチ回路に一時記憶
されているアドレスで前記データラッチ回路に一時記憶
されているデータを前記メモリ回路に書き込ませるＣＰ
Ｕ監視部とを有することを特徴とする。
メモリ回路へのデータの書込み時に該データから該デー
タとともにメモリ回路に書き込まれるチェックコードを
生成するチェックコード発生部と、前記メモリ回路から
のデータの読出し時に該データおよび該データとともに
読み出されたチェックコードを入力して該データのエラ
ー検出およびエラー訂正を行うエラーチェック訂正回路
と、このエラーチェック訂正回路でエラーが検出された
ときに該データのアドレスを一時記憶するアドレスラッ
チ回路と、前記エラーチェック訂正回路でエラーが検出
されたときに該データを一時記憶するデータラッチ回路
と、ＣＰＵの前記メモリ回路へのアクセスを監視し、ア
クセスがないときに前記アドレスラッチ回路に一時記憶
されているアドレスで前記データラッチ回路に一時記憶
されているデータを前記メモリ回路に書き込ませるＣＰ
Ｕ監視部とを有することを特徴とする。
【０００９】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【００１０】図１は、本発明の一実施例に係るメモリデ
ータ訂正装置の構成を示す回路ブロック図である。本実
施例のメモリデータ訂正装置は、ＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）でなるメモリ回路１
と、アドレス１０用の入力バッファ２と、データ１１用
の入力バッファ３と、データ１４用の出力バッファ４
と、データ１５からチェックコード１３を生成するチェ
ックコード発生部５と、データ１５およびチェックコー
ド１３を入力してエラー検出およびエラー訂正を行いデ
ータ１４およびエラー検出信号１６を出力するエラーチ
ェック訂正回路６と、エラー検出信号１６に応じてアド
レスを一時記憶するアドレスラッチ回路７と、エラー検
出信号１６に応じてデータ１４を一時記憶するデータラ
ッチ回路８と、ＣＰＵ各種コントロール信号１２および
エラー検出信号１６を入力しデータ書込み信号１７，デ
ータ読出し信号１８および入力バッファ無効化信号１９
を出力するＣＰＵ監視部９とから構成されている。
ータ訂正装置の構成を示す回路ブロック図である。本実
施例のメモリデータ訂正装置は、ＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）でなるメモリ回路１
と、アドレス１０用の入力バッファ２と、データ１１用
の入力バッファ３と、データ１４用の出力バッファ４
と、データ１５からチェックコード１３を生成するチェ
ックコード発生部５と、データ１５およびチェックコー
ド１３を入力してエラー検出およびエラー訂正を行いデ
ータ１４およびエラー検出信号１６を出力するエラーチ
ェック訂正回路６と、エラー検出信号１６に応じてアド
レスを一時記憶するアドレスラッチ回路７と、エラー検
出信号１６に応じてデータ１４を一時記憶するデータラ
ッチ回路８と、ＣＰＵ各種コントロール信号１２および
エラー検出信号１６を入力しデータ書込み信号１７，デ
ータ読出し信号１８および入力バッファ無効化信号１９
を出力するＣＰＵ監視部９とから構成されている。
【００１１】図２は、８ビットのデータ１５から４ビッ
トのエラーチェックコード１３を生成する場合のチェッ
クコード発生部５の一例を示す回路図である。このチェ
ックコード発生部５は、４つの排他的論理和ゲート２１
〜２４で構成されている。排他的論理和ゲート２１は、
データ１５の第１ビットＤ１，第３ビットＤ３，第４ビ
ットＤ４，第６ビットＤ６および第７ビットＤ７を入力
し、排他的論理和をとったチェックコードＣ１を出力す
る。排他的論理和ゲート２２は、データ１５の第１ビッ
トＤ１，第２ビットＤ２，第４ビットＤ４，第５ビット
Ｄ５および第７ビットＤ７を入力し、排他的論理和をと
ったチェックコードＣ２を出力する。排他的論理和ゲー
ト２３は、データ１５の第０ビットＤ０，第４ビットＤ
４，第５ビットＤ５および第６ビットＤ６を入力し、排
他的論理和をとったチェックコードＣ３を出力する。排
他的論理和ゲート２４は、データ１５の第０ビットＤ
０，第１ビットＤ１，第２ビットＤ２および第３ビット
Ｄ３を入力し、排他的論理和をとったチェックコードＣ
４を出力する。
トのエラーチェックコード１３を生成する場合のチェッ
クコード発生部５の一例を示す回路図である。このチェ
ックコード発生部５は、４つの排他的論理和ゲート２１
〜２４で構成されている。排他的論理和ゲート２１は、
データ１５の第１ビットＤ１，第３ビットＤ３，第４ビ
ットＤ４，第６ビットＤ６および第７ビットＤ７を入力
し、排他的論理和をとったチェックコードＣ１を出力す
る。排他的論理和ゲート２２は、データ１５の第１ビッ
トＤ１，第２ビットＤ２，第４ビットＤ４，第５ビット
Ｄ５および第７ビットＤ７を入力し、排他的論理和をと
ったチェックコードＣ２を出力する。排他的論理和ゲー
ト２３は、データ１５の第０ビットＤ０，第４ビットＤ
４，第５ビットＤ５および第６ビットＤ６を入力し、排
他的論理和をとったチェックコードＣ３を出力する。排
他的論理和ゲート２４は、データ１５の第０ビットＤ
０，第１ビットＤ１，第２ビットＤ２および第３ビット
Ｄ３を入力し、排他的論理和をとったチェックコードＣ
４を出力する。
【００１２】図３は、８ビットのデータ１５および４ビ
ットのエラーチェックコード１３を入力し、１ビットの
エラー訂正を行う場合のエラーチェック訂正回路６の一
例を示す回路図である。このエラーチェック訂正回路６
は、４つの排他的論理和ゲート３１〜３４と、デコーダ
３５と、８つの排他的論理和ゲート３６〜４３と、ノッ
トゲート４４とから構成されている。
ットのエラーチェックコード１３を入力し、１ビットの
エラー訂正を行う場合のエラーチェック訂正回路６の一
例を示す回路図である。このエラーチェック訂正回路６
は、４つの排他的論理和ゲート３１〜３４と、デコーダ
３５と、８つの排他的論理和ゲート３６〜４３と、ノッ
トゲート４４とから構成されている。
【００１３】排他的論理和ゲート３１は、データ１５の
第１ビットＤ１，第３ビットＤ３，第４ビットＤ４，第
６ビットＤ６および第７ビットＤ７ならびにチェックコ
ードＣ１を入力し、排他的論理和をとった値Ｓ１を出力
する。排他的論理和ゲート３２は、データ１５の第１ビ
ットＤ１，第２ビットＤ２，第４ビットＤ４，第５ビッ
トＤ５および第７ビットＤ７ならびにチェックコードＣ
２を入力し、排他的論理和をとった値Ｓ２を出力する。
排他的論理和ゲート３３は、データ１５の第０ビットＤ
０，第４ビットＤ４，第５ビットＤ５および第６ビット
Ｄ６ならびにチェックコードＣ３を入力し、排他的論理
和をとった値Ｓ３を出力する。排他的論理和ゲート３４
は、データ１５の第０ビットＤ０，第１ビットＤ１，第
２ビットＤ２および第３ビットＤ３ならびにチェックコ
ードＣ４を入力し、排他的論理和をとった値Ｓ４を出力
する。
第１ビットＤ１，第３ビットＤ３，第４ビットＤ４，第
６ビットＤ６および第７ビットＤ７ならびにチェックコ
ードＣ１を入力し、排他的論理和をとった値Ｓ１を出力
する。排他的論理和ゲート３２は、データ１５の第１ビ
ットＤ１，第２ビットＤ２，第４ビットＤ４，第５ビッ
トＤ５および第７ビットＤ７ならびにチェックコードＣ
２を入力し、排他的論理和をとった値Ｓ２を出力する。
排他的論理和ゲート３３は、データ１５の第０ビットＤ
０，第４ビットＤ４，第５ビットＤ５および第６ビット
Ｄ６ならびにチェックコードＣ３を入力し、排他的論理
和をとった値Ｓ３を出力する。排他的論理和ゲート３４
は、データ１５の第０ビットＤ０，第１ビットＤ１，第
２ビットＤ２および第３ビットＤ３ならびにチェックコ
ードＣ４を入力し、排他的論理和をとった値Ｓ４を出力
する。
【００１４】デコーダ３５は、値Ｓ１をＬＳＢ（Ｌｅａ
ｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）とし、値Ｓ４
をＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉ
ｔ）とした２進数Ｓ１〜Ｓ４をデコードした１０進数に
対応する出力端子を“Ｈ”レベルにする。また、デコー
ダ３５は、エラーが検出されないときに１０進数０に対
応する出力端子を“Ｈ”レベルにし、エラーが検出され
たときに値０に対応する出力端子を“Ｌ”レベルにして
ノットゲート４４からエラー検出信号１６を出力する。
ｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）とし、値Ｓ４
をＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉ
ｔ）とした２進数Ｓ１〜Ｓ４をデコードした１０進数に
対応する出力端子を“Ｈ”レベルにする。また、デコー
ダ３５は、エラーが検出されないときに１０進数０に対
応する出力端子を“Ｈ”レベルにし、エラーが検出され
たときに値０に対応する出力端子を“Ｌ”レベルにして
ノットゲート４４からエラー検出信号１６を出力する。
【００１５】デコーダ３５の１０進数３に対応する出力
端子はデータ１５の第７ビットＤ７を入力する排他的論
理和ゲート４３の入力に接続され、デコーダ３５の１０
進数５に対応する出力端子はデータ１５の第６ビットＤ
６を入力する排他的論理和ゲート４２の入力に接続され
ている。デコーダ３５の１０進数６に対応する出力端子
はデータ１５の第５ビットＤ５を入力する排他的論理和
ゲート４１の入力に接続され、デコーダ３５の１０進数
７に対応する出力端子はデータ１５の第４ビットＤ４を
入力する排他的論理和ゲート４０の入力に接続されてい
る。デコーダ３５の１０進数９に対応する出力端子はデ
ータ１５の第３ビットＤ３を入力する排他的論理和ゲー
ト３９の入力に接続され、デコーダ３５の１０進数１０
に対応する出力端子はデータ１５の第２ビットＤ２を入
力する排他的論理和ゲート３８の入力に接続されてい
る。デコーダ３５の１０進数１１に対応する出力端子は
データ１５の第１ビットＤ１を入力する排他的論理和ゲ
ート３７の入力に接続され、デコーダ３５の１０進数１
２に対応する出力端子はデータ１５の第０ビットＤ０を
入力する排他的論理和ゲート３６の入力に接続されてい
る。
端子はデータ１５の第７ビットＤ７を入力する排他的論
理和ゲート４３の入力に接続され、デコーダ３５の１０
進数５に対応する出力端子はデータ１５の第６ビットＤ
６を入力する排他的論理和ゲート４２の入力に接続され
ている。デコーダ３５の１０進数６に対応する出力端子
はデータ１５の第５ビットＤ５を入力する排他的論理和
ゲート４１の入力に接続され、デコーダ３５の１０進数
７に対応する出力端子はデータ１５の第４ビットＤ４を
入力する排他的論理和ゲート４０の入力に接続されてい
る。デコーダ３５の１０進数９に対応する出力端子はデ
ータ１５の第３ビットＤ３を入力する排他的論理和ゲー
ト３９の入力に接続され、デコーダ３５の１０進数１０
に対応する出力端子はデータ１５の第２ビットＤ２を入
力する排他的論理和ゲート３８の入力に接続されてい
る。デコーダ３５の１０進数１１に対応する出力端子は
データ１５の第１ビットＤ１を入力する排他的論理和ゲ
ート３７の入力に接続され、デコーダ３５の１０進数１
２に対応する出力端子はデータ１５の第０ビットＤ０を
入力する排他的論理和ゲート３６の入力に接続されてい
る。
【００１６】排他的論理和ゲート３６〜４３の出力端子
は、エラーのないデータ１４の第０〜第７ビットを出力
するようになっている。
は、エラーのないデータ１４の第０〜第７ビットを出力
するようになっている。
【００１７】図４は、ＣＰＵ監視部９の一例を示す回路
図である。このＣＰＵ監視部９は、ＣＰＵからのメモリ
回路１のチップセレクト信号およびリード信号を入力し
てデータ読出し信号１８を出力するゲート４５と、エラ
ー検出信号１６をデータ入力端子に、ゲート４５からの
データ読出し信号１８をクロック入力端子に入力する遅
延型フリップフロップ（Ｄ−Ｆ／Ｆ）４６と、ＣＰＵか
らのメモリ回路１のリード信号，ＣＰＵの図示しないＲ
ＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）のチップセ
レクト信号および遅延型フリップフロップ４６の出力信
号を入力し、入力バッファ無効化信号１９を発生するゲ
ート４７と、入力バッファ無効化信号１９の立上りを検
出して遅延型フリップフロップ４６をクリアする立上り
検出回路４８と、ＣＰＵからの通常のデータ書込み信号
および入力バッファ無効化信号１９を入力してデータ書
込み信号１７を出力するゲート４９とから構成されてい
る。
図である。このＣＰＵ監視部９は、ＣＰＵからのメモリ
回路１のチップセレクト信号およびリード信号を入力し
てデータ読出し信号１８を出力するゲート４５と、エラ
ー検出信号１６をデータ入力端子に、ゲート４５からの
データ読出し信号１８をクロック入力端子に入力する遅
延型フリップフロップ（Ｄ−Ｆ／Ｆ）４６と、ＣＰＵか
らのメモリ回路１のリード信号，ＣＰＵの図示しないＲ
ＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）のチップセ
レクト信号および遅延型フリップフロップ４６の出力信
号を入力し、入力バッファ無効化信号１９を発生するゲ
ート４７と、入力バッファ無効化信号１９の立上りを検
出して遅延型フリップフロップ４６をクリアする立上り
検出回路４８と、ＣＰＵからの通常のデータ書込み信号
および入力バッファ無効化信号１９を入力してデータ書
込み信号１７を出力するゲート４９とから構成されてい
る。
【００１８】図５は、図４に示したＣＰＵ監視部９の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【００１９】次に、このように構成された本実施例のメ
モリデータ訂正装置の動作について説明する。
モリデータ訂正装置の動作について説明する。
【００２０】メモリ回路１へのデータ１１の書込み時に
は、ＣＰＵは、アドレス１０を入力バッファ２に入力
し、データ１１を入力バッファ３に入力して、ＣＰＵ各
種コントロール信号１２中のデータ書込み信号をイネー
ブルとする。すると、ＣＰＵ監視部９からデータ書込み
信号１７がメモリ回路１に与えられて、メモリ回路１に
おける入力バッファ２のアドレス１０が示す位置に入力
バッファ３のデータ１５が書き込まれる。
は、ＣＰＵは、アドレス１０を入力バッファ２に入力
し、データ１１を入力バッファ３に入力して、ＣＰＵ各
種コントロール信号１２中のデータ書込み信号をイネー
ブルとする。すると、ＣＰＵ監視部９からデータ書込み
信号１７がメモリ回路１に与えられて、メモリ回路１に
おける入力バッファ２のアドレス１０が示す位置に入力
バッファ３のデータ１５が書き込まれる。
【００２１】メモリ回路１にデータ１５が書き込まれる
際に、チェックコード発生部５によりデータ１５のエラ
ー検出／訂正用のチェックコード１３が発生され、メモ
リ回路１にデータ１５とともに書き込まれる。
際に、チェックコード発生部５によりデータ１５のエラ
ー検出／訂正用のチェックコード１３が発生され、メモ
リ回路１にデータ１５とともに書き込まれる。
【００２２】図２に例示したチェックコード発生部５で
は、排他的論理和ゲート２１がデータ１５の第１ビット
Ｄ１，第３ビットＤ３，第４ビットＤ４，第６ビットＤ
６および第７ビットＤ７の排他的論理和をとってチェッ
クコードＣ１を出力し、排他的論理和ゲート２２がデー
タ１５の第１ビットＤ１，第２ビットＤ２，第４ビット
Ｄ４，第５ビットＤ５および第７ビットＤ７の排他的論
理和をとってチェックコードＣ２を出力し、排他的論理
和ゲート２３がデータ１５の第０ビットＤ０，第４ビッ
トＤ４，第５ビットＤ５および第６ビットＤ６の排他的
論理和をとってチェックコードＣ３を出力し、排他的論
理和ゲート２４がデータ１５の第０ビットＤ０，第１ビ
ットＤ１，第２ビットＤ２および第３ビットＤ３の排他
的論理和をとってチェックコードＣ４を出力する。
は、排他的論理和ゲート２１がデータ１５の第１ビット
Ｄ１，第３ビットＤ３，第４ビットＤ４，第６ビットＤ
６および第７ビットＤ７の排他的論理和をとってチェッ
クコードＣ１を出力し、排他的論理和ゲート２２がデー
タ１５の第１ビットＤ１，第２ビットＤ２，第４ビット
Ｄ４，第５ビットＤ５および第７ビットＤ７の排他的論
理和をとってチェックコードＣ２を出力し、排他的論理
和ゲート２３がデータ１５の第０ビットＤ０，第４ビッ
トＤ４，第５ビットＤ５および第６ビットＤ６の排他的
論理和をとってチェックコードＣ３を出力し、排他的論
理和ゲート２４がデータ１５の第０ビットＤ０，第１ビ
ットＤ１，第２ビットＤ２および第３ビットＤ３の排他
的論理和をとってチェックコードＣ４を出力する。
【００２３】メモリ回路１からのデータ１５の読出し時
には、ＣＰＵは、アドレス１０を入力バッファ２に入力
して、ＣＰＵ各種コントロール信号１２中のデータ読出
し信号をイネーブルとする。すると、ＣＰＵ監視部９か
らデータ読出し信号１８がメモリ回路１に与えられて、
入力バッファ２のアドレス１０の位置からデータ１５が
読み出される。
には、ＣＰＵは、アドレス１０を入力バッファ２に入力
して、ＣＰＵ各種コントロール信号１２中のデータ読出
し信号をイネーブルとする。すると、ＣＰＵ監視部９か
らデータ読出し信号１８がメモリ回路１に与えられて、
入力バッファ２のアドレス１０の位置からデータ１５が
読み出される。
【００２４】メモリ回路１からデータ１５が読み出され
る際に、データ１５とともに記録されたチェックコード
１３もメモリ回路１から読み出される。エラーチェック
訂正回路６は、データ１５およびチェックコード１３を
入力してデータ１５のエラー検出を行い、エラー検出時
にはエラー訂正を行って、エラーのないデータ１４を出
力バッファ４に出力する。
る際に、データ１５とともに記録されたチェックコード
１３もメモリ回路１から読み出される。エラーチェック
訂正回路６は、データ１５およびチェックコード１３を
入力してデータ１５のエラー検出を行い、エラー検出時
にはエラー訂正を行って、エラーのないデータ１４を出
力バッファ４に出力する。
【００２５】図３に例示したエラーチェック訂正回路６
では、排他的論理和ゲート３１がデータ１５の第１ビッ
トＤ１，第３ビットＤ３，第４ビットＤ４，第６ビット
Ｄ６および第７ビットＤ７ならびにチェックコードＣ１
の排他的論理和をとった値Ｓ１を出力し、排他的論理和
ゲート３２がデータ１５の第１ビットＤ１，第２ビット
Ｄ２，第４ビットＤ４，第５ビットＤ５および第７ビッ
トＤ７ならびにチェックコードＣ２の排他的論理和をと
った値Ｓ２を出力し、排他的論理和ゲート３３がデータ
１５の第０ビットＤ０，第４ビットＤ４，第５ビットＤ
５および第６ビットＤ６ならびにチェックコードＣ３の
排他的論理和をとった値Ｓ３を出力し、排他的論理和ゲ
ート３４がデータ１５の第０ビットＤ０，第１ビットＤ
１，第２ビットＤ２および第３ビットＤ３ならびにチェ
ックコードＣ４の排他的論理和をとった値Ｓ４を出力す
る。エラーが発生していなければ、値Ｓ１〜Ｓ４はすべ
て０になるが、エラーが発生していれば、エラーが発生
したビットを入力する排他的論理和ゲートの出力する値
が１となる。例えば、第０ビットＤ０にエラーが発生し
ていた場合には、値Ｓ３およびＳ４が１となる。第１ビ
ットＤ１ないし第７ビットＤ７についても、対応する値
が１となることは同様である。
では、排他的論理和ゲート３１がデータ１５の第１ビッ
トＤ１，第３ビットＤ３，第４ビットＤ４，第６ビット
Ｄ６および第７ビットＤ７ならびにチェックコードＣ１
の排他的論理和をとった値Ｓ１を出力し、排他的論理和
ゲート３２がデータ１５の第１ビットＤ１，第２ビット
Ｄ２，第４ビットＤ４，第５ビットＤ５および第７ビッ
トＤ７ならびにチェックコードＣ２の排他的論理和をと
った値Ｓ２を出力し、排他的論理和ゲート３３がデータ
１５の第０ビットＤ０，第４ビットＤ４，第５ビットＤ
５および第６ビットＤ６ならびにチェックコードＣ３の
排他的論理和をとった値Ｓ３を出力し、排他的論理和ゲ
ート３４がデータ１５の第０ビットＤ０，第１ビットＤ
１，第２ビットＤ２および第３ビットＤ３ならびにチェ
ックコードＣ４の排他的論理和をとった値Ｓ４を出力す
る。エラーが発生していなければ、値Ｓ１〜Ｓ４はすべ
て０になるが、エラーが発生していれば、エラーが発生
したビットを入力する排他的論理和ゲートの出力する値
が１となる。例えば、第０ビットＤ０にエラーが発生し
ていた場合には、値Ｓ３およびＳ４が１となる。第１ビ
ットＤ１ないし第７ビットＤ７についても、対応する値
が１となることは同様である。
【００２６】デコーダ３５は、値Ｓ１をＬＳＢとし、値
Ｓ４をＭＳＢとする２進数Ｓ１〜Ｓ４をデコードした１
０進数に対応する出力端子を“Ｈ”レベルにする。エラ
ーが発生していない場合には、１０進数０に対応する出
力端子が“Ｈ”レベルになり、ノットゲート４４を介し
てエラー検出信号１６が出力されない。エラーが発生し
ていれば、１０進数０に対応する出力端子が“Ｌ”レベ
ルになり、ノットゲート４４を介してエラー検出信号１
６が出力されると同時に、１０進数３，５，６，７，
９，１０，１１または１２に対応する出力端子が“Ｈ”
レベルとなる。例えば、第０ビットＤ０にエラーが発生
していれば、値Ｓ３および値Ｓ４が１となり、デコーダ
３５のデコードした１０進数が１２となって、１０進数
１２に対応する出力端子が“Ｈ”レベルになり、排他的
論理和ゲート３６でエラーが発生している第０ビットＤ
０の値と排他的論理和がとられることによりエラーが発
生している第０ビットがエラー訂正される。第１ビット
Ｄ１ないし第７ビットＤ７についても同様である。これ
により、排他的論理和ゲート３６〜４３の出力端子から
エラーのないデータ１４の第０〜第７ビットが出力バッ
ファ４に出力される。
Ｓ４をＭＳＢとする２進数Ｓ１〜Ｓ４をデコードした１
０進数に対応する出力端子を“Ｈ”レベルにする。エラ
ーが発生していない場合には、１０進数０に対応する出
力端子が“Ｈ”レベルになり、ノットゲート４４を介し
てエラー検出信号１６が出力されない。エラーが発生し
ていれば、１０進数０に対応する出力端子が“Ｌ”レベ
ルになり、ノットゲート４４を介してエラー検出信号１
６が出力されると同時に、１０進数３，５，６，７，
９，１０，１１または１２に対応する出力端子が“Ｈ”
レベルとなる。例えば、第０ビットＤ０にエラーが発生
していれば、値Ｓ３および値Ｓ４が１となり、デコーダ
３５のデコードした１０進数が１２となって、１０進数
１２に対応する出力端子が“Ｈ”レベルになり、排他的
論理和ゲート３６でエラーが発生している第０ビットＤ
０の値と排他的論理和がとられることによりエラーが発
生している第０ビットがエラー訂正される。第１ビット
Ｄ１ないし第７ビットＤ７についても同様である。これ
により、排他的論理和ゲート３６〜４３の出力端子から
エラーのないデータ１４の第０〜第７ビットが出力バッ
ファ４に出力される。
【００２７】この後、ＣＰＵは、出力バッファ４を介し
てデータ１１を入力する。
てデータ１１を入力する。
【００２８】メモリ回路１からのデータ１５にエラーが
発生していた場合には、エラーチェック訂正回路６は、
エラー検出信号１６を出力し、このエラー検出信号１６
に応じてデータラッチ回路８がエラー訂正されたデータ
１４を一時記憶し、またアドレスラッチ回路７がエラー
訂正されたデータ１４のアドレスを一時記憶する。
発生していた場合には、エラーチェック訂正回路６は、
エラー検出信号１６を出力し、このエラー検出信号１６
に応じてデータラッチ回路８がエラー訂正されたデータ
１４を一時記憶し、またアドレスラッチ回路７がエラー
訂正されたデータ１４のアドレスを一時記憶する。
【００２９】一方、ＣＰＵ監視部９は、常にＣＰＵ各種
コントロール信号１２を入力してＣＰＵの動作状態を監
視しているとともに、エラーチェック訂正回路６からの
エラー検出信号１６を監視している。エラーチェック訂
正回路６からのエラー検出信号１６によりデータ１５に
エラーが発生したことを検出すると、ＣＰＵ監視部９
は、ＣＰＵからメモリ回路１に一定期間（メモリ回路１
にデータを書き込むのに必要な時間以上）アクセスがな
いことを検出し、メモリ回路１へのデータ書込み信号１
７を出力する。また、これと同時に、ＣＰＵ監視部９
は、入力バッファ２に入力バッファ無効化信号１９を出
力する。
コントロール信号１２を入力してＣＰＵの動作状態を監
視しているとともに、エラーチェック訂正回路６からの
エラー検出信号１６を監視している。エラーチェック訂
正回路６からのエラー検出信号１６によりデータ１５に
エラーが発生したことを検出すると、ＣＰＵ監視部９
は、ＣＰＵからメモリ回路１に一定期間（メモリ回路１
にデータを書き込むのに必要な時間以上）アクセスがな
いことを検出し、メモリ回路１へのデータ書込み信号１
７を出力する。また、これと同時に、ＣＰＵ監視部９
は、入力バッファ２に入力バッファ無効化信号１９を出
力する。
【００３０】図４に例示したＣＰＵ監視部９では、エラ
ーチェック訂正回路６からのエラー検出信号１６が入力
されてから、遅延型フリップフロップ４６で一定期間遅
延された後、ＣＰＵが最初にＲＯＭをアクセスするタイ
ミングでデータ書込み信号１７および入力バッファ無効
化信号１９が出力される（図５参照）。
ーチェック訂正回路６からのエラー検出信号１６が入力
されてから、遅延型フリップフロップ４６で一定期間遅
延された後、ＣＰＵが最初にＲＯＭをアクセスするタイ
ミングでデータ書込み信号１７および入力バッファ無効
化信号１９が出力される（図５参照）。
【００３１】入力バッファ無効化信号１９により入力バ
ッファ２および入力バッファ３が無効化されるため、デ
ータ書込み信号１７により、メモリ回路１におけるアド
レスラッチ回路７に一時記憶されているアドレスが示す
位置に、データラッチ回路８に一時記憶されていたデー
タ１４が上書きされる。
ッファ２および入力バッファ３が無効化されるため、デ
ータ書込み信号１７により、メモリ回路１におけるアド
レスラッチ回路７に一時記憶されているアドレスが示す
位置に、データラッチ回路８に一時記憶されていたデー
タ１４が上書きされる。
【００３２】なお、上記実施例では、図２ないし図４の
チェックコード発生部５，エラーチェック訂正回路６お
よびＣＰＵ監視部９を使用した場合を例にとって説明し
たが、チェックコード発生部５，エラーチェック訂正回
路６およびＣＰＵ監視部９が図２ないし図４に示した回
路に限定されるものでないことはいうまでもない。
チェックコード発生部５，エラーチェック訂正回路６お
よびＣＰＵ監視部９を使用した場合を例にとって説明し
たが、チェックコード発生部５，エラーチェック訂正回
路６およびＣＰＵ監視部９が図２ないし図４に示した回
路に限定されるものでないことはいうまでもない。
【００３３】
【発明の効果】以上説明したように本発明は、データの
エラー検出に応答してエラーが発生したアドレスを一時
記憶するアドレスラッチ回路と、エラー訂正されたデー
タを一時記憶するデータラッチ回路とを設け、ＣＰＵが
メモリ回路にアクセスしない空き時間を利用して自動的
にエラー訂正を行うようにしたことにより、ＣＰＵにエ
ラー訂正のためにデータを再度書き込ませる等の処理を
行わせなくてよく、ＣＰＵの空き時間を消費することな
くエラー検出およびエラー訂正を行うことができるとい
う効果がある。
エラー検出に応答してエラーが発生したアドレスを一時
記憶するアドレスラッチ回路と、エラー訂正されたデー
タを一時記憶するデータラッチ回路とを設け、ＣＰＵが
メモリ回路にアクセスしない空き時間を利用して自動的
にエラー訂正を行うようにしたことにより、ＣＰＵにエ
ラー訂正のためにデータを再度書き込ませる等の処理を
行わせなくてよく、ＣＰＵの空き時間を消費することな
くエラー検出およびエラー訂正を行うことができるとい
う効果がある。
【００３４】また、大容量のメモリ回路を使用し、エラ
ー発生が増加した場合でも、メモリデータの転送レート
を低下させたり、ＣＰＵの処理能力を低下させたりする
ことがないという効果がある。
ー発生が増加した場合でも、メモリデータの転送レート
を低下させたり、ＣＰＵの処理能力を低下させたりする
ことがないという効果がある。
【図１】本発明の一実施例に係るメモリデータ訂正装置
の構成を示す回路ブロック図である。
の構成を示す回路ブロック図である。
【図２】図１中のチェックコード発生部の８ビットのデ
ータから４ビットのチェックコードを生成する場合の一
例を示す回路図である。
ータから４ビットのチェックコードを生成する場合の一
例を示す回路図である。
【図３】図１中のエラーチェック訂正回路の８ビットの
データおよび４ビットのチェックコードから１ビットの
エラー訂正を行う場合の一例を示す回路図である。
データおよび４ビットのチェックコードから１ビットの
エラー訂正を行う場合の一例を示す回路図である。
【図４】図１中のＣＰＵ監視部の一例を示す回路図であ
る。
る。
【図５】図４中のＣＰＵ監視部の動作を示すタイミング
チャートである。
チャートである。
１ メモリ回路 ２ 入力バッファ ３ 入力バッファ ４ 出力バッファ ５ チェックコード発生部 ６ エラーチェック訂正回路 ７ アドレスラッチ回路 ８ データラッチ回路 ９ ＣＰＵ監視部 １０ アドレス １１ データ １２ ＣＰＵ各種コントロール信号 １３ チェックコード １４ データ １５ データ １６ エラー検出信号 １７ データ書込み信号 １８ データ読出し信号 １９ 入力バッファ無効化信号 ２１〜２４ 排他的論理和ゲート ３１〜３４ 排他的論理和ゲート ３５ デコーダ ３６〜４３ 排他的論理和ゲート ４４ ノットゲート ４５ ゲート ４６ 遅延型フリップフロップ ４７ ゲート ４８ 立上り検出回路 ４９ ゲート
Claims (4)
- 【請求項１】 メモリ回路のデータのエラー検出機能お
よびエラー訂正機能を有するメモリデータ訂正装置にお
いて、 前記メモリ回路のデータの読出し時に当該データのエラ
ー検出に応答してエラーが発生したアドレスを一時記憶
するアドレスラッチ回路と、エラー訂正されたデータを
一時記憶するデータラッチ回路とを設け、ＣＰＵが前記
メモリ回路をアクセスしない空き時間に前記アドレスラ
ッチ回路に一時記憶されたアドレスで前記データラッチ
回路に一時記憶されたデータを前記メモリ回路に自動的
に再書込みするようにしたことを特徴とするメモリデー
タ訂正装置。 - 【請求項２】 メモリ回路へのデータの書込み時に該デ
ータから該データとともにメモリ回路に書き込まれるチ
ェックコードを生成するチェックコード発生部と、 前記メモリ回路からのデータの読出し時に該データおよ
び該データとともに読み出されたチェックコードを入力
して該データのエラー検出およびエラー訂正を行うエラ
ーチェック訂正回路と、 このエラーチェック訂正回路でエラーが検出されたとき
に該データのアドレスを一時記憶するアドレスラッチ回
路と、 前記エラーチェック訂正回路でエラーが検出されたとき
に該データを一時記憶するデータラッチ回路と、 ＣＰＵの前記メモリ回路へのアクセスを監視し、アクセ
スがないときに前記アドレスラッチ回路に一時記憶され
ているアドレスで前記データラッチ回路に一時記憶され
ているデータを前記メモリ回路に書き込ませるＣＰＵ監
視部とを有することを特徴とするメモリデータ訂正装
置。 - 【請求項３】 前記チェックコード発生部が８ビットの
データから４ビットのチェックコードを生成し、前記エ
ラーチェック訂正回路が前記メモリ回路から読み出され
たデータおよびチェックコードに基づいてエラー検出お
よびエラー訂正を行う請求項２記載のメモリデータ訂正
装置。 - 【請求項４】 前記ＣＰＵ監視部９が、前記エラーチェ
ック訂正回路がエラーを検出した後にＣＰＵが最初にＲ
ＯＭをアクセスしたときに前記アドレスラッチ回路に一
時記憶されているアドレスで前記データラッチ回路に一
時記憶されているデータを前記メモリ回路に書き込ませ
る請求項２記載のメモリデータ訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290679A JPH08129510A (ja) | 1994-10-31 | 1994-10-31 | メモリデータ訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290679A JPH08129510A (ja) | 1994-10-31 | 1994-10-31 | メモリデータ訂正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08129510A true JPH08129510A (ja) | 1996-05-21 |
Family
ID=17759096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6290679A Pending JPH08129510A (ja) | 1994-10-31 | 1994-10-31 | メモリデータ訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08129510A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010224967A (ja) * | 2009-03-24 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体装置及び電子機器 |
| US8504897B2 (en) | 2007-06-21 | 2013-08-06 | Megachips Corporation | Memory controller |
| JP2013250594A (ja) * | 2012-05-30 | 2013-12-12 | Renesas Electronics Corp | 自己修復メモリ回路およびその修復方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129600A (ja) * | 1986-11-19 | 1988-06-01 | Nec Corp | 誤り検出・訂正回路付半導体記憶装置 |
| JPH01140359A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 主記憶装置 |
| JPH05158809A (ja) * | 1991-12-06 | 1993-06-25 | Fujitsu Ltd | メモリエラー自動修正ライト方式 |
-
1994
- 1994-10-31 JP JP6290679A patent/JPH08129510A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129600A (ja) * | 1986-11-19 | 1988-06-01 | Nec Corp | 誤り検出・訂正回路付半導体記憶装置 |
| JPH01140359A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 主記憶装置 |
| JPH05158809A (ja) * | 1991-12-06 | 1993-06-25 | Fujitsu Ltd | メモリエラー自動修正ライト方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8504897B2 (en) | 2007-06-21 | 2013-08-06 | Megachips Corporation | Memory controller |
| JP2010224967A (ja) * | 2009-03-24 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体装置及び電子機器 |
| JP2013250594A (ja) * | 2012-05-30 | 2013-12-12 | Renesas Electronics Corp | 自己修復メモリ回路およびその修復方法 |
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