JPH08129510A - メモリデータ訂正装置 - Google Patents
メモリデータ訂正装置Info
- Publication number
- JPH08129510A JPH08129510A JP6290679A JP29067994A JPH08129510A JP H08129510 A JPH08129510 A JP H08129510A JP 6290679 A JP6290679 A JP 6290679A JP 29067994 A JP29067994 A JP 29067994A JP H08129510 A JPH08129510 A JP H08129510A
- Authority
- JP
- Japan
- Prior art keywords
- data
- error
- circuit
- memory
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 CPUがメモリ回路をアクセスしない時間を
利用して自動的にエラー訂正を行う。 【構成】 チェックコード発生部5はメモリ回路1への
データ書込み時にデータからデータとともにメモリ回路
1に書き込まれるチェックコードを生成し、エラーチェ
ック訂正回路6はメモリ回路1からのデータ読出し時に
データおよびデータとともに読み出されたチェックコー
ドを入力してデータのエラー検出およびエラー訂正を行
う。エラーチェック訂正回路6でエラーが検出されたと
きに、アドレスラッチ回路7はデータアドレスを一時記
憶し、データラッチ回路8はデータを一時記憶する。C
PU監視部9はCPUのメモリ回路1へのアクセスを監
視し、アクセスがないときにアドレスラッチ回路7のア
ドレスでデータラッチ回路8のデータをメモリ回路1に
書き込ませる。
利用して自動的にエラー訂正を行う。 【構成】 チェックコード発生部5はメモリ回路1への
データ書込み時にデータからデータとともにメモリ回路
1に書き込まれるチェックコードを生成し、エラーチェ
ック訂正回路6はメモリ回路1からのデータ読出し時に
データおよびデータとともに読み出されたチェックコー
ドを入力してデータのエラー検出およびエラー訂正を行
う。エラーチェック訂正回路6でエラーが検出されたと
きに、アドレスラッチ回路7はデータアドレスを一時記
憶し、データラッチ回路8はデータを一時記憶する。C
PU監視部9はCPUのメモリ回路1へのアクセスを監
視し、アクセスがないときにアドレスラッチ回路7のア
ドレスでデータラッチ回路8のデータをメモリ回路1に
書き込ませる。
Description
【0001】
【産業上の利用分野】本発明はメモリデータ訂正装置に
関し、特に情報処理装置,メモリデータレコーダ等の大
容量のメモリ回路を使用する機器におけるメモリデータ
訂正装置に関する。
関し、特に情報処理装置,メモリデータレコーダ等の大
容量のメモリ回路を使用する機器におけるメモリデータ
訂正装置に関する。
【0002】
【従来の技術】従来、この種のメモリデータ訂正装置で
は、エラーチェック訂正回路を有し、マイクロプロセッ
サ等のCPU(Central Processing
Unit)が空き時間にメモリ回路のデータを順次読
み出し、読み出されたデータをメモリ回路の同じアドレ
スに再度書き込む方式をとっていた。これにより、CP
Uが読み出したデータにエラーが発生していても、エラ
ーチェック訂正回路により正規なデータに訂正され、訂
正されたデータがメモリ回路に再度記録されることにな
っていた。
は、エラーチェック訂正回路を有し、マイクロプロセッ
サ等のCPU(Central Processing
Unit)が空き時間にメモリ回路のデータを順次読
み出し、読み出されたデータをメモリ回路の同じアドレ
スに再度書き込む方式をとっていた。これにより、CP
Uが読み出したデータにエラーが発生していても、エラ
ーチェック訂正回路により正規なデータに訂正され、訂
正されたデータがメモリ回路に再度記録されることにな
っていた。
【0003】また、CPUがデータを読み出したときに
エラーチェック訂正回路においてエラーが検出される
と、エラーの発生したアドレスをラッチしておき、CP
Uの空き時間にラッチされているエラーの発生したアド
レスに対応したメモリデータの読出しおよび書込みを行
い、エラー訂正のレートを少なくし、メモリデータの転
送レートを低下させない方式もあった(特開昭63−7
0357号公報参照)。
エラーチェック訂正回路においてエラーが検出される
と、エラーの発生したアドレスをラッチしておき、CP
Uの空き時間にラッチされているエラーの発生したアド
レスに対応したメモリデータの読出しおよび書込みを行
い、エラー訂正のレートを少なくし、メモリデータの転
送レートを低下させない方式もあった(特開昭63−7
0357号公報参照)。
【0004】
【発明が解決しようとする課題】上述した従来のメモリ
データ訂正装置では、エラー訂正にCPUが介在し、C
PUの空き時間を利用していたので、CPUの処理が多
くなり、CPUの空き時間が少なくなるという問題点が
あった。
データ訂正装置では、エラー訂正にCPUが介在し、C
PUの空き時間を利用していたので、CPUの処理が多
くなり、CPUの空き時間が少なくなるという問題点が
あった。
【0005】また、大容量のメモリ回路を使用し、エラ
ー発生が増加した場合には、メモリデータの転送レート
の低下およびCPUの処理能力の低下が生じるという問
題点があった。
ー発生が増加した場合には、メモリデータの転送レート
の低下およびCPUの処理能力の低下が生じるという問
題点があった。
【0006】本発明の目的は、上述の点に鑑み、CPU
がメモリ回路にアクセスしない時間を利用して自動的に
エラー訂正を行うようにしたメモリデータ訂正装置を提
供することにある。
がメモリ回路にアクセスしない時間を利用して自動的に
エラー訂正を行うようにしたメモリデータ訂正装置を提
供することにある。
【0007】
【課題を解決するための手段】本発明のメモリデータ訂
正装置は、メモリ回路のデータのエラー検出機能および
エラー訂正機能を有するメモリデータ訂正装置におい
て、前記メモリ回路のデータの読出し時に当該データの
エラー検出に応答してエラーが発生したアドレスを一時
記憶するアドレスラッチ回路と、エラー訂正されたデー
タを一時記憶するデータラッチ回路とを設け、CPUが
前記メモリ回路をアクセスしない空き時間に前記アドレ
スラッチ回路に一時記憶されたアドレスで前記データラ
ッチ回路に一時記憶されたデータを前記メモリ回路に自
動的に再書込みするようにしたことを特徴とする。
正装置は、メモリ回路のデータのエラー検出機能および
エラー訂正機能を有するメモリデータ訂正装置におい
て、前記メモリ回路のデータの読出し時に当該データの
エラー検出に応答してエラーが発生したアドレスを一時
記憶するアドレスラッチ回路と、エラー訂正されたデー
タを一時記憶するデータラッチ回路とを設け、CPUが
前記メモリ回路をアクセスしない空き時間に前記アドレ
スラッチ回路に一時記憶されたアドレスで前記データラ
ッチ回路に一時記憶されたデータを前記メモリ回路に自
動的に再書込みするようにしたことを特徴とする。
【0008】また、本発明のメモリデータ訂正装置は、
メモリ回路へのデータの書込み時に該データから該デー
タとともにメモリ回路に書き込まれるチェックコードを
生成するチェックコード発生部と、前記メモリ回路から
のデータの読出し時に該データおよび該データとともに
読み出されたチェックコードを入力して該データのエラ
ー検出およびエラー訂正を行うエラーチェック訂正回路
と、このエラーチェック訂正回路でエラーが検出された
ときに該データのアドレスを一時記憶するアドレスラッ
チ回路と、前記エラーチェック訂正回路でエラーが検出
されたときに該データを一時記憶するデータラッチ回路
と、CPUの前記メモリ回路へのアクセスを監視し、ア
クセスがないときに前記アドレスラッチ回路に一時記憶
されているアドレスで前記データラッチ回路に一時記憶
されているデータを前記メモリ回路に書き込ませるCP
U監視部とを有することを特徴とする。
メモリ回路へのデータの書込み時に該データから該デー
タとともにメモリ回路に書き込まれるチェックコードを
生成するチェックコード発生部と、前記メモリ回路から
のデータの読出し時に該データおよび該データとともに
読み出されたチェックコードを入力して該データのエラ
ー検出およびエラー訂正を行うエラーチェック訂正回路
と、このエラーチェック訂正回路でエラーが検出された
ときに該データのアドレスを一時記憶するアドレスラッ
チ回路と、前記エラーチェック訂正回路でエラーが検出
されたときに該データを一時記憶するデータラッチ回路
と、CPUの前記メモリ回路へのアクセスを監視し、ア
クセスがないときに前記アドレスラッチ回路に一時記憶
されているアドレスで前記データラッチ回路に一時記憶
されているデータを前記メモリ回路に書き込ませるCP
U監視部とを有することを特徴とする。
【0009】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【0010】図1は、本発明の一実施例に係るメモリデ
ータ訂正装置の構成を示す回路ブロック図である。本実
施例のメモリデータ訂正装置は、RAM(Random
Access Memory)でなるメモリ回路1
と、アドレス10用の入力バッファ2と、データ11用
の入力バッファ3と、データ14用の出力バッファ4
と、データ15からチェックコード13を生成するチェ
ックコード発生部5と、データ15およびチェックコー
ド13を入力してエラー検出およびエラー訂正を行いデ
ータ14およびエラー検出信号16を出力するエラーチ
ェック訂正回路6と、エラー検出信号16に応じてアド
レスを一時記憶するアドレスラッチ回路7と、エラー検
出信号16に応じてデータ14を一時記憶するデータラ
ッチ回路8と、CPU各種コントロール信号12および
エラー検出信号16を入力しデータ書込み信号17,デ
ータ読出し信号18および入力バッファ無効化信号19
を出力するCPU監視部9とから構成されている。
ータ訂正装置の構成を示す回路ブロック図である。本実
施例のメモリデータ訂正装置は、RAM(Random
Access Memory)でなるメモリ回路1
と、アドレス10用の入力バッファ2と、データ11用
の入力バッファ3と、データ14用の出力バッファ4
と、データ15からチェックコード13を生成するチェ
ックコード発生部5と、データ15およびチェックコー
ド13を入力してエラー検出およびエラー訂正を行いデ
ータ14およびエラー検出信号16を出力するエラーチ
ェック訂正回路6と、エラー検出信号16に応じてアド
レスを一時記憶するアドレスラッチ回路7と、エラー検
出信号16に応じてデータ14を一時記憶するデータラ
ッチ回路8と、CPU各種コントロール信号12および
エラー検出信号16を入力しデータ書込み信号17,デ
ータ読出し信号18および入力バッファ無効化信号19
を出力するCPU監視部9とから構成されている。
【0011】図2は、8ビットのデータ15から4ビッ
トのエラーチェックコード13を生成する場合のチェッ
クコード発生部5の一例を示す回路図である。このチェ
ックコード発生部5は、4つの排他的論理和ゲート21
〜24で構成されている。排他的論理和ゲート21は、
データ15の第1ビットD1,第3ビットD3,第4ビ
ットD4,第6ビットD6および第7ビットD7を入力
し、排他的論理和をとったチェックコードC1を出力す
る。排他的論理和ゲート22は、データ15の第1ビッ
トD1,第2ビットD2,第4ビットD4,第5ビット
D5および第7ビットD7を入力し、排他的論理和をと
ったチェックコードC2を出力する。排他的論理和ゲー
ト23は、データ15の第0ビットD0,第4ビットD
4,第5ビットD5および第6ビットD6を入力し、排
他的論理和をとったチェックコードC3を出力する。排
他的論理和ゲート24は、データ15の第0ビットD
0,第1ビットD1,第2ビットD2および第3ビット
D3を入力し、排他的論理和をとったチェックコードC
4を出力する。
トのエラーチェックコード13を生成する場合のチェッ
クコード発生部5の一例を示す回路図である。このチェ
ックコード発生部5は、4つの排他的論理和ゲート21
〜24で構成されている。排他的論理和ゲート21は、
データ15の第1ビットD1,第3ビットD3,第4ビ
ットD4,第6ビットD6および第7ビットD7を入力
し、排他的論理和をとったチェックコードC1を出力す
る。排他的論理和ゲート22は、データ15の第1ビッ
トD1,第2ビットD2,第4ビットD4,第5ビット
D5および第7ビットD7を入力し、排他的論理和をと
ったチェックコードC2を出力する。排他的論理和ゲー
ト23は、データ15の第0ビットD0,第4ビットD
4,第5ビットD5および第6ビットD6を入力し、排
他的論理和をとったチェックコードC3を出力する。排
他的論理和ゲート24は、データ15の第0ビットD
0,第1ビットD1,第2ビットD2および第3ビット
D3を入力し、排他的論理和をとったチェックコードC
4を出力する。
【0012】図3は、8ビットのデータ15および4ビ
ットのエラーチェックコード13を入力し、1ビットの
エラー訂正を行う場合のエラーチェック訂正回路6の一
例を示す回路図である。このエラーチェック訂正回路6
は、4つの排他的論理和ゲート31〜34と、デコーダ
35と、8つの排他的論理和ゲート36〜43と、ノッ
トゲート44とから構成されている。
ットのエラーチェックコード13を入力し、1ビットの
エラー訂正を行う場合のエラーチェック訂正回路6の一
例を示す回路図である。このエラーチェック訂正回路6
は、4つの排他的論理和ゲート31〜34と、デコーダ
35と、8つの排他的論理和ゲート36〜43と、ノッ
トゲート44とから構成されている。
【0013】排他的論理和ゲート31は、データ15の
第1ビットD1,第3ビットD3,第4ビットD4,第
6ビットD6および第7ビットD7ならびにチェックコ
ードC1を入力し、排他的論理和をとった値S1を出力
する。排他的論理和ゲート32は、データ15の第1ビ
ットD1,第2ビットD2,第4ビットD4,第5ビッ
トD5および第7ビットD7ならびにチェックコードC
2を入力し、排他的論理和をとった値S2を出力する。
排他的論理和ゲート33は、データ15の第0ビットD
0,第4ビットD4,第5ビットD5および第6ビット
D6ならびにチェックコードC3を入力し、排他的論理
和をとった値S3を出力する。排他的論理和ゲート34
は、データ15の第0ビットD0,第1ビットD1,第
2ビットD2および第3ビットD3ならびにチェックコ
ードC4を入力し、排他的論理和をとった値S4を出力
する。
第1ビットD1,第3ビットD3,第4ビットD4,第
6ビットD6および第7ビットD7ならびにチェックコ
ードC1を入力し、排他的論理和をとった値S1を出力
する。排他的論理和ゲート32は、データ15の第1ビ
ットD1,第2ビットD2,第4ビットD4,第5ビッ
トD5および第7ビットD7ならびにチェックコードC
2を入力し、排他的論理和をとった値S2を出力する。
排他的論理和ゲート33は、データ15の第0ビットD
0,第4ビットD4,第5ビットD5および第6ビット
D6ならびにチェックコードC3を入力し、排他的論理
和をとった値S3を出力する。排他的論理和ゲート34
は、データ15の第0ビットD0,第1ビットD1,第
2ビットD2および第3ビットD3ならびにチェックコ
ードC4を入力し、排他的論理和をとった値S4を出力
する。
【0014】デコーダ35は、値S1をLSB(Lea
st Significant Bit)とし、値S4
をMSB(Most Significant Bi
t)とした2進数S1〜S4をデコードした10進数に
対応する出力端子を“H”レベルにする。また、デコー
ダ35は、エラーが検出されないときに10進数0に対
応する出力端子を“H”レベルにし、エラーが検出され
たときに値0に対応する出力端子を“L”レベルにして
ノットゲート44からエラー検出信号16を出力する。
st Significant Bit)とし、値S4
をMSB(Most Significant Bi
t)とした2進数S1〜S4をデコードした10進数に
対応する出力端子を“H”レベルにする。また、デコー
ダ35は、エラーが検出されないときに10進数0に対
応する出力端子を“H”レベルにし、エラーが検出され
たときに値0に対応する出力端子を“L”レベルにして
ノットゲート44からエラー検出信号16を出力する。
【0015】デコーダ35の10進数3に対応する出力
端子はデータ15の第7ビットD7を入力する排他的論
理和ゲート43の入力に接続され、デコーダ35の10
進数5に対応する出力端子はデータ15の第6ビットD
6を入力する排他的論理和ゲート42の入力に接続され
ている。デコーダ35の10進数6に対応する出力端子
はデータ15の第5ビットD5を入力する排他的論理和
ゲート41の入力に接続され、デコーダ35の10進数
7に対応する出力端子はデータ15の第4ビットD4を
入力する排他的論理和ゲート40の入力に接続されてい
る。デコーダ35の10進数9に対応する出力端子はデ
ータ15の第3ビットD3を入力する排他的論理和ゲー
ト39の入力に接続され、デコーダ35の10進数10
に対応する出力端子はデータ15の第2ビットD2を入
力する排他的論理和ゲート38の入力に接続されてい
る。デコーダ35の10進数11に対応する出力端子は
データ15の第1ビットD1を入力する排他的論理和ゲ
ート37の入力に接続され、デコーダ35の10進数1
2に対応する出力端子はデータ15の第0ビットD0を
入力する排他的論理和ゲート36の入力に接続されてい
る。
端子はデータ15の第7ビットD7を入力する排他的論
理和ゲート43の入力に接続され、デコーダ35の10
進数5に対応する出力端子はデータ15の第6ビットD
6を入力する排他的論理和ゲート42の入力に接続され
ている。デコーダ35の10進数6に対応する出力端子
はデータ15の第5ビットD5を入力する排他的論理和
ゲート41の入力に接続され、デコーダ35の10進数
7に対応する出力端子はデータ15の第4ビットD4を
入力する排他的論理和ゲート40の入力に接続されてい
る。デコーダ35の10進数9に対応する出力端子はデ
ータ15の第3ビットD3を入力する排他的論理和ゲー
ト39の入力に接続され、デコーダ35の10進数10
に対応する出力端子はデータ15の第2ビットD2を入
力する排他的論理和ゲート38の入力に接続されてい
る。デコーダ35の10進数11に対応する出力端子は
データ15の第1ビットD1を入力する排他的論理和ゲ
ート37の入力に接続され、デコーダ35の10進数1
2に対応する出力端子はデータ15の第0ビットD0を
入力する排他的論理和ゲート36の入力に接続されてい
る。
【0016】排他的論理和ゲート36〜43の出力端子
は、エラーのないデータ14の第0〜第7ビットを出力
するようになっている。
は、エラーのないデータ14の第0〜第7ビットを出力
するようになっている。
【0017】図4は、CPU監視部9の一例を示す回路
図である。このCPU監視部9は、CPUからのメモリ
回路1のチップセレクト信号およびリード信号を入力し
てデータ読出し信号18を出力するゲート45と、エラ
ー検出信号16をデータ入力端子に、ゲート45からの
データ読出し信号18をクロック入力端子に入力する遅
延型フリップフロップ(D−F/F)46と、CPUか
らのメモリ回路1のリード信号,CPUの図示しないR
OM(Read Only Memory)のチップセ
レクト信号および遅延型フリップフロップ46の出力信
号を入力し、入力バッファ無効化信号19を発生するゲ
ート47と、入力バッファ無効化信号19の立上りを検
出して遅延型フリップフロップ46をクリアする立上り
検出回路48と、CPUからの通常のデータ書込み信号
および入力バッファ無効化信号19を入力してデータ書
込み信号17を出力するゲート49とから構成されてい
る。
図である。このCPU監視部9は、CPUからのメモリ
回路1のチップセレクト信号およびリード信号を入力し
てデータ読出し信号18を出力するゲート45と、エラ
ー検出信号16をデータ入力端子に、ゲート45からの
データ読出し信号18をクロック入力端子に入力する遅
延型フリップフロップ(D−F/F)46と、CPUか
らのメモリ回路1のリード信号,CPUの図示しないR
OM(Read Only Memory)のチップセ
レクト信号および遅延型フリップフロップ46の出力信
号を入力し、入力バッファ無効化信号19を発生するゲ
ート47と、入力バッファ無効化信号19の立上りを検
出して遅延型フリップフロップ46をクリアする立上り
検出回路48と、CPUからの通常のデータ書込み信号
および入力バッファ無効化信号19を入力してデータ書
込み信号17を出力するゲート49とから構成されてい
る。
【0018】図5は、図4に示したCPU監視部9の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【0019】次に、このように構成された本実施例のメ
モリデータ訂正装置の動作について説明する。
モリデータ訂正装置の動作について説明する。
【0020】メモリ回路1へのデータ11の書込み時に
は、CPUは、アドレス10を入力バッファ2に入力
し、データ11を入力バッファ3に入力して、CPU各
種コントロール信号12中のデータ書込み信号をイネー
ブルとする。すると、CPU監視部9からデータ書込み
信号17がメモリ回路1に与えられて、メモリ回路1に
おける入力バッファ2のアドレス10が示す位置に入力
バッファ3のデータ15が書き込まれる。
は、CPUは、アドレス10を入力バッファ2に入力
し、データ11を入力バッファ3に入力して、CPU各
種コントロール信号12中のデータ書込み信号をイネー
ブルとする。すると、CPU監視部9からデータ書込み
信号17がメモリ回路1に与えられて、メモリ回路1に
おける入力バッファ2のアドレス10が示す位置に入力
バッファ3のデータ15が書き込まれる。
【0021】メモリ回路1にデータ15が書き込まれる
際に、チェックコード発生部5によりデータ15のエラ
ー検出/訂正用のチェックコード13が発生され、メモ
リ回路1にデータ15とともに書き込まれる。
際に、チェックコード発生部5によりデータ15のエラ
ー検出/訂正用のチェックコード13が発生され、メモ
リ回路1にデータ15とともに書き込まれる。
【0022】図2に例示したチェックコード発生部5で
は、排他的論理和ゲート21がデータ15の第1ビット
D1,第3ビットD3,第4ビットD4,第6ビットD
6および第7ビットD7の排他的論理和をとってチェッ
クコードC1を出力し、排他的論理和ゲート22がデー
タ15の第1ビットD1,第2ビットD2,第4ビット
D4,第5ビットD5および第7ビットD7の排他的論
理和をとってチェックコードC2を出力し、排他的論理
和ゲート23がデータ15の第0ビットD0,第4ビッ
トD4,第5ビットD5および第6ビットD6の排他的
論理和をとってチェックコードC3を出力し、排他的論
理和ゲート24がデータ15の第0ビットD0,第1ビ
ットD1,第2ビットD2および第3ビットD3の排他
的論理和をとってチェックコードC4を出力する。
は、排他的論理和ゲート21がデータ15の第1ビット
D1,第3ビットD3,第4ビットD4,第6ビットD
6および第7ビットD7の排他的論理和をとってチェッ
クコードC1を出力し、排他的論理和ゲート22がデー
タ15の第1ビットD1,第2ビットD2,第4ビット
D4,第5ビットD5および第7ビットD7の排他的論
理和をとってチェックコードC2を出力し、排他的論理
和ゲート23がデータ15の第0ビットD0,第4ビッ
トD4,第5ビットD5および第6ビットD6の排他的
論理和をとってチェックコードC3を出力し、排他的論
理和ゲート24がデータ15の第0ビットD0,第1ビ
ットD1,第2ビットD2および第3ビットD3の排他
的論理和をとってチェックコードC4を出力する。
【0023】メモリ回路1からのデータ15の読出し時
には、CPUは、アドレス10を入力バッファ2に入力
して、CPU各種コントロール信号12中のデータ読出
し信号をイネーブルとする。すると、CPU監視部9か
らデータ読出し信号18がメモリ回路1に与えられて、
入力バッファ2のアドレス10の位置からデータ15が
読み出される。
には、CPUは、アドレス10を入力バッファ2に入力
して、CPU各種コントロール信号12中のデータ読出
し信号をイネーブルとする。すると、CPU監視部9か
らデータ読出し信号18がメモリ回路1に与えられて、
入力バッファ2のアドレス10の位置からデータ15が
読み出される。
【0024】メモリ回路1からデータ15が読み出され
る際に、データ15とともに記録されたチェックコード
13もメモリ回路1から読み出される。エラーチェック
訂正回路6は、データ15およびチェックコード13を
入力してデータ15のエラー検出を行い、エラー検出時
にはエラー訂正を行って、エラーのないデータ14を出
力バッファ4に出力する。
る際に、データ15とともに記録されたチェックコード
13もメモリ回路1から読み出される。エラーチェック
訂正回路6は、データ15およびチェックコード13を
入力してデータ15のエラー検出を行い、エラー検出時
にはエラー訂正を行って、エラーのないデータ14を出
力バッファ4に出力する。
【0025】図3に例示したエラーチェック訂正回路6
では、排他的論理和ゲート31がデータ15の第1ビッ
トD1,第3ビットD3,第4ビットD4,第6ビット
D6および第7ビットD7ならびにチェックコードC1
の排他的論理和をとった値S1を出力し、排他的論理和
ゲート32がデータ15の第1ビットD1,第2ビット
D2,第4ビットD4,第5ビットD5および第7ビッ
トD7ならびにチェックコードC2の排他的論理和をと
った値S2を出力し、排他的論理和ゲート33がデータ
15の第0ビットD0,第4ビットD4,第5ビットD
5および第6ビットD6ならびにチェックコードC3の
排他的論理和をとった値S3を出力し、排他的論理和ゲ
ート34がデータ15の第0ビットD0,第1ビットD
1,第2ビットD2および第3ビットD3ならびにチェ
ックコードC4の排他的論理和をとった値S4を出力す
る。エラーが発生していなければ、値S1〜S4はすべ
て0になるが、エラーが発生していれば、エラーが発生
したビットを入力する排他的論理和ゲートの出力する値
が1となる。例えば、第0ビットD0にエラーが発生し
ていた場合には、値S3およびS4が1となる。第1ビ
ットD1ないし第7ビットD7についても、対応する値
が1となることは同様である。
では、排他的論理和ゲート31がデータ15の第1ビッ
トD1,第3ビットD3,第4ビットD4,第6ビット
D6および第7ビットD7ならびにチェックコードC1
の排他的論理和をとった値S1を出力し、排他的論理和
ゲート32がデータ15の第1ビットD1,第2ビット
D2,第4ビットD4,第5ビットD5および第7ビッ
トD7ならびにチェックコードC2の排他的論理和をと
った値S2を出力し、排他的論理和ゲート33がデータ
15の第0ビットD0,第4ビットD4,第5ビットD
5および第6ビットD6ならびにチェックコードC3の
排他的論理和をとった値S3を出力し、排他的論理和ゲ
ート34がデータ15の第0ビットD0,第1ビットD
1,第2ビットD2および第3ビットD3ならびにチェ
ックコードC4の排他的論理和をとった値S4を出力す
る。エラーが発生していなければ、値S1〜S4はすべ
て0になるが、エラーが発生していれば、エラーが発生
したビットを入力する排他的論理和ゲートの出力する値
が1となる。例えば、第0ビットD0にエラーが発生し
ていた場合には、値S3およびS4が1となる。第1ビ
ットD1ないし第7ビットD7についても、対応する値
が1となることは同様である。
【0026】デコーダ35は、値S1をLSBとし、値
S4をMSBとする2進数S1〜S4をデコードした1
0進数に対応する出力端子を“H”レベルにする。エラ
ーが発生していない場合には、10進数0に対応する出
力端子が“H”レベルになり、ノットゲート44を介し
てエラー検出信号16が出力されない。エラーが発生し
ていれば、10進数0に対応する出力端子が“L”レベ
ルになり、ノットゲート44を介してエラー検出信号1
6が出力されると同時に、10進数3,5,6,7,
9,10,11または12に対応する出力端子が“H”
レベルとなる。例えば、第0ビットD0にエラーが発生
していれば、値S3および値S4が1となり、デコーダ
35のデコードした10進数が12となって、10進数
12に対応する出力端子が“H”レベルになり、排他的
論理和ゲート36でエラーが発生している第0ビットD
0の値と排他的論理和がとられることによりエラーが発
生している第0ビットがエラー訂正される。第1ビット
D1ないし第7ビットD7についても同様である。これ
により、排他的論理和ゲート36〜43の出力端子から
エラーのないデータ14の第0〜第7ビットが出力バッ
ファ4に出力される。
S4をMSBとする2進数S1〜S4をデコードした1
0進数に対応する出力端子を“H”レベルにする。エラ
ーが発生していない場合には、10進数0に対応する出
力端子が“H”レベルになり、ノットゲート44を介し
てエラー検出信号16が出力されない。エラーが発生し
ていれば、10進数0に対応する出力端子が“L”レベ
ルになり、ノットゲート44を介してエラー検出信号1
6が出力されると同時に、10進数3,5,6,7,
9,10,11または12に対応する出力端子が“H”
レベルとなる。例えば、第0ビットD0にエラーが発生
していれば、値S3および値S4が1となり、デコーダ
35のデコードした10進数が12となって、10進数
12に対応する出力端子が“H”レベルになり、排他的
論理和ゲート36でエラーが発生している第0ビットD
0の値と排他的論理和がとられることによりエラーが発
生している第0ビットがエラー訂正される。第1ビット
D1ないし第7ビットD7についても同様である。これ
により、排他的論理和ゲート36〜43の出力端子から
エラーのないデータ14の第0〜第7ビットが出力バッ
ファ4に出力される。
【0027】この後、CPUは、出力バッファ4を介し
てデータ11を入力する。
てデータ11を入力する。
【0028】メモリ回路1からのデータ15にエラーが
発生していた場合には、エラーチェック訂正回路6は、
エラー検出信号16を出力し、このエラー検出信号16
に応じてデータラッチ回路8がエラー訂正されたデータ
14を一時記憶し、またアドレスラッチ回路7がエラー
訂正されたデータ14のアドレスを一時記憶する。
発生していた場合には、エラーチェック訂正回路6は、
エラー検出信号16を出力し、このエラー検出信号16
に応じてデータラッチ回路8がエラー訂正されたデータ
14を一時記憶し、またアドレスラッチ回路7がエラー
訂正されたデータ14のアドレスを一時記憶する。
【0029】一方、CPU監視部9は、常にCPU各種
コントロール信号12を入力してCPUの動作状態を監
視しているとともに、エラーチェック訂正回路6からの
エラー検出信号16を監視している。エラーチェック訂
正回路6からのエラー検出信号16によりデータ15に
エラーが発生したことを検出すると、CPU監視部9
は、CPUからメモリ回路1に一定期間(メモリ回路1
にデータを書き込むのに必要な時間以上)アクセスがな
いことを検出し、メモリ回路1へのデータ書込み信号1
7を出力する。また、これと同時に、CPU監視部9
は、入力バッファ2に入力バッファ無効化信号19を出
力する。
コントロール信号12を入力してCPUの動作状態を監
視しているとともに、エラーチェック訂正回路6からの
エラー検出信号16を監視している。エラーチェック訂
正回路6からのエラー検出信号16によりデータ15に
エラーが発生したことを検出すると、CPU監視部9
は、CPUからメモリ回路1に一定期間(メモリ回路1
にデータを書き込むのに必要な時間以上)アクセスがな
いことを検出し、メモリ回路1へのデータ書込み信号1
7を出力する。また、これと同時に、CPU監視部9
は、入力バッファ2に入力バッファ無効化信号19を出
力する。
【0030】図4に例示したCPU監視部9では、エラ
ーチェック訂正回路6からのエラー検出信号16が入力
されてから、遅延型フリップフロップ46で一定期間遅
延された後、CPUが最初にROMをアクセスするタイ
ミングでデータ書込み信号17および入力バッファ無効
化信号19が出力される(図5参照)。
ーチェック訂正回路6からのエラー検出信号16が入力
されてから、遅延型フリップフロップ46で一定期間遅
延された後、CPUが最初にROMをアクセスするタイ
ミングでデータ書込み信号17および入力バッファ無効
化信号19が出力される(図5参照)。
【0031】入力バッファ無効化信号19により入力バ
ッファ2および入力バッファ3が無効化されるため、デ
ータ書込み信号17により、メモリ回路1におけるアド
レスラッチ回路7に一時記憶されているアドレスが示す
位置に、データラッチ回路8に一時記憶されていたデー
タ14が上書きされる。
ッファ2および入力バッファ3が無効化されるため、デ
ータ書込み信号17により、メモリ回路1におけるアド
レスラッチ回路7に一時記憶されているアドレスが示す
位置に、データラッチ回路8に一時記憶されていたデー
タ14が上書きされる。
【0032】なお、上記実施例では、図2ないし図4の
チェックコード発生部5,エラーチェック訂正回路6お
よびCPU監視部9を使用した場合を例にとって説明し
たが、チェックコード発生部5,エラーチェック訂正回
路6およびCPU監視部9が図2ないし図4に示した回
路に限定されるものでないことはいうまでもない。
チェックコード発生部5,エラーチェック訂正回路6お
よびCPU監視部9を使用した場合を例にとって説明し
たが、チェックコード発生部5,エラーチェック訂正回
路6およびCPU監視部9が図2ないし図4に示した回
路に限定されるものでないことはいうまでもない。
【0033】
【発明の効果】以上説明したように本発明は、データの
エラー検出に応答してエラーが発生したアドレスを一時
記憶するアドレスラッチ回路と、エラー訂正されたデー
タを一時記憶するデータラッチ回路とを設け、CPUが
メモリ回路にアクセスしない空き時間を利用して自動的
にエラー訂正を行うようにしたことにより、CPUにエ
ラー訂正のためにデータを再度書き込ませる等の処理を
行わせなくてよく、CPUの空き時間を消費することな
くエラー検出およびエラー訂正を行うことができるとい
う効果がある。
エラー検出に応答してエラーが発生したアドレスを一時
記憶するアドレスラッチ回路と、エラー訂正されたデー
タを一時記憶するデータラッチ回路とを設け、CPUが
メモリ回路にアクセスしない空き時間を利用して自動的
にエラー訂正を行うようにしたことにより、CPUにエ
ラー訂正のためにデータを再度書き込ませる等の処理を
行わせなくてよく、CPUの空き時間を消費することな
くエラー検出およびエラー訂正を行うことができるとい
う効果がある。
【0034】また、大容量のメモリ回路を使用し、エラ
ー発生が増加した場合でも、メモリデータの転送レート
を低下させたり、CPUの処理能力を低下させたりする
ことがないという効果がある。
ー発生が増加した場合でも、メモリデータの転送レート
を低下させたり、CPUの処理能力を低下させたりする
ことがないという効果がある。
【図1】本発明の一実施例に係るメモリデータ訂正装置
の構成を示す回路ブロック図である。
の構成を示す回路ブロック図である。
【図2】図1中のチェックコード発生部の8ビットのデ
ータから4ビットのチェックコードを生成する場合の一
例を示す回路図である。
ータから4ビットのチェックコードを生成する場合の一
例を示す回路図である。
【図3】図1中のエラーチェック訂正回路の8ビットの
データおよび4ビットのチェックコードから1ビットの
エラー訂正を行う場合の一例を示す回路図である。
データおよび4ビットのチェックコードから1ビットの
エラー訂正を行う場合の一例を示す回路図である。
【図4】図1中のCPU監視部の一例を示す回路図であ
る。
る。
【図5】図4中のCPU監視部の動作を示すタイミング
チャートである。
チャートである。
1 メモリ回路 2 入力バッファ 3 入力バッファ 4 出力バッファ 5 チェックコード発生部 6 エラーチェック訂正回路 7 アドレスラッチ回路 8 データラッチ回路 9 CPU監視部 10 アドレス 11 データ 12 CPU各種コントロール信号 13 チェックコード 14 データ 15 データ 16 エラー検出信号 17 データ書込み信号 18 データ読出し信号 19 入力バッファ無効化信号 21〜24 排他的論理和ゲート 31〜34 排他的論理和ゲート 35 デコーダ 36〜43 排他的論理和ゲート 44 ノットゲート 45 ゲート 46 遅延型フリップフロップ 47 ゲート 48 立上り検出回路 49 ゲート
Claims (4)
- 【請求項1】 メモリ回路のデータのエラー検出機能お
よびエラー訂正機能を有するメモリデータ訂正装置にお
いて、 前記メモリ回路のデータの読出し時に当該データのエラ
ー検出に応答してエラーが発生したアドレスを一時記憶
するアドレスラッチ回路と、エラー訂正されたデータを
一時記憶するデータラッチ回路とを設け、CPUが前記
メモリ回路をアクセスしない空き時間に前記アドレスラ
ッチ回路に一時記憶されたアドレスで前記データラッチ
回路に一時記憶されたデータを前記メモリ回路に自動的
に再書込みするようにしたことを特徴とするメモリデー
タ訂正装置。 - 【請求項2】 メモリ回路へのデータの書込み時に該デ
ータから該データとともにメモリ回路に書き込まれるチ
ェックコードを生成するチェックコード発生部と、 前記メモリ回路からのデータの読出し時に該データおよ
び該データとともに読み出されたチェックコードを入力
して該データのエラー検出およびエラー訂正を行うエラ
ーチェック訂正回路と、 このエラーチェック訂正回路でエラーが検出されたとき
に該データのアドレスを一時記憶するアドレスラッチ回
路と、 前記エラーチェック訂正回路でエラーが検出されたとき
に該データを一時記憶するデータラッチ回路と、 CPUの前記メモリ回路へのアクセスを監視し、アクセ
スがないときに前記アドレスラッチ回路に一時記憶され
ているアドレスで前記データラッチ回路に一時記憶され
ているデータを前記メモリ回路に書き込ませるCPU監
視部とを有することを特徴とするメモリデータ訂正装
置。 - 【請求項3】 前記チェックコード発生部が8ビットの
データから4ビットのチェックコードを生成し、前記エ
ラーチェック訂正回路が前記メモリ回路から読み出され
たデータおよびチェックコードに基づいてエラー検出お
よびエラー訂正を行う請求項2記載のメモリデータ訂正
装置。 - 【請求項4】 前記CPU監視部9が、前記エラーチェ
ック訂正回路がエラーを検出した後にCPUが最初にR
OMをアクセスしたときに前記アドレスラッチ回路に一
時記憶されているアドレスで前記データラッチ回路に一
時記憶されているデータを前記メモリ回路に書き込ませ
る請求項2記載のメモリデータ訂正装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6290679A JPH08129510A (ja) | 1994-10-31 | 1994-10-31 | メモリデータ訂正装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6290679A JPH08129510A (ja) | 1994-10-31 | 1994-10-31 | メモリデータ訂正装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08129510A true JPH08129510A (ja) | 1996-05-21 |
Family
ID=17759096
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6290679A Pending JPH08129510A (ja) | 1994-10-31 | 1994-10-31 | メモリデータ訂正装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08129510A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010224967A (ja) * | 2009-03-24 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体装置及び電子機器 |
US8504897B2 (en) | 2007-06-21 | 2013-08-06 | Megachips Corporation | Memory controller |
JP2013250594A (ja) * | 2012-05-30 | 2013-12-12 | Renesas Electronics Corp | 自己修復メモリ回路およびその修復方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63129600A (ja) * | 1986-11-19 | 1988-06-01 | Nec Corp | 誤り検出・訂正回路付半導体記憶装置 |
JPH01140359A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 主記憶装置 |
JPH05158809A (ja) * | 1991-12-06 | 1993-06-25 | Fujitsu Ltd | メモリエラー自動修正ライト方式 |
-
1994
- 1994-10-31 JP JP6290679A patent/JPH08129510A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63129600A (ja) * | 1986-11-19 | 1988-06-01 | Nec Corp | 誤り検出・訂正回路付半導体記憶装置 |
JPH01140359A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 主記憶装置 |
JPH05158809A (ja) * | 1991-12-06 | 1993-06-25 | Fujitsu Ltd | メモリエラー自動修正ライト方式 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8504897B2 (en) | 2007-06-21 | 2013-08-06 | Megachips Corporation | Memory controller |
JP2010224967A (ja) * | 2009-03-24 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体装置及び電子機器 |
JP2013250594A (ja) * | 2012-05-30 | 2013-12-12 | Renesas Electronics Corp | 自己修復メモリ回路およびその修復方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100261790B1 (ko) | 에러 정정/검출회로와 반도체 기억장치 | |
JP2001351398A (ja) | 記憶装置 | |
KR20020029925A (ko) | 디지털 데이터의 소프트 에러를 정정하는 방법 및 장치 | |
JP2669303B2 (ja) | ビットエラー訂正機能付き半導体メモリ | |
JPH08129510A (ja) | メモリデータ訂正装置 | |
JP2908272B2 (ja) | 情報処理装置 | |
TWI748507B (zh) | 資料存取系統及操作資料存取系統的方法 | |
US5781564A (en) | Method and apparatus for detecting and concealing data errors in stored digital data | |
JPS62242258A (ja) | 記憶装置 | |
JP3123855B2 (ja) | メモリ装置のパトロール制御回路 | |
JP3130796B2 (ja) | 制御記憶装置 | |
JP3190867B2 (ja) | メモリ再書き込み動作誤り検出装置及び方法 | |
JPH0816488A (ja) | 電子ディスク装置 | |
JP3222592B2 (ja) | データの検証装置 | |
KR100216045B1 (ko) | 프로그램형 제어기의 비트 연산 처리방법 및 그 장치 | |
JPH0746517B2 (ja) | 半導体メモリ及びそのテスト方法 | |
JPH054266U (ja) | メモリ装置 | |
JP2000099410A (ja) | メモリ制御回路と情報処理装置 | |
JPH06301604A (ja) | 記憶再生システム | |
JP3153382B2 (ja) | 誤り訂正符号の復号化装置 | |
JPS63211047A (ja) | 記憶装置 | |
JPS6240742B2 (ja) | ||
JPS59162697A (ja) | 制御記憶のエラ−修正方式 | |
JPH01258156A (ja) | メモリエラー処理方法及びその回路 | |
JP2002150795A (ja) | 半導体集積回路 |