JP4108462B2 - メモリチェック回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般的なメモリ回路を有する通信機器や制御機器に使用され、特にその回路の正常性をチェックするメモリチェック回路に関する。
【0002】
【従来の技術】
従来のメモリチェック回路では、メモリ回路に電源を加えた段階で、メモリ内の各アドレスに対するデータは全て「0」または「1」に書き換えられ、同時にデータ入力n本に対するパリティビット1本が付加され、メモリ回路内の同一アドレスに書き込まれます。この時、パリティビットはデータn本に対し、アラームの出ないように書き込まれる。また、メモリ回路内のビットの確認として、メモリ回路のデータを一度読み出し、全てを反転させ再度メモリ回路に書き込み、各アドレスに書き込まれた新旧の比較を行っている。
【0003】
図1、図2に従来のメモリチェック回路を示す。図1の回路構成では、メモリ回路1または、本回路が中心で構成された回路部に電源がかかった時、メモリ回路1内に存在する全アドレスの不確定データが初期化回路8により全て書き換えられる。書き換え処理動作は、電源が正常に各回路にかかった瞬間から、初期化回路8が書込回路2と選択回路7に一定時間の制御信号を送り、書込回路2では、メモリ回路1の全アドレスに対し、書込信号を送り、また選択回路7では、固定データである「0」を選択し、メモリ回路1に固定化された「0」の入力データを送る。この時パリテイ送出回路5では、固定化された入力データ「0」に対しパリティを演算し、その結果を同時にメモリ回路1に書き込む。
【0004】
この結果、従来のメモリチェック回路では、一定時間の初期立ち上げ処理時間後、メモリ内の全てのデータが固定化された「0」となり、同時に全てのアドレスに対するパリティが正常のアラーム無しとなる。
【0005】
この処理が完了後、本メモリ回路1は、外部から書込情報と書込データを受け取り、通常の書込側の処理動作となる。メモリ回路1の読出側は、回路の初期化動作完了後に初めて外部からの読出情報でメモリ回路内の書込データを読み出す事になり、アラームは全て回避されている事になる。
【0006】
また図2では、メモリチェック回路は、メモリ回路1と書込回路2と読出回路3と、パリティ送出回路5と警報検出回路6と、初期制御回路4と、データ反転回路9、選択回路7と、F/Fレジスタ回路10、不一致回路11で構成されている。
【0007】
本回路の電源投入時には、初期制御回路4が読出回路3を制御し、メモリ回路1から全ての読出アドレスに対するデータを読み出す。この読み出されたデータは、F/Fレジスタ回路9で一時取り込まれ、またデータ反転回路9と選択回路7を通して、メモリ回路1の入力側に送られる。
【0008】
メモリ回路1では、その反転された入力データを初期制御回路4で制御された書込回路2で、読み出されたアドレスと同じアドレスに書き込み、同時にパリティ送出回路5からのパリティ信号も付加しメモリ回路1に書き込む。この結果、メモリ回路1の読出側では、同一アドレスにすぐに書き込まれたデータが読み出され、始めに読み出されたデータと反転したデータとなる。
【0009】
この読み出されたデータは、不一致回路11に送られ、F/Fレジスタ回路10に取り込まれたデータと比較され、全ての対象ビットが不一致であることが確認される。この動作は、全ての読出と書込アドレスで行われ、この動作が全て完了した時点で、初期制御回路4は回路としての動作を停止する。図3に従来回路のタイミングを示す。
【0010】
【特許文献1】
特開昭56−134397号公報
【0011】
【発明が解決しようとする課題】
しかしながら、読み出したデータを反転させ、メモリ回路に再度書き込み各アドレスの新旧データを比較し、全ビットが反転している事でビットの確認をする方法であっても、全アドレスに対して書き込みと読み出しが正常に行われているかどうかが確認出来ない。例えば、アドレス値が正常に制御されていないにもかかわらず、偶然に全てのビットについて不一致が検出されることがあるからである。
【0012】
そこで、本発明では、上記問題点に鑑み、全アドレスに対する読み出しと書込が正常に行えるようにし、メモリチェック回路の全体について動作確認ができるメモリチェック回路の提供を目的とする。
【0013】
【課題を解決するための手段】
請求項1記載の発明によれば、データの読出及び書込の可能なメモリ回路と、前記メモリ回路に対する書込アドレスを生成する書込回路と、前記メモリ回路に対する読出アドレスを生成する読出回路と、前記読出アドレスに従って当該メモリ回路から読み出したデータを所定のタイミングでラッチし出力するF/Fレジスタと、前記メモリ回路から読み出したデータを反転するデータ反転回路と、外部からの入力データと前記データ反転回路からの反転データの何れか一方を選択し前記メモリ回路の入力に与える選択回路と、前記メモリ回路から読み出したデータと前記反転回路から出力された反転データを前記メモリ回路に書き込んだ後に読み出したデータとを比較し全て不一致の場合に正常と検出し、また全不一致が検出されなかった場合に異常と検出する不一致回路と、を備えるメモリチェック回路において、前記メモリ回路のアドレス値に対応してチェックデータを発生するチェックデータ発生回路と、前記メモリ回路から隣接するアドレス値に格納されたデータを読み出し当該2つのデータの値の差分を検出することでアドレスの連続性を検出し、前記読出回路又は書込回路から出力されるアドレスの抜けを検出するデータ比較回路とを備え、前記メモリ回路には、所定の読出/書込タイミングでアドレスの先頭から最後尾まで順次アドレスが与えられ、同一のアドレス値のタイミング内においてデータの読み出しが行われ、前記データ反転回路により反転された反転データが書き込まれた後に、前記チェックデータ発生回路にて生成されたチェックデータが書き込まれ、前記不一致検出回路にて前記メモリ回路の全てのアドレス領域における不一致検出動作が終了すると、再度前記メモリ回路には、所定の読出/書込タイミングでアドレスの先頭から最後尾まで順次アドレスが与えられ、前記データ比較回路は隣接するアドレス値に格納されたデータの差分検出によりアドレスの連続性を検出することを特徴とするメモリチェック回路が得られる。
【0014】
請求項2記載の発明によれば、前記データ比較回路を、2段のシフトレジスタで構成したことを特徴とする請求項1記載のメモリチェック回路を得ることができる。
【0015】
【発明の実施の形態】
以下、図面を参照して、この発明の好適な実施の形態を例示的に説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【0016】
図4は、本発明の一実施の形態に係るメモリチェック回路のブロックを示す。このメモリチェック回路は、図2に示す従来のメモリチェック回路の構成にアドレスの連続性をチェックする際に使用するチェックデータ発生回路12と、リード/ライトのアドレス値の連続性をチェックするデータ比較回路13とを追加した構成である。すなわち、本実施の形態は、従来のビット不一致検出処理に加えて、書込回路2及び読出回路3からのアドレス値が正常に動作しているかをチェックするものである。
【0017】
チェックデータ発生回路は、メモリ1のアドレス領域に対応して連続性のあるチェックデータを出力する。また、データ比較回路13は、不一致検出回路11によるビットデータの不一致検出の処理後、メモリの先頭番地から順次よみだされた前後のデータ同士を比較することによりアドレスの連続性をチェックするものである。
【0018】
次に、本実施の形態の動作について説明する。図5は、メモリチェック回路における動作タイミングを示すものである。メモリチェック回路に電源が投入されると、メモリから読み出したデータとこれを反転した反転データをメモリ1に書き込み、再度同一アドレスについて読み出した反転データとの比較を行う反転データの不一致を検出する第1ステップと、第1ステップが終了するとアドレスの連続性をチェックする第2ステップを経て、メモリ1に対する通常のリード/ライト動作をアクティブにする第3ステップからなる。以下、本実施形態に係る第1ステップと第2ステップについて図6及び図7を用いて説明する。
【0019】
まずは図6に示す第1ステップについて説明する。本メモリチェック回路に電源が投入されると、初期化制御回路4は、読出回路3を制御し、「3」に示すタイミングでメモリ1にリード/ライトアドレス値を出力する。メモリ1からは、「3」に示すタイミングで指定されたアドレスに格納されたデータを「4」のタイミングで読み出す。メモリ1から読み出されたデータは、「5」のタイミングで後段のF/Fレジスタ10に取り込まれる。F/Fレジスタ10は、「6」のタイミングで後段のデータ反転回路9と不一致検出回路11とデータ比較回路13にデータを出力する。
【0020】
データ反転回路9は、F/Fレジスタ10からの出力データを反転し「9」のタイミングで選択回路7に出力する。このとき、選択回路7は、反転データを選択し、「10」のタイミング(立ち上がり)でメモリ1に反転データが書き込まれる。メモリ1の読み出しにおいては、反転データの書込のタイミングで当該反転データが読み出される。なお、反転データには、*を付してある。また、反転異常のデータについては+を付すものとする。
【0021】
不一致回路11では、「7」のタイミングでメモリ1から最初に読み出されたデータと、その後に読み出された反転データとのビット単位での不一致を検出し、全てのビットについて不一致が検出されたならば、正常(OK)を示すハイレベルの信号を出力する。
【0022】
チェックデータ発生回路12からは、「11」のタイミングでメモリ1の読出/書込のアドレス値に対応するチェックデータが出力されており、前述の不一致回路11における不一致検出が完了すると、選択回路7はチェックデータ発生回路12からのチェックデータを選択し、反転データの書込に続く「11」のタイミングでメモリ1にチェックデータ「001」を書き込む。以上説明した動作により、一つのアドレス値に対するビット単位でのメモリチェックが完了する。
【0023】
読出/書込アドレス値が(002)に移行すると、前述同様にメモリ1から読み出したデータを反転させ、この反転データを「10」のタイミングでメモリ1の同一アドレス値(002)に書き込む。不一致回路11では、「7」のタイミングで不一致検出を行うがメモリ1から読み出された反転データは、「B+(反転異常)」のため、全ビットで不一致とはならないため、異常(NG)を示すロウレベルを出力する。そして、不一致検出動作が終了すると、チェックデータ発生回路12の出力「002」をメモリ1に書き込み、当該アドレス値に対するアクセスを完了し、次のアドレス値に移行する。
【0024】
読出/書込アドレス値が、(003)に移行すると、前述同様にメモリ1から読み出されたデータを反転させ、この反転データを「10」のタイミングでメモリ1の同一アドレス値(003)に書き込む。不一致検出回路11では、「7」のタイミングで不一致検出を行い、当該アドレス値について最初に読み出したデータと、その後の反転データとは、全ビットについて不一致が検出されるので、正常(OK)を示すハイレベルの信号を出力する。そして、不一致検出動作が終了すると、チェックデータ発生回路12から出力されるチェックデータ「003」をメモリ1に書き込み、当該アドレス値に対するアクセスを完了し、次のアドレス値に移行する。
【0025】
以上説明した第1ステップの動作をメモリ1の全アドレスについて行う。ここで説明したアドレス値(001)〜(003)においては、アドレス値002についてのみ異常が検出されたことになる。なお、一つのアドレス値に対するアクセスにおいてアドレス値に対応するデータの書き込みは、後述する第2のステップにて使用するためのものである。
【0026】
次に、第2ステップの動作について図7を用いて説明する。第2ステップにおいても、メモリ1の先頭アドレスから最後尾のアドレスまで順に読み出し、後述するデータ比較回路13にて隣接するアドレス値から読み出したデータの連続性を検出する。
【0027】
メモリ1に対する読出/書込は、「3」のタイミングで行われる。まず、アドレス値(001)の場合、メモリ1からの読出データは、「001」となり、F/Fレジスタ10は、「5」のタイミングで読み出しデータを取り込む。データ比較回路13は、例えばシフトレジスタで構成され、アドレス値(000)について読み出したデータ「000」とアドレス値(001)について読み出したデータ「001」とを順に保持し、両者のデータの差分を001と検出することで正常と判定する。
【0028】
続いて、メモリ1のアドレス値(002)について読み出しを行うのであるが、アドレス値(001)に続くアドレス値は(003)であるので、データ「003」が読み出される。データ比較回路13では、「001」と「003」の差分を「002」と検出し、前後のアドレス値に対するデータの差分が「001」ではないので異常(NG)を検出する。
【0029】
すなわち、第1ステップでは、読出データと反転データとの全不一致を検出することでメモリ1の確認をしたわけであるが、アドレス制御が異常のため偶然に全不一致が検出されることも考えられるので、第2ステップのようにアドレスの連続性を確認することでメモリ回路の全体についてチェックを行うことができるのである。
【0030】
本実施形態のメモリ回路構成は、パリティ方式による監視を採用しているので、監視対象回路がメモリ回路以外でも実用出来る事は、容易に想像ができる。
【0031】
【発明の効果】
本発明により、通常アラームが出ていないメモリ回路でも、実際に回路が運用状態となり初めて異常と判明するような監視系故障やメモリ回路の複数故障モードでも、回路の初期立ち上げの段階で全てのメモリ回路と書込回路、読出回路、及び警報検出回路である監視系回路の正常性を判断する事が可能となる。
【0032】
効果をより具体的に説明すると、第1の効果は、回路の初期立ち上げの段階で、メモリ回路1の周辺部である書込回路2と読出回路3の動作確認が可能となる。その理由は、メモリ回路の初期立ち上げの時間内に、メモリ回路1から全アドレスの読み出しと書き込みを実施する事で、メモリ制御動作の確認が可能となる。
【0033】
第2の効果は、回路の初期立ち上げの段階で、メモリ回路内の全アドレスに対し、データビットの正常性確認が可能となる。その理由は、第1の効果と同様に、全メモリ領域への書き込みと読み出し時に、データの反転による新旧比較での効果である。
【0034】
第3の効果は、回路の初期立ち上げの段階で、パリティ送出回路5と警報検出回路6の動作確認が可能となる。その理由は、アラーム付きパリティビット付加によるアラーム検出機能の確認が、回路の初期立ち上げの段階で出来る事による。
【0035】
第4の効果は、チェックデータ発生回路12で発生した連続性のあるデータをメモリ回路1に順次書き込み、読み出し側のデータ比較回路13で各アドレス前後の読み出しデータの差を比較する事で、メモリ回路1の書き込み及び読み出しのアドレス異常を、回路の初期立ち上げの段階で確認する事が出来る。
【図面の簡単な説明】
【図1】従来のメモリチェック回路(その1)のブロック図である。
【図2】従来のメモリチェック回路(その2)のブロック図である。
【図3】従来のメモリチェック回路(その2)のタイムチャートである。
【図4】本発明の一実施の形態に係るメモリチェック回路のブロック図である。
【図5】実施形態における3つのステップを示すスケジュールである。
【図6】第1ステップのタイムチャートである。
【図7】第2ステップのタイムチャートである。
【符号の説明】
1 メモリ
2 書込回路
3 読出回路
4、8 初期化制御回路
5 パリティ送出回路
6 警報検出回路
7 選択回路
9 データ反転回路
10 F/Fレジスタ回路
11 不一致回路
12 チェックデータ発生回路
13 データ比較回路
Claims (2)
- データの読出及び書込の可能なメモリ回路と、前記メモリ回路に対する書込アドレスを生成する書込回路と、前記メモリ回路に対する読出アドレスを生成する読出回路と、前記読出アドレスに従って当該メモリ回路から読み出したデータを所定のタイミングでラッチし出力するF/Fレジスタと、前記メモリ回路から読み出したデータを反転するデータ反転回路と、外部からの入力データと前記データ反転回路からの反転データの何れか一方を選択し前記メモリ回路の入力に与える選択回路と、前記メモリ回路から読み出したデータと前記反転回路から出力された反転データを前記メモリ回路に書き込んだ後に読み出したデータとを比較し全て不一致の場合に正常と検出し、また全不一致が検出されなかった場合に異常と検出する不一致回路と、を備えるメモリチェック回路において、
前記メモリ回路のアドレス値に対応してチェックデータを発生するチェックデータ発生回路と、前記メモリ回路から隣接するアドレス値に格納されたデータを読み出し当該2つのデータの値の差分を検出することでアドレスの連続性を検出し、前記読出回路又は書込回路から出力されるアドレスの抜けを検出するデータ比較回路とを備え、
前記メモリ回路には、所定の読出/書込タイミングでアドレスの先頭から最後尾まで順次アドレスが与えられ、同一のアドレス値のタイミング内においてデータの読み出しが行われ、前記データ反転回路により反転された反転データが書き込まれた後に、前記チェックデータ発生回路にて生成されたチェックデータが書き込まれ、
前記不一致検出回路にて前記メモリ回路の全てのアドレス領域における不一致検出動作が終了すると、再度前記メモリ回路には、所定の読出/書込タイミングでアドレスの先頭から最後尾まで順次アドレスが与えられ、前記データ比較回路は隣接するアドレス値に格納されたデータの差分検出によりアドレスの連続性を検出することを特徴とするメモリチェック回路。 - 前記データ比較回路を、2段のシフトレジスタで構成したことを特徴とする請求項1記載のメモリチェック回路。
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