JPH03214328A - メモリテスト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は、メモリテスト方式に関し、 テスト時間を短縮することを目的とし、ライトレジスタ
を介してデータが書込まれるメモリの正常性をテストす
るメモリテスト方式であって、データの書込み直後に該
データの読出しを指示するテスト制御回路と、前記指示
によって読出されたデータを格納するリードレジスタと
、前記ライトレジスタの内容とリードレジスタの内容と
を比較する比較器とを設け、書込みデータを書込み直後
に該リードレジスタに読出しし、書込みデータが保持さ
れているライトレジスタと比較して一致不一致によりメ
モリの正常性をテストするように構成する。

〔産業上の利用分野］ 本発明はメモリテスト方式の改良に関する。

近年、電子機器のメモリは価格低下の要因から大容量化
が著しく進み、メモリの正常性をテストするテストプロ
グラムの実行時間が増加傾向にある。このため、定期保
守に与えられる時間内にすべてのテストを完了すること
が困難となっており、テスト時間を短縮するメモリテス
ト方式が求められている。

〔従来の技術及び発明が解決しようとする課題〕メモリ
の正常性を確認するため、従来では、電子機器の外部か
らテストプログラム（外部ブロセノサにより動作させる
）によってテストする方法か、またはテスト対象のメモ
リ上でテストプログラムを動作させてテストする方法が
採用されている。

近年、メモリ容量は、アーキテクチャ上の拡大と低価額
化により、著し《増大しており、メモリテストプログラ
ムの実行時間は、メモリ容量に比例して増力ｌしている
。

一方、電子機器のアーキテクチャは複雑化が進行し、シ
ステム全体の確認時間も増加しているが、利用者か提供
する確認のための許容時間は、年々減少している。この
結果、メモリテストを含む確認のためのテストプログラ
ムの実行が、利用者先での定期保守時間内に完了するこ
とが出来な《なりつつある。

本発明は上記課題に鑑み、テスト時間を短縮するメモリ
テスト方式を提供することを目的とする。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のメモリテスト方式は
、第１図一実施例の構成図に示すように、データの書込
み直後に該データの読出しを指示するテスト制御回路８
と、 前記指示によって読出されたデータを格納するリードレ
ンスタ９と、 前記ライトレジスタ６の内容とリードレジスタ９の内容
とを比較する比較器１０とを設ける。

〔作　用〕

テスｌ一制御回路８は、書込み直後の次のサイクルで書
込みデータの読出しを指示し、指示によって読出された
データを読出しレジスタ９に格納する。

この読出しレジスタ９と書込みデータが保持されている
書込みレジスタ６の内容は比較器１０で比較され、一致
／不一致を出力する。

不一致が検出されたときは、例えばアラームを発生して
、改めてテストプログラムによりテストされるか、また
は、一致／不一致別のメモリアドレス等が記録される。

以上のごとく、テスト制御回路８，読出しレジスタ９、
比較器１０といったハードウエアを設けることにより、
通常の動作でメモリの自己チェックが可能となり、テス
トプログラムによるメモリテストを省略することができ
る。従って、メモリ容量が増大しても許容時間内にすべ
てのテストの実行が可能となる。

〔実施例〕

本発明の実施例を図面を参照しつつ詳細に説明する。

第１図は一実施例の構成図、第２図はタイムチャート図
である。第１図において、 １はプロセッサで、プログラムの指示によりメモリ４を
リード／ライトする。

２はアドレス八ソファで、プロセッサ１の出力するアド
レスデータを少なくとも次のリードライトサイクルまで
保持する。

３はアドレスデコーダ、 ４はテスト対象のメモリ、 ５は出力レジスクで、プロセンサ１の出力するリード（
Ｒ）信号でメモリ４より読出されたデータが格納され、
プロセッサ１に読取られる。

６はライトレジスタで、ライト（一）信号．書込み（ラ
イト）アドレスとともにプロセッサ１より出力される書
込みデータ２０を、少なくと次のリードライトサイクル
の終了まで保持する。

７はリ一ド／ライト制御回路で、Ｗ／Ｒ信号に基づき、
メモリ４のリード／ライト制御を行う。

８はテスト制御回路で、一信号を検出したとき、次のサ
イクルにおける同一アドレスの読出し（以下テストリー
ドと称する）をリード／ライト制御回路７に指示する。

９はリードレジスタで、テストリードされたデータがテ
スト制御回路８によってセットされる。

１０は比較器で、ライトレジスタ６の内容とり一ドレジ
スタ９の内容とを比較し、一致／不一致信号を出力する
。

１１はゲートである。

以上構成において、以下に示すメモリの自己チェノクが
行われる。

（１）　　プロセノサｌは図示省略したプログラムに従
ってメモリ４をアクセスする。

リード／ライト制御回路７は、Ｗ／Ｒ信号に従い、制御
信号およびアドレスデコーダ３の出力を所定のシーケン
スでメモリ４に出力し、書込み時にはライトレジスタ６
に書き込まれたデータを書込みし、読出し時にはメモリ
４に書込まれているデタを出力レジスタ５に出力する。

（２）讐信号が出力されたとき、テスト制御回路８は、
これを検出して読出し指示をリート／ライト制御回路７
に出力する。

これにより、リード／ライト制御回路７は、書込み直後
の次のサイクルでリード制御を行う。

このとき、アドレスハッファ２には、直前の書込みアド
レスが保持されており、従って書込みアドレスと同一ア
ドレスのデータが読出される。

このリードサイクルでは、テスト制御回路８は、メモリ
４より出力されたデータをリードレジスタ９にセソトす
るとともに、ゲート１１を閉じてデータハスに出力され
ないようにする。またアクセス禁止信号もプロセッサｌ
に出力される。

（３）以上により、比較器１０は、ライトレジスタ６の
内容、即ち書込みデータ２０と、リードレジスタ９の内
容、即ちテストリードされた読出しデータ２１とを比較
し、一致／不一致信号を出力する。

以上により、通常の業務におけるデータライト時、プロ
グラムロ一ド時等において、自動的にメモリ４の自己チ
ェノクが行われる。

なお、チェノク結果は、例えば一敗ノ不一致のアトレス
等をログしておいてもよく、不一敗のときアラームを発
生してもよい。

〔発明の効果〕

以上説明したように、本発明は、書込みした直後に同一
アドレスを読出して書込みデータと比較するハードウエ
アを設けたメモリテスト方式を提供するもので、通常の
動作でメモリテストができるため、定期保守時のテスト
時間が短縮できる効果がある。

【図面の簡単な説明】

第１図は一実施例の構成図、第２図はタイムチャート図
である。 図中、１はプロセンサ、２はアドレスハノファ、３はア
ドレスデコーダ、４はメモリ、５は出力レジスタ、６は
書込みレジスク、７は書込み／読出し制御回路、８はテ
スト制御回路、９は読出しレジスタ、１０は比較器、１
１はゲート、２０は書込みデ第 １ 図

Claims (1)

1. 【特許請求の範囲】 ライトレジスタ（６）を介してデータが書込まれるメモ
   リ（４）の正常性をテストするメモリテスト方式であっ
   て、 データの書込み直後に該データの読出しを指示するテス
   ト制御回路（８）と、 前記指示によって読出されたデータを格納するリードレ
   ジスタ（９）と、 前記ライトレジスタ（６）の内容とリードレジスタ（９
   ）の内容とを比較する比較器（１０）とを設け、書込み
   データを書込み直後に該リードレジスタに読出しし、該
   書込みデータが保持されているライトレジスタと比較し
   て一致不一致によりメモリ（４）の正常性をテストする
   ことを特徴とするメモリテスト方式。