JP4588276B2 - 不揮発性メモリ素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に関し、さらには不揮発性メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリ素子は電源が供給されなくても前の状態のデータを維持する特性を有する。従って、不揮発性メモリ素子は携帯用端末器又はメモリカード等に幅広く使用されている。
【０００３】
不揮発性メモリ素子は、複数のセルトランジスタが２次元的に配列されたセルアレイ領域とセルトランジスタを駆動させるための周辺回路領域を含む。通常のセルトランジスタは積層ゲート構造を有し、周辺回路のトランジスタ、特に、リード用トランジスタも積層ゲート構造を有する。
【０００４】
図１乃至図４は従来の不揮発性メモリ素子を製造する方法を説明するための断面図である。参照符号ａ及びｂで表示された部分は各々セルアレイ領域及び周辺回路領域を示す。特に、セルアレイ領域ａは互いに並行した制御ゲート電極の間の領域を示す断面図であり、周辺回路領域ｂは周辺回路トランジスタのゲート電極を横切る方向に沿う断面図である。
【０００５】
図１を参照すると、半導体基板１の所定領域に素子分離膜３を形成して活性領域を限定する。活性領域の上に１００Å以下の薄い厚さのトンネル酸化膜５を形成する。トンネル酸化膜５が形成された結果物の全面に第１導電膜を形成し、第１導電膜をパターニングしてセルアレイ領域ａの活性領域を覆う浮遊ゲートパターン７ａ及び周辺回路領域ｂを覆うゲート電極パターン７ｂを形成する。浮遊ゲートパターン７ａは図１に示すようにセルアレイ領域ａの内部の活性領域だけを覆い、ゲート電極パターン７ｂは周辺回路領域ｂの全体を覆う。
【０００６】
浮遊ゲートパターン７ａ及びゲート電極パターン７ｂが形成された結果物の全面にゲート層間絶縁膜９を形成する。ここで、浮遊ゲートパターン７ａの側壁の上に形成されたゲート層間絶縁膜９の第１垂直厚さＴ１は図１に示すように周辺回路領域ｂに形成されたゲート層間絶縁膜９の第２垂直厚さＴ２に比べて非常に厚い。
【０００７】
図２を参照すると、ゲート層間絶縁膜９が形成された結果物の全面に第２導電膜１１を形成する。第２導電膜１１の上にフォトレジスタパターン１３を形成する。フォトレジスタパターン１３はセルアレイ領域ａ及び周辺回路領域ｂの内部に各々ワードラインパターン及びゲートパターンを限定するために形成する。
【０００８】
図３を参照すると、フォトレジスタパターン１３をエッチングマスクで使用して第２導電膜１１及びゲート層間絶縁膜９を連続的にエッチングしてセルアレイ領域ａ及び周辺回路領域ｂの内部に各々制御ゲート電極（図示しない）及びダミーゲート電極１１ｄを形成する。この時、エッチング工程はセルアレイ領域ａの内部の浮遊ゲートパターン７ａの側壁に形成されたゲート層間絶縁膜９が完全に除去される時まで実施する。これによって、周辺回路領域ｂの内部のゲート電極パターン７ｂは過エッチングされて一定深さＤだけリセスされたゲート電極パターン７ｂ’が形成される。さらに、周辺回路領域ｂはセルアレイ領域ａに比べてパターン密度が低いので、ローディング効果によって周辺回路領域ｂでのエッチング率はセルアレイ領域ａでのエッチング率に比べて速い。結果的に、リセスされたゲート電極パターン７ｂ’の厚さはセルアレイ領域ａに残存する浮遊ゲートパターン７ａの厚さより薄くなることもできる。
【０００９】
図４を参照すると、フォトレジスタパターン１３をエッチングマスクで使用して浮遊ゲートパターン７ａ及びリセスされたゲート電極パターン７ｂ’をエッチングしてセルアレイ領域ａ及び周辺回路領域ｂに各々ワードラインパターン（図示しない）及びゲートパターンを形成する。ゲートパターンは順次に積層されたゲート電極７ｇ、ゲート層間絶縁膜９及びダミーゲート電極１１ｄで構成される。この時、図４に示すようにゲート電極１１ｄの両側に位置する半導体基板１の表面Ａは過エッチングされる。結果的に、ゲート電極１１ｄは両側に位置する半導体基板１にエッチング損傷が与えられる。このようなエッチング損傷は半導体基板の結晶欠陥を誘発させて後続工程で形成されるソース／ドレイン領域の接合漏洩電流特性を非常に低下させる。
【００１０】
【発明が解決しようとする課題】
本発明は、ワードラインパターン及びゲートパターンを形成する間、周辺回路領域の半導体基板に与えられるエッチング損傷を防止するために、周辺回路領域のゲート層間絶縁膜がセルアレイ領域の層間絶縁膜より厚い不揮発性メモリ素子を提供することを目的とする。
【００１１】
本発明は、周辺回路領域にセルアレイ領域のゲート層間絶縁膜より厚いゲート層間絶縁膜を形成することによって、ワードラインパターン及びゲートパターンを形成する間、周辺回路の半導体基板に与えられるエッチング損傷を最小化できる不揮発性メモリ素子の製造方法を提供することを他の目的とする。
【００１２】
【課題を解決するための手段】
前述の目的を達成するために、本発明は周辺回路領域のゲート層間絶縁膜がセルアレイ領域のゲート層間絶縁膜より厚い不揮発性メモリ素子を提供する。この不揮発性メモリ素子は半導体基板に形成され、第１及び第２活性領域を限定する素子分離膜、第１活性領域の上部を横切るワードラインパターン及び第２活性領域の上部を横切るゲートパターンを含む。ワードラインパターンは第１活性領域の上部を横切る制御ゲート電極と、制御ゲート電極及び第１活性領域の間に介在された浮遊ゲートと、浮遊ゲート及び制御ゲートの電極の間に介在された第１ゲート層間絶縁膜とを含む。又、ゲートパターンは順次に積層されたゲート電極と、第２ゲート層間絶縁膜と、ダミーゲート電極とを含む。ここで、第２ゲート層間絶縁膜は第１ゲート層間絶縁膜より厚い。
【００１３】
望ましくは、第１ゲート層間絶縁膜は順次に積層された第１下部絶縁膜と、第１中間絶縁膜と、第１上部絶縁膜とを含み、第２ゲート層間絶縁膜は順次に積層された第２下部絶縁膜と、第２中間絶縁膜と、追加絶縁膜と、第２上部絶縁膜とを含む。第１下部絶縁膜、第１中間絶縁膜及び第１上部絶縁膜は各々第２下部絶縁膜、第２中間絶縁膜及び第２上部絶縁膜と同一の物質膜である。
【００１４】
第１及び第２下部絶縁膜は熱酸化膜又はＣＶＤ酸化膜であることが望ましく、第１及び第２中間絶縁膜はシリコン窒化膜であることが望ましい。又、追加絶縁膜は第１及び第２中間絶縁膜に対してエッチング選択比を有する物質膜、例えば、ＣＶＤ酸化膜であることが望ましい。
【００１５】
これに加えて、第１及び第２上部絶縁膜は熱酸化膜又はＣＶＤ酸化膜であることが望ましい。
【００１６】
前述した他の目的を達成するために、本発明は不揮発性メモリ素子の製造方法を提供する。この方法はセルアレイ領域及び周辺回路領域を有する半導体基板に素子分離膜を形成してセルアレイ領域及び周辺回路領域に各々第１及び第２活性領域を限定し、第１及び第２活性領域の上にトンネル酸化膜を形成することを含む。トンネル酸化膜が形成された結果物の全面に第１導電膜を形成し、第１導電膜をパターニングして第１活性領域を覆う浮遊ゲートパターン及び周辺回路領域を覆うゲート電極パターンを形成する。浮遊ゲートパターンを有するセルアレイ領域の全面及びゲート電極パターンの全面に各々第１ゲート層間絶縁膜及び第１ゲート層間絶縁膜より厚い第２ゲート層間絶縁膜を形成する。第１及び第２ゲート層間絶縁膜が形成された結果物の全面に第２導電膜を形成する。
【００１７】
第１ゲート層間絶縁膜は第１下部絶縁膜、第１層間絶縁膜及び第１上部絶縁膜を積層させて形成することが望ましい。又、第２ゲート層間絶縁膜は第２下部絶縁膜、第２中間絶縁膜、追加絶縁膜及び第２上部絶縁膜を順次に積層させて形成することが望ましい。ここで、第１及び第２下部絶縁膜は同一の工程段階で形成され、第１及び第２中間絶縁膜も同一の工程段階で形成される。これと同様に、第１及び第２上部絶縁膜は同一の工程段階で形成される。
【００１８】
詳しくは、第１及び第２ゲート層間絶縁膜を形成する方法は浮遊ゲートパターン及びゲート電極パターンが形成された結果物の全面に下部絶縁膜を形成することを含む。下部絶縁膜の上に中間絶縁膜を形成し、周辺回路領域の内部の中間絶縁膜の上に選択的に追加絶縁膜パターンを形成する。追加絶縁膜パターンは中間絶縁膜に対してエッチング選択比を有する物質膜で形成することが望ましい。次に、追加絶縁膜パターンが形成された結果物の全面に上部絶縁膜を形成する。
【００１９】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限られなく、他の形態に具体化されることもできる。ここに紹介される実施形態は開示された内容が徹底し、完全になるように、そして、当業者に本発明の思想が十分に伝達されるようにするために提供される。図において、層及び領域の厚さは明確性のために誇張されたものである。又、層が他の層又は基板の“上”にある場合、これは他の層又は基板の上に直接に形成されることもでき、又は、それらの間に第３の層が介在されることもできる。明細書において、同一の参照番号は同一の構成要素を示す。又、図において、参照符号“ａ”及び“ｂ”で表示した部分は各々セルアレイ領域及び周辺回路領域を示す。特に、周辺回路領域ｂは不揮発性メモリ素子の低電圧トランジスタ、即ち、リード用トランジスタが形成される領域を示す。
【００２０】
図５は一般的なＮＡＮＤ型フラッシュメモリ素子の平面図である。
【００２１】
図５を参照すると、セルアレイ領域ａの内部に並行した第１活性領域５３ａが配置され、周辺回路領域ｂの内部に第２活性領域５３ｂが配置される。第１及び第２活性領域５３ａ，５３ｂは半導体基板の所定領域に形成される素子分離膜（図示しない）によって限定される。複数の並行したワードラインパターンが第１活性領域５３ａの上部を横切り、ゲートパターンは第２活性領域５３ｂの上部を横切る。
【００２２】
各ワードラインパターンは、第１活性領域５３ａの上部を横切る制御ゲート電極６９ｃと、制御ゲート電極６９ｃ及び第１活性領域５３ａの間に介在された浮遊ゲート５７ｆと、制御ゲート電極６９ｃ及び浮遊ゲート５７ｆの間に介在された第１ゲート層間絶縁膜（図示しない）とを含む。又、ゲートパターンは順次に積層されたゲート電極５７ｇと、第１ゲート層間絶縁膜より厚い第２層間絶縁膜（図示しない）と、ダミーゲート電極６９ｄを含む。結果的に、ゲート電極５７ｇはダミーゲート電極６９ｄと重畳される。望ましくは、図５に示すように、ダミーゲート電極６９ｄはゲート電極５７ｇの一部分と重畳される。従って、ダミーゲート電極６９ｄによって覆われるゲート電極５７ｇの所定領域をコンタクトホール８３を使用して露出させることが容易である。
【００２３】
浮遊ゲート５７ｆはワードラインパターンを形成する間、第１活性領域５３ａを覆う浮遊ゲートパターン５７ａを自己整合方式を使用してエッチングして形成される。
【００２４】
第１ゲート層間絶縁膜は順次に積層された下部絶縁膜、中間絶縁膜及び上部絶縁膜を含み、第２ゲート層間絶縁膜は順次に積層された下部絶縁膜、中間絶縁膜、追加絶縁膜及び上部絶縁膜を含む。従って、第２ゲート層間絶縁膜は第１層間絶縁膜に比べて追加絶縁膜の厚さだけ厚い。下部絶縁膜は熱酸化膜であることが望ましく、中間絶縁膜はシリコン窒化膜であることが望ましい。又、追加酸化膜は中間絶縁膜に対してエッチング選択比を有する物質膜、例えば、ＣＶＤ酸化膜であることが望ましく、上部絶縁膜は熱酸化膜又はＣＶＤ酸化膜であることが望ましい。
【００２５】
図６、図８、図１０、図１２及び図１４は、図５のI−I’線に沿う断面図であり、図７、図９、図１１、図１３及び図１５は図５のII−II’線に沿う断面図である。
【００２６】
図６及び図７を参照すると、半導体基板５１の所定領域に素子分離膜５３を形成してセルアレイ領域ａ及び周辺回路領域ｂに各々第１活性領域（図５の５３ａ）及び第２活性領域（図５の５３ｂ）を限定する。素子分離膜は通常の素子分離工程、例えば、ＬＯＣＯＳ(local oxidation of silicon)工程又はトレンチ素子分離工程を使用して形成できる。第１及び第２活性領域の上にトンネル酸化膜５５を形成する。トンネル酸化膜５５は１００Å以下の薄い厚さの熱酸化膜で形成する。
【００２７】
トンネル酸化膜が形成された結果物の全面に第１導電膜、例えば、ドーピングされたポリシリコン膜を形成する。第１導電膜をパターニングして第１活性領域を覆う浮遊ゲートパターン５７ａ及び周辺回路領域ｂの全面を覆うゲート電極パターン５７ｂを形成する。結果的に、図６に示すように、セルアレイ領域ａの内部の素子分離膜５３が露出される。ここで、第１導電膜をパターニングする工程は浮遊ゲートパターン５７ｂの側壁が図６に示すようにプラスの傾斜を有するように実施することが望ましい。これは、後続工程で第２導電膜を形成する間、浮遊ゲートパターン５７ａの間にギャップ領域の内部にボイドが形成されることを防止するためである。
【００２８】
図８及び図９を参照すると、浮遊ゲートパターン５７ａ及びゲート電極パターン５７ｂが形成された結果物の全面に予備ゲート層間絶縁膜６４を形成する。予備ゲート層間絶縁膜６４は下部絶縁膜５９、中間絶縁膜６１及び追加絶縁膜６３を順次に積層させて形成する。ここで、下部絶縁膜５９は熱酸化膜又はＣＶＤ酸化膜で形成することが望ましく、中間絶縁膜６１はシリコン窒化膜で形成することが望ましい。又、追加絶縁膜６３は中間絶縁膜６１に対してエッチング選択比を有する物質膜、例えば、ＣＶＤ酸化膜で形成することが望ましい。
【００２９】
追加絶縁膜６３をＣＶＤ酸化膜で形成する場合、セルアレイ領域ａに形成されるＣＶＤ酸化膜は周辺回路領域ｂに形成されるＣＶＤ酸化膜に比べて薄く形成され得る。これは、パターン密度の差に従って物質膜の蒸着速度が異なるＣＶＤ工程の特性のためである。結果的に、周辺回路領域ｂに形成された予備ゲート層間絶縁膜６４はセルアレイ領域ａに形成される予備ゲート層間絶縁膜６４より厚いことができる。これによって、後続工程で予備ゲート層間絶縁膜６４が形成された結果物の全面に第２導電膜を直接に形成することもできる。しかし、セルアレイ領域ａに形成された予備ゲート層間絶縁膜６４及び周辺回路領域ｂに形成された予備ゲート層間絶縁膜６４の間の厚さの差をさらに増加させる必要がある場合、予備ゲート層間絶縁膜６４の上に周辺回路領域ｂを覆う第１フォトレジスタパターン６５を形成する。
【００３０】
図１０及び図１１を参照すると、第１フォトレジスタパターン６５をエッチングマスクで使用して追加絶縁膜６３を選択的にエッチングしてセルアレイ領域ａの内部の中間絶縁膜６１を露出させる追加絶縁膜パターン６３’を形成する。この時、追加絶縁膜６３は湿式エッチング工程を使用してエッチングすることが望ましい。次に、第１フォトレジスタパターン６５を除去した後、その結果物の全面に上部絶縁膜６７、例えば、ＣＶＤ酸化膜又は熱酸化膜を形成する。これによって、セルアレイ領域ａの内部に第１ゲート層間絶縁膜６４ａが形成され、周辺回路領域ｂに第１ゲート層間絶縁膜６４ａより厚い第２ゲート層間絶縁膜６４ｂが形成される。
【００３１】
第１ゲート層間絶縁膜６４ａは順次に積層された下部絶縁膜５９、中間絶縁膜６１及び上部絶縁膜６７を含み、第２ゲート層間絶縁膜６４ｂは順次に積層された下部絶縁膜５９、中間絶縁膜６１、追加絶縁膜パターン６３’及び上部絶縁膜６７を含む。結果的に、浮遊ゲートパターン５７ａの斜めになった側壁の上に形成された第１ゲート層間絶縁膜６４ａの第３垂直厚さＴ３及びゲート電極パターン５７ｂの上に形成された第２ゲート層間絶縁膜６４ｂの第４垂直厚さＴ４の間の差を従来技術に比べて非常に減少させ得る。
【００３２】
上部絶縁膜６７が形成された結果物の全面に第２導電膜６９を形成する。第２導電膜６９はドーピングされたポリシリコン膜又は耐火性金属膜を含むポリサイド膜で形成できる。次に、第２導電膜６９の上に第２フォトレジスタパターン７１を形成する。第２フォトレジスタパターン７１は第１活性領域及び第２活性領域の上部を横切る。
【００３３】
図１２及び図１３を参照すると、第２フォトレジスタパターン７１をエッチングマスクで使用して第２導電膜６９、第１及び第２ゲート層間絶縁膜６４ａ、６４ｂ及び浮遊ゲートパターン５７ａ及びゲート電極パターン５７ｂを連続的にエッチングする。その結果、セルアレイ領域ａ及び周辺回路領域ｂの内部に各々第１活性領域の上部を横切る複数の並行したワードラインパターン７４ａ及び第２活性領域の上部を横切るゲートパターン７４ｂが形成される。この時、図１０及び図１１に示すように、第３垂直厚さＴ３及び第４垂直厚さＴ４の間の差が従来技術に比べて非常に減少されるので、ゲートパターン７４ｂの両側の半導体基板５１にエッチング損傷が与えられることを防止できる。
【００３４】
ワードラインパターン７４Ｖａの各々は順次に積層された浮遊ゲート５７ｆ、第１ゲート層間絶縁膜６４ａ及び制御ゲート電極６９ｃを含む。ここで、浮遊ゲート５７ｆは制御ゲート電極６９ｃ及び第１活性領域が重畳される部分だけに形成される。又、ゲートパターン７４ｂは順次に積層されたゲート電極５７ｇ、第２ゲート層間絶縁膜６４ｂ及びダミーゲート電極６９ｄを含む。次に、第２フォトレジスタパターン７１を除去した後、通常の技術を使用してワードラインパターン７４ａ及びゲートパターン７４ｂの側壁にスペーサ７３を形成する。
【００３５】
ワードラインパターン７４ａ、ゲートパターン７４ｂ、素子分離膜５３及びスペーサ７３をイオン注入マスクで使用して第１及び第２活性領域に不純物を注入してソース／ドレイン領域７５ａ，７５ｂを形成する。スペーサ７３を形成する前、第２活性領域だけに選択的に１×１０12乃至１×１０14ｉｏｎ ａｔｏｍｓ／ｃｍ2の低ドーズで不純物を注入して周辺回路領域ｂの内部にＬＤＤ型のソース／ドレイン領域７５ｂを形成することもできる。次に、ソース／ドレイン領域７５ａ、７５ｂが形成された結果物の全面に第１層間絶縁膜７７を形成する。第１層間絶縁膜７７の上に第３フォトレジスタパターン７９を形成してダミーゲート電極６９ｄの一部分をエッチングするための領域を限定する。
【００３６】
図１４及び図１５を参照すると、第３フォトレジスタパターン７９をエッチングマスクで使用して第１層間絶縁膜７７、ダミーゲート電極６９ｄ及び第２ゲート層間絶縁膜６４ｂを連続的にエッチングしてゲート電極５７ｇの一部分を露出させる。次に、第３フォトレジスタパターンを除去した後、その結果物の全面に第２層間絶縁膜８１を形成する。第２層間絶縁膜８１及び第１層間絶縁膜７７をパターニングしてゲート電極５７ｇの一部分を露出させるコンタクトホール８３を形成する。この時、図示しないが、制御ゲート電極６９ｃの所定領域を露出させるコンタクトホールが形成されることもできる。
【００３７】
【発明の効果】
本発明によると、セルアレイ領域の内部の浮遊ゲートパターンの側壁に形成される第１ゲート層間絶縁膜の垂直厚さ及び周辺回路領域の内部のゲート電極パターンの上に形成される第２ゲート層間絶縁膜の垂直厚さの間の差を最小化させ得る。これによって、ワードラインパターン及びゲートパターンを形成するためのエッチング工程を実施する間、周辺回路領域の内部の活性領域にエッチング損傷が与えられることを防止できる。その結果、周辺回路領域に形成されるソース／ドレイン領域の接合漏洩電流の特性を改善できる。
【図面の簡単な説明】
【図１】従来の不揮発性メモリ素子の製造方法を説明するために断面図である。
【図２】従来の不揮発性メモリ素子の製造方法を説明するために断面図である。
【図３】従来の不揮発性メモリ素子の製造方法を説明するために断面図である。
【図４】従来の不揮発性メモリ素子の製造方法を説明するために断面図である。
【図５】一般的な不揮発性メモリ素子の平面図である。
【図６】図５のI−I’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図７】図５のII−II’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図８】図５のI−I’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図９】図５のII−II’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１０】図５のI−I’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１１】図５のII−II’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１２】図５のI−I’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１３】図５のII−II’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１４】図５のI−I’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１５】図５のII−II’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【符号の説明】
５３ 素子分離膜
５３ａ 第１活性領域
５３ｂ 第２活性領域
５５ トンネル酸化膜
５７ａ 浮遊ゲートパターン
５７ｂ ゲート電極パターン
５７ｆ 浮遊ゲート
５７ｇ ゲート電極
６４ 層間絶縁膜
５９ 下部絶縁膜
６１ 中間絶縁膜
６３ 追加絶縁膜
６４ 予備ゲート層間絶縁膜
６４ａ 第１ゲート層間絶縁膜
６４ｂ 第２ゲート層間絶縁膜
６７ 上部絶縁膜
６９ 第２導電膜
６９ｃ 制御ゲート電極
６９ｄ ダミーゲート電極
７３ スペーサ
７４ａ ワードラインパターン
７４ｂ ゲートパターン
７５ａ，７５ｂ ソース／ドレイン領域
７７ 第１層間絶縁膜
８１ 第２層間絶縁膜
８３ コンタクトホール
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に関し、さらには不揮発性メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリ素子は電源が供給されなくても前の状態のデータを維持する特性を有する。従って、不揮発性メモリ素子は携帯用端末器又はメモリカード等に幅広く使用されている。
【０００３】
不揮発性メモリ素子は、複数のセルトランジスタが２次元的に配列されたセルアレイ領域とセルトランジスタを駆動させるための周辺回路領域を含む。通常のセルトランジスタは積層ゲート構造を有し、周辺回路のトランジスタ、特に、リード用トランジスタも積層ゲート構造を有する。
【０００４】
図１乃至図４は従来の不揮発性メモリ素子を製造する方法を説明するための断面図である。参照符号ａ及びｂで表示された部分は各々セルアレイ領域及び周辺回路領域を示す。特に、セルアレイ領域ａは互いに並行した制御ゲート電極の間の領域を示す断面図であり、周辺回路領域ｂは周辺回路トランジスタのゲート電極を横切る方向に沿う断面図である。
【０００５】
図１を参照すると、半導体基板１の所定領域に素子分離膜３を形成して活性領域を限定する。活性領域の上に１００Å以下の薄い厚さのトンネル酸化膜５を形成する。トンネル酸化膜５が形成された結果物の全面に第１導電膜を形成し、第１導電膜をパターニングしてセルアレイ領域ａの活性領域を覆う浮遊ゲートパターン７ａ及び周辺回路領域ｂを覆うゲート電極パターン７ｂを形成する。浮遊ゲートパターン７ａは図１に示すようにセルアレイ領域ａの内部の活性領域だけを覆い、ゲート電極パターン７ｂは周辺回路領域ｂの全体を覆う。
【０００６】
浮遊ゲートパターン７ａ及びゲート電極パターン７ｂが形成された結果物の全面にゲート層間絶縁膜９を形成する。ここで、浮遊ゲートパターン７ａの側壁の上に形成されたゲート層間絶縁膜９の第１垂直厚さＴ１は図１に示すように周辺回路領域ｂに形成されたゲート層間絶縁膜９の第２垂直厚さＴ２に比べて非常に厚い。
【０００７】
図２を参照すると、ゲート層間絶縁膜９が形成された結果物の全面に第２導電膜１１を形成する。第２導電膜１１の上にフォトレジスタパターン１３を形成する。フォトレジスタパターン１３はセルアレイ領域ａ及び周辺回路領域ｂの内部に各々ワードラインパターン及びゲートパターンを限定するために形成する。
【０００８】
図３を参照すると、フォトレジスタパターン１３をエッチングマスクで使用して第２導電膜１１及びゲート層間絶縁膜９を連続的にエッチングしてセルアレイ領域ａ及び周辺回路領域ｂの内部に各々制御ゲート電極（図示しない）及びダミーゲート電極１１ｄを形成する。この時、エッチング工程はセルアレイ領域ａの内部の浮遊ゲートパターン７ａの側壁に形成されたゲート層間絶縁膜９が完全に除去される時まで実施する。これによって、周辺回路領域ｂの内部のゲート電極パターン７ｂは過エッチングされて一定深さＤだけリセスされたゲート電極パターン７ｂ’が形成される。さらに、周辺回路領域ｂはセルアレイ領域ａに比べてパターン密度が低いので、ローディング効果によって周辺回路領域ｂでのエッチング率はセルアレイ領域ａでのエッチング率に比べて速い。結果的に、リセスされたゲート電極パターン７ｂ’の厚さはセルアレイ領域ａに残存する浮遊ゲートパターン７ａの厚さより薄くなることもできる。
【０００９】
図４を参照すると、フォトレジスタパターン１３をエッチングマスクで使用して浮遊ゲートパターン７ａ及びリセスされたゲート電極パターン７ｂ’をエッチングしてセルアレイ領域ａ及び周辺回路領域ｂに各々ワードラインパターン（図示しない）及びゲートパターンを形成する。ゲートパターンは順次に積層されたゲート電極７ｇ、ゲート層間絶縁膜９及びダミーゲート電極１１ｄで構成される。この時、図４に示すようにゲート電極１１ｄの両側に位置する半導体基板１の表面Ａは過エッチングされる。結果的に、ゲート電極１１ｄは両側に位置する半導体基板１にエッチング損傷が与えられる。このようなエッチング損傷は半導体基板の結晶欠陥を誘発させて後続工程で形成されるソース／ドレイン領域の接合漏洩電流特性を非常に低下させる。
【００１０】
【発明が解決しようとする課題】
本発明は、ワードラインパターン及びゲートパターンを形成する間、周辺回路領域の半導体基板に与えられるエッチング損傷を防止するために、周辺回路領域のゲート層間絶縁膜がセルアレイ領域の層間絶縁膜より厚い不揮発性メモリ素子を提供することを目的とする。
【００１１】
本発明は、周辺回路領域にセルアレイ領域のゲート層間絶縁膜より厚いゲート層間絶縁膜を形成することによって、ワードラインパターン及びゲートパターンを形成する間、周辺回路の半導体基板に与えられるエッチング損傷を最小化できる不揮発性メモリ素子の製造方法を提供することを他の目的とする。
【００１２】
【課題を解決するための手段】
前述の目的を達成するために、本発明は周辺回路領域のゲート層間絶縁膜がセルアレイ領域のゲート層間絶縁膜より厚い不揮発性メモリ素子を提供する。この不揮発性メモリ素子は半導体基板に形成され、第１及び第２活性領域を限定する素子分離膜、第１活性領域の上部を横切るワードラインパターン及び第２活性領域の上部を横切るゲートパターンを含む。ワードラインパターンは第１活性領域の上部を横切る制御ゲート電極と、制御ゲート電極及び第１活性領域の間に介在された浮遊ゲートと、浮遊ゲート及び制御ゲートの電極の間に介在された第１ゲート層間絶縁膜とを含む。又、ゲートパターンは順次に積層されたゲート電極と、第２ゲート層間絶縁膜と、ダミーゲート電極とを含む。ここで、第２ゲート層間絶縁膜は第１ゲート層間絶縁膜より厚い。
【００１３】
望ましくは、第１ゲート層間絶縁膜は順次に積層された第１下部絶縁膜と、第１中間絶縁膜と、第１上部絶縁膜とを含み、第２ゲート層間絶縁膜は順次に積層された第２下部絶縁膜と、第２中間絶縁膜と、追加絶縁膜と、第２上部絶縁膜とを含む。第１下部絶縁膜、第１中間絶縁膜及び第１上部絶縁膜は各々第２下部絶縁膜、第２中間絶縁膜及び第２上部絶縁膜と同一の物質膜である。
【００１４】
第１及び第２下部絶縁膜は熱酸化膜又はＣＶＤ酸化膜であることが望ましく、第１及び第２中間絶縁膜はシリコン窒化膜であることが望ましい。又、追加絶縁膜は第１及び第２中間絶縁膜に対してエッチング選択比を有する物質膜、例えば、ＣＶＤ酸化膜であることが望ましい。
【００１５】
これに加えて、第１及び第２上部絶縁膜は熱酸化膜又はＣＶＤ酸化膜であることが望ましい。
【００１６】
前述した他の目的を達成するために、本発明は不揮発性メモリ素子の製造方法を提供する。この方法はセルアレイ領域及び周辺回路領域を有する半導体基板に素子分離膜を形成してセルアレイ領域及び周辺回路領域に各々第１及び第２活性領域を限定し、第１及び第２活性領域の上にトンネル酸化膜を形成することを含む。トンネル酸化膜が形成された結果物の全面に第１導電膜を形成し、第１導電膜をパターニングして第１活性領域を覆う浮遊ゲートパターン及び周辺回路領域を覆うゲート電極パターンを形成する。浮遊ゲートパターンを有するセルアレイ領域の全面及びゲート電極パターンの全面に各々第１ゲート層間絶縁膜及び第１ゲート層間絶縁膜より厚い第２ゲート層間絶縁膜を形成する。第１及び第２ゲート層間絶縁膜が形成された結果物の全面に第２導電膜を形成する。
【００１７】
第１ゲート層間絶縁膜は第１下部絶縁膜、第１層間絶縁膜及び第１上部絶縁膜を積層させて形成することが望ましい。又、第２ゲート層間絶縁膜は第２下部絶縁膜、第２中間絶縁膜、追加絶縁膜及び第２上部絶縁膜を順次に積層させて形成することが望ましい。ここで、第１及び第２下部絶縁膜は同一の工程段階で形成され、第１及び第２中間絶縁膜も同一の工程段階で形成される。これと同様に、第１及び第２上部絶縁膜は同一の工程段階で形成される。
【００１８】
詳しくは、第１及び第２ゲート層間絶縁膜を形成する方法は浮遊ゲートパターン及びゲート電極パターンが形成された結果物の全面に下部絶縁膜を形成することを含む。下部絶縁膜の上に中間絶縁膜を形成し、周辺回路領域の内部の中間絶縁膜の上に選択的に追加絶縁膜パターンを形成する。追加絶縁膜パターンは中間絶縁膜に対してエッチング選択比を有する物質膜で形成することが望ましい。次に、追加絶縁膜パターンが形成された結果物の全面に上部絶縁膜を形成する。
【００１９】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限られなく、他の形態に具体化されることもできる。ここに紹介される実施形態は開示された内容が徹底し、完全になるように、そして、当業者に本発明の思想が十分に伝達されるようにするために提供される。図において、層及び領域の厚さは明確性のために誇張されたものである。又、層が他の層又は基板の“上”にある場合、これは他の層又は基板の上に直接に形成されることもでき、又は、それらの間に第３の層が介在されることもできる。明細書において、同一の参照番号は同一の構成要素を示す。又、図において、参照符号“ａ”及び“ｂ”で表示した部分は各々セルアレイ領域及び周辺回路領域を示す。特に、周辺回路領域ｂは不揮発性メモリ素子の低電圧トランジスタ、即ち、リード用トランジスタが形成される領域を示す。
【００２０】
図５は一般的なＮＡＮＤ型フラッシュメモリ素子の平面図である。
【００２１】
図５を参照すると、セルアレイ領域ａの内部に並行した第１活性領域５３ａが配置され、周辺回路領域ｂの内部に第２活性領域５３ｂが配置される。第１及び第２活性領域５３ａ，５３ｂは半導体基板の所定領域に形成される素子分離膜（図示しない）によって限定される。複数の並行したワードラインパターンが第１活性領域５３ａの上部を横切り、ゲートパターンは第２活性領域５３ｂの上部を横切る。
【００２２】
各ワードラインパターンは、第１活性領域５３ａの上部を横切る制御ゲート電極６９ｃと、制御ゲート電極６９ｃ及び第１活性領域５３ａの間に介在された浮遊ゲート５７ｆと、制御ゲート電極６９ｃ及び浮遊ゲート５７ｆの間に介在された第１ゲート層間絶縁膜（図示しない）とを含む。又、ゲートパターンは順次に積層されたゲート電極５７ｇと、第１ゲート層間絶縁膜より厚い第２層間絶縁膜（図示しない）と、ダミーゲート電極６９ｄを含む。結果的に、ゲート電極５７ｇはダミーゲート電極６９ｄと重畳される。望ましくは、図５に示すように、ダミーゲート電極６９ｄはゲート電極５７ｇの一部分と重畳される。従って、ダミーゲート電極６９ｄによって覆われるゲート電極５７ｇの所定領域をコンタクトホール８３を使用して露出させることが容易である。
【００２３】
浮遊ゲート５７ｆはワードラインパターンを形成する間、第１活性領域５３ａを覆う浮遊ゲートパターン５７ａを自己整合方式を使用してエッチングして形成される。
【００２４】
第１ゲート層間絶縁膜は順次に積層された下部絶縁膜、中間絶縁膜及び上部絶縁膜を含み、第２ゲート層間絶縁膜は順次に積層された下部絶縁膜、中間絶縁膜、追加絶縁膜及び上部絶縁膜を含む。従って、第２ゲート層間絶縁膜は第１層間絶縁膜に比べて追加絶縁膜の厚さだけ厚い。下部絶縁膜は熱酸化膜であることが望ましく、中間絶縁膜はシリコン窒化膜であることが望ましい。又、追加酸化膜は中間絶縁膜に対してエッチング選択比を有する物質膜、例えば、ＣＶＤ酸化膜であることが望ましく、上部絶縁膜は熱酸化膜又はＣＶＤ酸化膜であることが望ましい。
【００２５】
図６、図８、図１０、図１２及び図１４は、図５のI−I’線に沿う断面図であり、図７、図９、図１１、図１３及び図１５は図５のII−II’線に沿う断面図である。
【００２６】
図６及び図７を参照すると、半導体基板５１の所定領域に素子分離膜５３を形成してセルアレイ領域ａ及び周辺回路領域ｂに各々第１活性領域（図５の５３ａ）及び第２活性領域（図５の５３ｂ）を限定する。素子分離膜は通常の素子分離工程、例えば、ＬＯＣＯＳ(local oxidation of silicon)工程又はトレンチ素子分離工程を使用して形成できる。第１及び第２活性領域の上にトンネル酸化膜５５を形成する。トンネル酸化膜５５は１００Å以下の薄い厚さの熱酸化膜で形成する。
【００２７】
トンネル酸化膜が形成された結果物の全面に第１導電膜、例えば、ドーピングされたポリシリコン膜を形成する。第１導電膜をパターニングして第１活性領域を覆う浮遊ゲートパターン５７ａ及び周辺回路領域ｂの全面を覆うゲート電極パターン５７ｂを形成する。結果的に、図６に示すように、セルアレイ領域ａの内部の素子分離膜５３が露出される。ここで、第１導電膜をパターニングする工程は浮遊ゲートパターン５７ｂの側壁が図６に示すようにプラスの傾斜を有するように実施することが望ましい。これは、後続工程で第２導電膜を形成する間、浮遊ゲートパターン５７ａの間にギャップ領域の内部にボイドが形成されることを防止するためである。
【００２８】
図８及び図９を参照すると、浮遊ゲートパターン５７ａ及びゲート電極パターン５７ｂが形成された結果物の全面に予備ゲート層間絶縁膜６４を形成する。予備ゲート層間絶縁膜６４は下部絶縁膜５９、中間絶縁膜６１及び追加絶縁膜６３を順次に積層させて形成する。ここで、下部絶縁膜５９は熱酸化膜又はＣＶＤ酸化膜で形成することが望ましく、中間絶縁膜６１はシリコン窒化膜で形成することが望ましい。又、追加絶縁膜６３は中間絶縁膜６１に対してエッチング選択比を有する物質膜、例えば、ＣＶＤ酸化膜で形成することが望ましい。
【００２９】
追加絶縁膜６３をＣＶＤ酸化膜で形成する場合、セルアレイ領域ａに形成されるＣＶＤ酸化膜は周辺回路領域ｂに形成されるＣＶＤ酸化膜に比べて薄く形成され得る。これは、パターン密度の差に従って物質膜の蒸着速度が異なるＣＶＤ工程の特性のためである。結果的に、周辺回路領域ｂに形成された予備ゲート層間絶縁膜６４はセルアレイ領域ａに形成される予備ゲート層間絶縁膜６４より厚いことができる。これによって、後続工程で予備ゲート層間絶縁膜６４が形成された結果物の全面に第２導電膜を直接に形成することもできる。しかし、セルアレイ領域ａに形成された予備ゲート層間絶縁膜６４及び周辺回路領域ｂに形成された予備ゲート層間絶縁膜６４の間の厚さの差をさらに増加させる必要がある場合、予備ゲート層間絶縁膜６４の上に周辺回路領域ｂを覆う第１フォトレジスタパターン６５を形成する。
【００３０】
図１０及び図１１を参照すると、第１フォトレジスタパターン６５をエッチングマスクで使用して追加絶縁膜６３を選択的にエッチングしてセルアレイ領域ａの内部の中間絶縁膜６１を露出させる追加絶縁膜パターン６３’を形成する。この時、追加絶縁膜６３は湿式エッチング工程を使用してエッチングすることが望ましい。次に、第１フォトレジスタパターン６５を除去した後、その結果物の全面に上部絶縁膜６７、例えば、ＣＶＤ酸化膜又は熱酸化膜を形成する。これによって、セルアレイ領域ａの内部に第１ゲート層間絶縁膜６４ａが形成され、周辺回路領域ｂに第１ゲート層間絶縁膜６４ａより厚い第２ゲート層間絶縁膜６４ｂが形成される。
【００３１】
第１ゲート層間絶縁膜６４ａは順次に積層された下部絶縁膜５９、中間絶縁膜６１及び上部絶縁膜６７を含み、第２ゲート層間絶縁膜６４ｂは順次に積層された下部絶縁膜５９、中間絶縁膜６１、追加絶縁膜パターン６３’及び上部絶縁膜６７を含む。結果的に、浮遊ゲートパターン５７ａの斜めになった側壁の上に形成された第１ゲート層間絶縁膜６４ａの第３垂直厚さＴ３及びゲート電極パターン５７ｂの上に形成された第２ゲート層間絶縁膜６４ｂの第４垂直厚さＴ４の間の差を従来技術に比べて非常に減少させ得る。
【００３２】
上部絶縁膜６７が形成された結果物の全面に第２導電膜６９を形成する。第２導電膜６９はドーピングされたポリシリコン膜又は耐火性金属膜を含むポリサイド膜で形成できる。次に、第２導電膜６９の上に第２フォトレジスタパターン７１を形成する。第２フォトレジスタパターン７１は第１活性領域及び第２活性領域の上部を横切る。
【００３３】
図１２及び図１３を参照すると、第２フォトレジスタパターン７１をエッチングマスクで使用して第２導電膜６９、第１及び第２ゲート層間絶縁膜６４ａ、６４ｂ及び浮遊ゲートパターン５７ａ及びゲート電極パターン５７ｂを連続的にエッチングする。その結果、セルアレイ領域ａ及び周辺回路領域ｂの内部に各々第１活性領域の上部を横切る複数の並行したワードラインパターン７４ａ及び第２活性領域の上部を横切るゲートパターン７４ｂが形成される。この時、図１０及び図１１に示すように、第３垂直厚さＴ３及び第４垂直厚さＴ４の間の差が従来技術に比べて非常に減少されるので、ゲートパターン７４ｂの両側の半導体基板５１にエッチング損傷が与えられることを防止できる。
【００３４】
ワードラインパターン７４Ｖａの各々は順次に積層された浮遊ゲート５７ｆ、第１ゲート層間絶縁膜６４ａ及び制御ゲート電極６９ｃを含む。ここで、浮遊ゲート５７ｆは制御ゲート電極６９ｃ及び第１活性領域が重畳される部分だけに形成される。又、ゲートパターン７４ｂは順次に積層されたゲート電極５７ｇ、第２ゲート層間絶縁膜６４ｂ及びダミーゲート電極６９ｄを含む。次に、第２フォトレジスタパターン７１を除去した後、通常の技術を使用してワードラインパターン７４ａ及びゲートパターン７４ｂの側壁にスペーサ７３を形成する。
【００３５】
ワードラインパターン７４ａ、ゲートパターン７４ｂ、素子分離膜５３及びスペーサ７３をイオン注入マスクで使用して第１及び第２活性領域に不純物を注入してソース／ドレイン領域７５ａ，７５ｂを形成する。スペーサ７３を形成する前、第２活性領域だけに選択的に１×１０12乃至１×１０14ｉｏｎ ａｔｏｍｓ／ｃｍ2の低ドーズで不純物を注入して周辺回路領域ｂの内部にＬＤＤ型のソース／ドレイン領域７５ｂを形成することもできる。次に、ソース／ドレイン領域７５ａ、７５ｂが形成された結果物の全面に第１層間絶縁膜７７を形成する。第１層間絶縁膜７７の上に第３フォトレジスタパターン７９を形成してダミーゲート電極６９ｄの一部分をエッチングするための領域を限定する。
【００３６】
図１４及び図１５を参照すると、第３フォトレジスタパターン７９をエッチングマスクで使用して第１層間絶縁膜７７、ダミーゲート電極６９ｄ及び第２ゲート層間絶縁膜６４ｂを連続的にエッチングしてゲート電極５７ｇの一部分を露出させる。次に、第３フォトレジスタパターンを除去した後、その結果物の全面に第２層間絶縁膜８１を形成する。第２層間絶縁膜８１及び第１層間絶縁膜７７をパターニングしてゲート電極５７ｇの一部分を露出させるコンタクトホール８３を形成する。この時、図示しないが、制御ゲート電極６９ｃの所定領域を露出させるコンタクトホールが形成されることもできる。
【００３７】
【発明の効果】
本発明によると、セルアレイ領域の内部の浮遊ゲートパターンの側壁に形成される第１ゲート層間絶縁膜の垂直厚さ及び周辺回路領域の内部のゲート電極パターンの上に形成される第２ゲート層間絶縁膜の垂直厚さの間の差を最小化させ得る。これによって、ワードラインパターン及びゲートパターンを形成するためのエッチング工程を実施する間、周辺回路領域の内部の活性領域にエッチング損傷が与えられることを防止できる。その結果、周辺回路領域に形成されるソース／ドレイン領域の接合漏洩電流の特性を改善できる。
【図面の簡単な説明】
【図１】従来の不揮発性メモリ素子の製造方法を説明するために断面図である。
【図２】従来の不揮発性メモリ素子の製造方法を説明するために断面図である。
【図３】従来の不揮発性メモリ素子の製造方法を説明するために断面図である。
【図４】従来の不揮発性メモリ素子の製造方法を説明するために断面図である。
【図５】一般的な不揮発性メモリ素子の平面図である。
【図６】図５のI−I’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図７】図５のII−II’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図８】図５のI−I’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図９】図５のII−II’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１０】図５のI−I’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１１】図５のII−II’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１２】図５のI−I’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１３】図５のII−II’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１４】図５のI−I’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１５】図５のII−II’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【符号の説明】
５３ 素子分離膜
５３ａ 第１活性領域
５３ｂ 第２活性領域
５５ トンネル酸化膜
５７ａ 浮遊ゲートパターン
５７ｂ ゲート電極パターン
５７ｆ 浮遊ゲート
５７ｇ ゲート電極
６４ 層間絶縁膜
５９ 下部絶縁膜
６１ 中間絶縁膜
６３ 追加絶縁膜
６４ 予備ゲート層間絶縁膜
６４ａ 第１ゲート層間絶縁膜
６４ｂ 第２ゲート層間絶縁膜
６７ 上部絶縁膜
６９ 第２導電膜
６９ｃ 制御ゲート電極
６９ｄ ダミーゲート電極
７３ スペーサ
７４ａ ワードラインパターン
７４ｂ ゲートパターン
７５ａ，７５ｂ ソース／ドレイン領域
７７ 第１層間絶縁膜
８１ 第２層間絶縁膜
８３ コンタクトホール
Claims (6)
- セルアレイ領域及び周辺回路領域を有する半導体基板を準備する段階と、
前記半導体基板に素子分離膜を形成して前記セルアレイ領域及び前記周辺回路領域に各々第１活性領域及び第２活性領域を限定する段階と、
前記第１及び第２活性領域の上にトンネル酸化膜を形成する段階と、前記トンネル酸化膜が形成された結果物の全面に第１導電膜を形成する段階と、
前記第１導電膜をパターニングして前記第１活性領域の上の前記トンネル酸化膜を覆う浮遊ゲートパターン及び前記周辺回路領域を覆うゲート電極パターンを形成する段階と、
前記浮遊ゲートパターンを含む前記セルアレイ領域の全面及び前記ゲート電極パターンの全面に各々第１ゲート層間絶縁膜及び前記第１ゲート層間絶縁膜より厚い第２ゲート層間絶縁膜を形成する段階と、
前記第１及び第２ゲート層間絶縁膜が形成された結果物の全面に第２導電膜を形成する段階とを含み、
前記第１ゲート層間絶縁膜は、前記第１活性領域の内部の前記浮遊ゲートパターンの傾斜した側壁に積層されるとともに、
前記第１及び第２ゲート層間絶縁膜を形成する段階は、前記浮遊ゲートパターン及び前記ゲート電極パターンが形成された結果物の全面に下部絶縁膜を熱酸化膜又はＣＶＤ酸化膜で形成する段階と、前記下部絶縁膜の上に中間絶縁膜をシリコン窒化膜で形成する段階と、前記周辺回路領域の内部の前記中間絶縁膜の上に選択的に追加絶縁膜パターンを形成する段階と、前記追加絶縁膜パターンが形成された結果物の全面に上部絶縁膜を形成する段階とを含む
ことを特徴とする不揮発性メモリ素子の製造方法。 - 前記追加絶縁膜パターンを形成する段階は、前記中間絶縁膜の上に前記中間絶縁膜に対してエッチング選択比を有する追加絶縁膜を形成する段階と、前記追加絶縁膜をパターニングして前記セルアレイ領域の内部の前記中間絶縁膜を露出させる段階とを含む
ことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。 - 前記追加絶縁膜はＣＶＤ酸化膜で形成する
ことを特徴とする請求項２に記載の不揮発性メモリ素子の製造方法。 - 前記追加絶縁膜をパターニングする工程は湿式エッチング工程を使用して実施する
ことを特徴とする請求項２に記載の不揮発性メモリ素子の製造方法。 - 前記上部絶縁膜は熱酸化膜又はＣＶＤ酸化膜で形成する
ことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。 - 前記第２導電膜を形成する段階の後、前記第２導電膜、前記第１及び第２ゲート層間絶縁膜、前記浮遊ゲートパターン、及び前記ゲート電極パターンをパターニングして前記第１活性領域の上部を横切るワードラインパターン及び前記第２活性領域の上部を横切るゲートパターンを形成する段階を含み、前記ワードラインパターンは前記前１活性領域の上部を横切る制御ゲート電極、前記制御ゲート電極及び前記第１活性領域の間に介在された浮遊ゲート及び前記制御ゲート電極及び前記浮遊ゲートの間に介在された第１ゲート層間絶縁膜を含み、前記ゲートパターンは順次に積層されたゲート電極、第２ゲート層間絶縁膜及びダミーゲート電極を含む
ことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
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