JP4588276B2 - 不揮発性メモリ素子の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に関し、さらには不揮発性メモリ素子及びその製造方法に関する。
【0002】
【従来の技術】
不揮発性メモリ素子は電源が供給されなくても前の状態のデータを維持する特性を有する。従って、不揮発性メモリ素子は携帯用端末器又はメモリカード等に幅広く使用されている。
【0003】
不揮発性メモリ素子は、複数のセルトランジスタが2次元的に配列されたセルアレイ領域とセルトランジスタを駆動させるための周辺回路領域を含む。通常のセルトランジスタは積層ゲート構造を有し、周辺回路のトランジスタ、特に、リード用トランジスタも積層ゲート構造を有する。
【0004】
図1乃至図4は従来の不揮発性メモリ素子を製造する方法を説明するための断面図である。参照符号a及びbで表示された部分は各々セルアレイ領域及び周辺回路領域を示す。特に、セルアレイ領域aは互いに並行した制御ゲート電極の間の領域を示す断面図であり、周辺回路領域bは周辺回路トランジスタのゲート電極を横切る方向に沿う断面図である。
【0005】
図1を参照すると、半導体基板1の所定領域に素子分離膜3を形成して活性領域を限定する。活性領域の上に100Å以下の薄い厚さのトンネル酸化膜5を形成する。トンネル酸化膜5が形成された結果物の全面に第1導電膜を形成し、第1導電膜をパターニングしてセルアレイ領域aの活性領域を覆う浮遊ゲートパターン7a及び周辺回路領域bを覆うゲート電極パターン7bを形成する。浮遊ゲートパターン7aは図1に示すようにセルアレイ領域aの内部の活性領域だけを覆い、ゲート電極パターン7bは周辺回路領域bの全体を覆う。
【0006】
浮遊ゲートパターン7a及びゲート電極パターン7bが形成された結果物の全面にゲート層間絶縁膜9を形成する。ここで、浮遊ゲートパターン7aの側壁の上に形成されたゲート層間絶縁膜9の第1垂直厚さT1は図1に示すように周辺回路領域bに形成されたゲート層間絶縁膜9の第2垂直厚さT2に比べて非常に厚い。
【0007】
図2を参照すると、ゲート層間絶縁膜9が形成された結果物の全面に第2導電膜11を形成する。第2導電膜11の上にフォトレジスタパターン13を形成する。フォトレジスタパターン13はセルアレイ領域a及び周辺回路領域bの内部に各々ワードラインパターン及びゲートパターンを限定するために形成する。
【0008】
図3を参照すると、フォトレジスタパターン13をエッチングマスクで使用して第2導電膜11及びゲート層間絶縁膜9を連続的にエッチングしてセルアレイ領域a及び周辺回路領域bの内部に各々制御ゲート電極(図示しない)及びダミーゲート電極11dを形成する。この時、エッチング工程はセルアレイ領域aの内部の浮遊ゲートパターン7aの側壁に形成されたゲート層間絶縁膜9が完全に除去される時まで実施する。これによって、周辺回路領域bの内部のゲート電極パターン7bは過エッチングされて一定深さDだけリセスされたゲート電極パターン7b’が形成される。さらに、周辺回路領域bはセルアレイ領域aに比べてパターン密度が低いので、ローディング効果によって周辺回路領域bでのエッチング率はセルアレイ領域aでのエッチング率に比べて速い。結果的に、リセスされたゲート電極パターン7b’の厚さはセルアレイ領域aに残存する浮遊ゲートパターン7aの厚さより薄くなることもできる。
【0009】
図4を参照すると、フォトレジスタパターン13をエッチングマスクで使用して浮遊ゲートパターン7a及びリセスされたゲート電極パターン7b’をエッチングしてセルアレイ領域a及び周辺回路領域bに各々ワードラインパターン(図示しない)及びゲートパターンを形成する。ゲートパターンは順次に積層されたゲート電極7g、ゲート層間絶縁膜9及びダミーゲート電極11dで構成される。この時、図4に示すようにゲート電極11dの両側に位置する半導体基板1の表面Aは過エッチングされる。結果的に、ゲート電極11dは両側に位置する半導体基板1にエッチング損傷が与えられる。このようなエッチング損傷は半導体基板の結晶欠陥を誘発させて後続工程で形成されるソース/ドレイン領域の接合漏洩電流特性を非常に低下させる。
【0010】
【発明が解決しようとする課題】
本発明は、ワードラインパターン及びゲートパターンを形成する間、周辺回路領域の半導体基板に与えられるエッチング損傷を防止するために、周辺回路領域のゲート層間絶縁膜がセルアレイ領域の層間絶縁膜より厚い不揮発性メモリ素子を提供することを目的とする。
【0011】
本発明は、周辺回路領域にセルアレイ領域のゲート層間絶縁膜より厚いゲート層間絶縁膜を形成することによって、ワードラインパターン及びゲートパターンを形成する間、周辺回路の半導体基板に与えられるエッチング損傷を最小化できる不揮発性メモリ素子の製造方法を提供することを他の目的とする。
【0012】
【課題を解決するための手段】
前述の目的を達成するために、本発明は周辺回路領域のゲート層間絶縁膜がセルアレイ領域のゲート層間絶縁膜より厚い不揮発性メモリ素子を提供する。この不揮発性メモリ素子は半導体基板に形成され、第1及び第2活性領域を限定する素子分離膜、第1活性領域の上部を横切るワードラインパターン及び第2活性領域の上部を横切るゲートパターンを含む。ワードラインパターンは第1活性領域の上部を横切る制御ゲート電極と、制御ゲート電極及び第1活性領域の間に介在された浮遊ゲートと、浮遊ゲート及び制御ゲートの電極の間に介在された第1ゲート層間絶縁膜とを含む。又、ゲートパターンは順次に積層されたゲート電極と、第2ゲート層間絶縁膜と、ダミーゲート電極とを含む。ここで、第2ゲート層間絶縁膜は第1ゲート層間絶縁膜より厚い。
【0013】
望ましくは、第1ゲート層間絶縁膜は順次に積層された第1下部絶縁膜と、第1中間絶縁膜と、第1上部絶縁膜とを含み、第2ゲート層間絶縁膜は順次に積層された第2下部絶縁膜と、第2中間絶縁膜と、追加絶縁膜と、第2上部絶縁膜とを含む。第1下部絶縁膜、第1中間絶縁膜及び第1上部絶縁膜は各々第2下部絶縁膜、第2中間絶縁膜及び第2上部絶縁膜と同一の物質膜である。
【0014】
第1及び第2下部絶縁膜は熱酸化膜又はCVD酸化膜であることが望ましく、第1及び第2中間絶縁膜はシリコン窒化膜であることが望ましい。又、追加絶縁膜は第1及び第2中間絶縁膜に対してエッチング選択比を有する物質膜、例えば、CVD酸化膜であることが望ましい。
【0015】
これに加えて、第1及び第2上部絶縁膜は熱酸化膜又はCVD酸化膜であることが望ましい。
【0016】
前述した他の目的を達成するために、本発明は不揮発性メモリ素子の製造方法を提供する。この方法はセルアレイ領域及び周辺回路領域を有する半導体基板に素子分離膜を形成してセルアレイ領域及び周辺回路領域に各々第1及び第2活性領域を限定し、第1及び第2活性領域の上にトンネル酸化膜を形成することを含む。トンネル酸化膜が形成された結果物の全面に第1導電膜を形成し、第1導電膜をパターニングして第1活性領域を覆う浮遊ゲートパターン及び周辺回路領域を覆うゲート電極パターンを形成する。浮遊ゲートパターンを有するセルアレイ領域の全面及びゲート電極パターンの全面に各々第1ゲート層間絶縁膜及び第1ゲート層間絶縁膜より厚い第2ゲート層間絶縁膜を形成する。第1及び第2ゲート層間絶縁膜が形成された結果物の全面に第2導電膜を形成する。
【0017】
第1ゲート層間絶縁膜は第1下部絶縁膜、第1層間絶縁膜及び第1上部絶縁膜を積層させて形成することが望ましい。又、第2ゲート層間絶縁膜は第2下部絶縁膜、第2中間絶縁膜、追加絶縁膜及び第2上部絶縁膜を順次に積層させて形成することが望ましい。ここで、第1及び第2下部絶縁膜は同一の工程段階で形成され、第1及び第2中間絶縁膜も同一の工程段階で形成される。これと同様に、第1及び第2上部絶縁膜は同一の工程段階で形成される。
【0018】
詳しくは、第1及び第2ゲート層間絶縁膜を形成する方法は浮遊ゲートパターン及びゲート電極パターンが形成された結果物の全面に下部絶縁膜を形成することを含む。下部絶縁膜の上に中間絶縁膜を形成し、周辺回路領域の内部の中間絶縁膜の上に選択的に追加絶縁膜パターンを形成する。追加絶縁膜パターンは中間絶縁膜に対してエッチング選択比を有する物質膜で形成することが望ましい。次に、追加絶縁膜パターンが形成された結果物の全面に上部絶縁膜を形成する。
【0019】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限られなく、他の形態に具体化されることもできる。ここに紹介される実施形態は開示された内容が徹底し、完全になるように、そして、当業者に本発明の思想が十分に伝達されるようにするために提供される。図において、層及び領域の厚さは明確性のために誇張されたものである。又、層が他の層又は基板の“上”にある場合、これは他の層又は基板の上に直接に形成されることもでき、又は、それらの間に第3の層が介在されることもできる。明細書において、同一の参照番号は同一の構成要素を示す。又、図において、参照符号“a”及び“b”で表示した部分は各々セルアレイ領域及び周辺回路領域を示す。特に、周辺回路領域bは不揮発性メモリ素子の低電圧トランジスタ、即ち、リード用トランジスタが形成される領域を示す。
【0020】
図5は一般的なNAND型フラッシュメモリ素子の平面図である。
【0021】
図5を参照すると、セルアレイ領域aの内部に並行した第1活性領域53aが配置され、周辺回路領域bの内部に第2活性領域53bが配置される。第1及び第2活性領域53a,53bは半導体基板の所定領域に形成される素子分離膜(図示しない)によって限定される。複数の並行したワードラインパターンが第1活性領域53aの上部を横切り、ゲートパターンは第2活性領域53bの上部を横切る。
【0022】
各ワードラインパターンは、第1活性領域53aの上部を横切る制御ゲート電極69cと、制御ゲート電極69c及び第1活性領域53aの間に介在された浮遊ゲート57fと、制御ゲート電極69c及び浮遊ゲート57fの間に介在された第1ゲート層間絶縁膜(図示しない)とを含む。又、ゲートパターンは順次に積層されたゲート電極57gと、第1ゲート層間絶縁膜より厚い第2層間絶縁膜(図示しない)と、ダミーゲート電極69dを含む。結果的に、ゲート電極57gはダミーゲート電極69dと重畳される。望ましくは、図5に示すように、ダミーゲート電極69dはゲート電極57gの一部分と重畳される。従って、ダミーゲート電極69dによって覆われるゲート電極57gの所定領域をコンタクトホール83を使用して露出させることが容易である。
【0023】
浮遊ゲート57fはワードラインパターンを形成する間、第1活性領域53aを覆う浮遊ゲートパターン57aを自己整合方式を使用してエッチングして形成される。
【0024】
第1ゲート層間絶縁膜は順次に積層された下部絶縁膜、中間絶縁膜及び上部絶縁膜を含み、第2ゲート層間絶縁膜は順次に積層された下部絶縁膜、中間絶縁膜、追加絶縁膜及び上部絶縁膜を含む。従って、第2ゲート層間絶縁膜は第1層間絶縁膜に比べて追加絶縁膜の厚さだけ厚い。下部絶縁膜は熱酸化膜であることが望ましく、中間絶縁膜はシリコン窒化膜であることが望ましい。又、追加酸化膜は中間絶縁膜に対してエッチング選択比を有する物質膜、例えば、CVD酸化膜であることが望ましく、上部絶縁膜は熱酸化膜又はCVD酸化膜であることが望ましい。
【0025】
図6、図8、図10、図12及び図14は、図5のI−I’線に沿う断面図であり、図7、図9、図11、図13及び図15は図5のII−II’線に沿う断面図である。
【0026】
図6及び図7を参照すると、半導体基板51の所定領域に素子分離膜53を形成してセルアレイ領域a及び周辺回路領域bに各々第1活性領域(図5の53a)及び第2活性領域(図5の53b)を限定する。素子分離膜は通常の素子分離工程、例えば、LOCOS(local oxidation of silicon)工程又はトレンチ素子分離工程を使用して形成できる。第1及び第2活性領域の上にトンネル酸化膜55を形成する。トンネル酸化膜55は100Å以下の薄い厚さの熱酸化膜で形成する。
【0027】
トンネル酸化膜が形成された結果物の全面に第1導電膜、例えば、ドーピングされたポリシリコン膜を形成する。第1導電膜をパターニングして第1活性領域を覆う浮遊ゲートパターン57a及び周辺回路領域bの全面を覆うゲート電極パターン57bを形成する。結果的に、図6に示すように、セルアレイ領域aの内部の素子分離膜53が露出される。ここで、第1導電膜をパターニングする工程は浮遊ゲートパターン57bの側壁が図6に示すようにプラスの傾斜を有するように実施することが望ましい。これは、後続工程で第2導電膜を形成する間、浮遊ゲートパターン57aの間にギャップ領域の内部にボイドが形成されることを防止するためである。
【0028】
図8及び図9を参照すると、浮遊ゲートパターン57a及びゲート電極パターン57bが形成された結果物の全面に予備ゲート層間絶縁膜64を形成する。予備ゲート層間絶縁膜64は下部絶縁膜59、中間絶縁膜61及び追加絶縁膜63を順次に積層させて形成する。ここで、下部絶縁膜59は熱酸化膜又はCVD酸化膜で形成することが望ましく、中間絶縁膜61はシリコン窒化膜で形成することが望ましい。又、追加絶縁膜63は中間絶縁膜61に対してエッチング選択比を有する物質膜、例えば、CVD酸化膜で形成することが望ましい。
【0029】
追加絶縁膜63をCVD酸化膜で形成する場合、セルアレイ領域aに形成されるCVD酸化膜は周辺回路領域bに形成されるCVD酸化膜に比べて薄く形成され得る。これは、パターン密度の差に従って物質膜の蒸着速度が異なるCVD工程の特性のためである。結果的に、周辺回路領域bに形成された予備ゲート層間絶縁膜64はセルアレイ領域aに形成される予備ゲート層間絶縁膜64より厚いことができる。これによって、後続工程で予備ゲート層間絶縁膜64が形成された結果物の全面に第2導電膜を直接に形成することもできる。しかし、セルアレイ領域aに形成された予備ゲート層間絶縁膜64及び周辺回路領域bに形成された予備ゲート層間絶縁膜64の間の厚さの差をさらに増加させる必要がある場合、予備ゲート層間絶縁膜64の上に周辺回路領域bを覆う第1フォトレジスタパターン65を形成する。
【0030】
図10及び図11を参照すると、第1フォトレジスタパターン65をエッチングマスクで使用して追加絶縁膜63を選択的にエッチングしてセルアレイ領域aの内部の中間絶縁膜61を露出させる追加絶縁膜パターン63’を形成する。この時、追加絶縁膜63は湿式エッチング工程を使用してエッチングすることが望ましい。次に、第1フォトレジスタパターン65を除去した後、その結果物の全面に上部絶縁膜67、例えば、CVD酸化膜又は熱酸化膜を形成する。これによって、セルアレイ領域aの内部に第1ゲート層間絶縁膜64aが形成され、周辺回路領域bに第1ゲート層間絶縁膜64aより厚い第2ゲート層間絶縁膜64bが形成される。
【0031】
第1ゲート層間絶縁膜64aは順次に積層された下部絶縁膜59、中間絶縁膜61及び上部絶縁膜67を含み、第2ゲート層間絶縁膜64bは順次に積層された下部絶縁膜59、中間絶縁膜61、追加絶縁膜パターン63’及び上部絶縁膜67を含む。結果的に、浮遊ゲートパターン57aの斜めになった側壁の上に形成された第1ゲート層間絶縁膜64aの第3垂直厚さT3及びゲート電極パターン57bの上に形成された第2ゲート層間絶縁膜64bの第4垂直厚さT4の間の差を従来技術に比べて非常に減少させ得る。
【0032】
上部絶縁膜67が形成された結果物の全面に第2導電膜69を形成する。第2導電膜69はドーピングされたポリシリコン膜又は耐火性金属膜を含むポリサイド膜で形成できる。次に、第2導電膜69の上に第2フォトレジスタパターン71を形成する。第2フォトレジスタパターン71は第1活性領域及び第2活性領域の上部を横切る。
【0033】
図12及び図13を参照すると、第2フォトレジスタパターン71をエッチングマスクで使用して第2導電膜69、第1及び第2ゲート層間絶縁膜64a、64b及び浮遊ゲートパターン57a及びゲート電極パターン57bを連続的にエッチングする。その結果、セルアレイ領域a及び周辺回路領域bの内部に各々第1活性領域の上部を横切る複数の並行したワードラインパターン74a及び第2活性領域の上部を横切るゲートパターン74bが形成される。この時、図10及び図11に示すように、第3垂直厚さT3及び第4垂直厚さT4の間の差が従来技術に比べて非常に減少されるので、ゲートパターン74bの両側の半導体基板51にエッチング損傷が与えられることを防止できる。
【0034】
ワードラインパターン74Vaの各々は順次に積層された浮遊ゲート57f、第1ゲート層間絶縁膜64a及び制御ゲート電極69cを含む。ここで、浮遊ゲート57fは制御ゲート電極69c及び第1活性領域が重畳される部分だけに形成される。又、ゲートパターン74bは順次に積層されたゲート電極57g、第2ゲート層間絶縁膜64b及びダミーゲート電極69dを含む。次に、第2フォトレジスタパターン71を除去した後、通常の技術を使用してワードラインパターン74a及びゲートパターン74bの側壁にスペーサ73を形成する。
【0035】
ワードラインパターン74a、ゲートパターン74b、素子分離膜53及びスペーサ73をイオン注入マスクで使用して第1及び第2活性領域に不純物を注入してソース/ドレイン領域75a,75bを形成する。スペーサ73を形成する前、第2活性領域だけに選択的に1×1012乃至1×1014ion atoms/cm2の低ドーズで不純物を注入して周辺回路領域bの内部にLDD型のソース/ドレイン領域75bを形成することもできる。次に、ソース/ドレイン領域75a、75bが形成された結果物の全面に第1層間絶縁膜77を形成する。第1層間絶縁膜77の上に第3フォトレジスタパターン79を形成してダミーゲート電極69dの一部分をエッチングするための領域を限定する。
【0036】
図14及び図15を参照すると、第3フォトレジスタパターン79をエッチングマスクで使用して第1層間絶縁膜77、ダミーゲート電極69d及び第2ゲート層間絶縁膜64bを連続的にエッチングしてゲート電極57gの一部分を露出させる。次に、第3フォトレジスタパターンを除去した後、その結果物の全面に第2層間絶縁膜81を形成する。第2層間絶縁膜81及び第1層間絶縁膜77をパターニングしてゲート電極57gの一部分を露出させるコンタクトホール83を形成する。この時、図示しないが、制御ゲート電極69cの所定領域を露出させるコンタクトホールが形成されることもできる。
【0037】
【発明の効果】
本発明によると、セルアレイ領域の内部の浮遊ゲートパターンの側壁に形成される第1ゲート層間絶縁膜の垂直厚さ及び周辺回路領域の内部のゲート電極パターンの上に形成される第2ゲート層間絶縁膜の垂直厚さの間の差を最小化させ得る。これによって、ワードラインパターン及びゲートパターンを形成するためのエッチング工程を実施する間、周辺回路領域の内部の活性領域にエッチング損傷が与えられることを防止できる。その結果、周辺回路領域に形成されるソース/ドレイン領域の接合漏洩電流の特性を改善できる。
【図面の簡単な説明】
【図1】従来の不揮発性メモリ素子の製造方法を説明するために断面図である。
【図2】従来の不揮発性メモリ素子の製造方法を説明するために断面図である。
【図3】従来の不揮発性メモリ素子の製造方法を説明するために断面図である。
【図4】従来の不揮発性メモリ素子の製造方法を説明するために断面図である。
【図5】一般的な不揮発性メモリ素子の平面図である。
【図6】図5のI−I’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図7】図5のII−II’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図8】図5のI−I’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図9】図5のII−II’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図10】図5のI−I’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図11】図5のII−II’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図12】図5のI−I’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図13】図5のII−II’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図14】図5のI−I’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図15】図5のII−II’線に沿って本発明による不揮発性メモリ素子の製造方法を説明するための断面図である。
【符号の説明】
53 素子分離膜
53a 第1活性領域
53b 第2活性領域
55 トンネル酸化膜
57a 浮遊ゲートパターン
57b ゲート電極パターン
57f 浮遊ゲート
57g ゲート電極
64 層間絶縁膜
59 下部絶縁膜
61 中間絶縁膜
63 追加絶縁膜
64 予備ゲート層間絶縁膜
64a 第1ゲート層間絶縁膜
64b 第2ゲート層間絶縁膜
67 上部絶縁膜
69 第2導電膜
69c 制御ゲート電極
69d ダミーゲート電極
73 スペーサ
74a ワードラインパターン
74b ゲートパターン
75a,75b ソース/ドレイン領域
77 第1層間絶縁膜
81 第2層間絶縁膜
83 コンタクトホール
Claims (6)
- セルアレイ領域及び周辺回路領域を有する半導体基板を準備する段階と、
前記半導体基板に素子分離膜を形成して前記セルアレイ領域及び前記周辺回路領域に各々第1活性領域及び第2活性領域を限定する段階と、
前記第1及び第2活性領域の上にトンネル酸化膜を形成する段階と、前記トンネル酸化膜が形成された結果物の全面に第1導電膜を形成する段階と、
前記第1導電膜をパターニングして前記第1活性領域の上の前記トンネル酸化膜を覆う浮遊ゲートパターン及び前記周辺回路領域を覆うゲート電極パターンを形成する段階と、
前記浮遊ゲートパターンを含む前記セルアレイ領域の全面及び前記ゲート電極パターンの全面に各々第1ゲート層間絶縁膜及び前記第1ゲート層間絶縁膜より厚い第2ゲート層間絶縁膜を形成する段階と、
前記第1及び第2ゲート層間絶縁膜が形成された結果物の全面に第2導電膜を形成する段階とを含み、
前記第1ゲート層間絶縁膜は、前記第1活性領域の内部の前記浮遊ゲートパターンの傾斜した側壁に積層されるとともに、
前記第1及び第2ゲート層間絶縁膜を形成する段階は、前記浮遊ゲートパターン及び前記ゲート電極パターンが形成された結果物の全面に下部絶縁膜を熱酸化膜又はCVD酸化膜で形成する段階と、前記下部絶縁膜の上に中間絶縁膜をシリコン窒化膜で形成する段階と、前記周辺回路領域の内部の前記中間絶縁膜の上に選択的に追加絶縁膜パターンを形成する段階と、前記追加絶縁膜パターンが形成された結果物の全面に上部絶縁膜を形成する段階とを含む
ことを特徴とする不揮発性メモリ素子の製造方法。 - 前記追加絶縁膜パターンを形成する段階は、前記中間絶縁膜の上に前記中間絶縁膜に対してエッチング選択比を有する追加絶縁膜を形成する段階と、前記追加絶縁膜をパターニングして前記セルアレイ領域の内部の前記中間絶縁膜を露出させる段階とを含む
ことを特徴とする請求項1に記載の不揮発性メモリ素子の製造方法。 - 前記追加絶縁膜はCVD酸化膜で形成する
ことを特徴とする請求項2に記載の不揮発性メモリ素子の製造方法。 - 前記追加絶縁膜をパターニングする工程は湿式エッチング工程を使用して実施する
ことを特徴とする請求項2に記載の不揮発性メモリ素子の製造方法。 - 前記上部絶縁膜は熱酸化膜又はCVD酸化膜で形成する
ことを特徴とする請求項1に記載の不揮発性メモリ素子の製造方法。 - 前記第2導電膜を形成する段階の後、前記第2導電膜、前記第1及び第2ゲート層間絶縁膜、前記浮遊ゲートパターン、及び前記ゲート電極パターンをパターニングして前記第1活性領域の上部を横切るワードラインパターン及び前記第2活性領域の上部を横切るゲートパターンを形成する段階を含み、前記ワードラインパターンは前記前1活性領域の上部を横切る制御ゲート電極、前記制御ゲート電極及び前記第1活性領域の間に介在された浮遊ゲート及び前記制御ゲート電極及び前記浮遊ゲートの間に介在された第1ゲート層間絶縁膜を含み、前記ゲートパターンは順次に積層されたゲート電極、第2ゲート層間絶縁膜及びダミーゲート電極を含む
ことを特徴とする請求項1に記載の不揮発性メモリ素子の製造方法。
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TWI253746B (en) * | 2003-10-24 | 2006-04-21 | Fujitsu Ltd | Semiconductor device group and method for fabricating the same, and semiconductor device and method for fabricating the same |
US7091089B2 (en) * | 2004-06-25 | 2006-08-15 | Freescale Semiconductor, Inc. | Method of forming a nanocluster charge storage device |
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KR100647001B1 (ko) * | 2005-03-09 | 2006-11-23 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 전극 형성방법 |
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KR100772355B1 (ko) * | 2006-04-14 | 2007-11-01 | 에스 초이 데이비드 | 메모리 셀 크기를 줄인 낸드 플래쉬 메모리 장치 및 그제조 방법 |
JP5032145B2 (ja) | 2006-04-14 | 2012-09-26 | 株式会社東芝 | 半導体装置 |
JP4783210B2 (ja) * | 2006-05-31 | 2011-09-28 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
JP4764284B2 (ja) * | 2006-08-11 | 2011-08-31 | 株式会社東芝 | 半導体装置およびその製造方法 |
JP5111980B2 (ja) | 2006-09-06 | 2013-01-09 | 株式会社東芝 | 半導体装置 |
KR100871545B1 (ko) * | 2007-06-25 | 2008-12-01 | 주식회사 동부하이텍 | 플래쉬 메모리 소자 및 그 제조 방법 |
KR100919342B1 (ko) * | 2007-09-06 | 2009-09-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
JP2012049455A (ja) | 2010-08-30 | 2012-03-08 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の製造方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4972378A (en) * | 1988-06-24 | 1990-11-20 | Kabushiki Kaisha Toshiba | Nonvolatile memory circuit device performing stable operation in wide range of power source voltage level |
JPH03245567A (ja) * | 1990-02-23 | 1991-11-01 | Toshiba Corp | 半導体装置 |
JPH03283570A (ja) * | 1990-03-30 | 1991-12-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH07135264A (ja) * | 1993-06-28 | 1995-05-23 | Nec Corp | 半導体集積回路装置の製造方法 |
JPH08316345A (ja) * | 1995-05-19 | 1996-11-29 | Sony Corp | 半導体装置およびその製造方法 |
JPH09121028A (ja) * | 1995-08-22 | 1997-05-06 | Nippon Steel Corp | 半導体装置及びその製造方法 |
JPH10303401A (ja) * | 1997-02-25 | 1998-11-13 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
JP2936608B2 (ja) * | 1989-12-22 | 1999-08-23 | ソニー株式会社 | 半導体不揮発性メモリの製造方法 |
JP3271105B2 (ja) * | 1993-10-28 | 2002-04-02 | ソニー株式会社 | 半導体装置及びその形成方法 |
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JP2643112B2 (ja) * | 1994-09-14 | 1997-08-20 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
JPH09219457A (ja) * | 1996-02-14 | 1997-08-19 | Toshiba Microelectron Corp | 半導体装置の製造方法 |
KR100268894B1 (ko) * | 1998-09-29 | 2000-10-16 | 김영환 | 플래쉬 메모리 소자의 제조방법 |
US6284637B1 (en) * | 1999-03-29 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Method to fabricate a floating gate with a sloping sidewall for a flash memory |
KR100350055B1 (ko) * | 1999-12-24 | 2002-08-24 | 삼성전자 주식회사 | 다중 게이트 절연막을 갖는 반도체소자 및 그 제조방법 |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4972378A (en) * | 1988-06-24 | 1990-11-20 | Kabushiki Kaisha Toshiba | Nonvolatile memory circuit device performing stable operation in wide range of power source voltage level |
JPH03245567A (ja) * | 1990-02-23 | 1991-11-01 | Toshiba Corp | 半導体装置 |
JPH03283570A (ja) * | 1990-03-30 | 1991-12-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH07135264A (ja) * | 1993-06-28 | 1995-05-23 | Nec Corp | 半導体集積回路装置の製造方法 |
JPH08316345A (ja) * | 1995-05-19 | 1996-11-29 | Sony Corp | 半導体装置およびその製造方法 |
JPH09121028A (ja) * | 1995-08-22 | 1997-05-06 | Nippon Steel Corp | 半導体装置及びその製造方法 |
JPH10303401A (ja) * | 1997-02-25 | 1998-11-13 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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