JP3230222B2 - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、DRAMと称されてい
る半導体記憶装置及びその製造方法に関するものであ
る。
【0002】
【従来の技術】DRAMでは、図10に示す様に、メモ
リセルを構成するキャパシタ11のプレート電極12に
対する引き出し線13とビット線14とを同一層の導電
膜で形成する場合が多く、その場合は、メモリセルを構
成するトランジスタ15に対するビット線14用のコン
タクト孔16とプレート電極12に対する引き出し線1
3用のコンタクト孔17とを同じ工程で同時に開孔する
のが通常である。
【0003】この様なDRAMを製造するためには、図
11に示す様に、メモリセル部21にトランジスタ15
を形成し、このトランジスタ15を層間絶縁膜22で覆
う。そして、キャパシタ11を形成し、このキャパシタ
11のプレート電極12をメモリセル部21と周辺回路
部(図示せず)との接続部23にまで延在させる。
【0004】そして更に、キャパシタ11を層間絶縁膜
24、25、26で覆い、層間絶縁膜26上にレジスト
27を塗布し、コンタクト孔16、17に対応する開口
31、32をレジスト27にパターニングする。なお、
層間絶縁膜25は平坦化用であり、層間絶縁膜24は層
間絶縁膜25をレジスト(図示せず)と共にエッチバッ
クする際の下地である。
【0005】その後、図10に示した様に、レジスト2
7をマスクにして層間絶縁膜26、25、24、22を
RIEでエッチングして、コンタクト孔16、17を同
時に開孔し、レジスト27を除去した後、引き出し線1
3とビット線14とを同時にパターニングする。
【0006】
【発明が解決しようとする課題】ところが、図10から
も明らかな様に、コンタクト孔16の位置における層間
絶縁膜22、24、25、26の膜厚と、コンタクト孔
17の位置における層間絶縁膜24、26の膜厚との差
が大きい。このため、コンタクト孔16、17の開孔に
際して、浅いコンタクト孔17の位置がオーバエッチン
グされ、プレート電極12が突き抜けてしまうおそれが
あった。
【0007】プレート電極12が突き抜けると、このプ
レート電極12と引き出し線13とを十分にはコンタク
トさせることができない。従って、図10、11に示し
た一従来例のDRAM及びその製造方法では、高い歩留
りではDRAMを製造することができなかった。
【0008】
【課題を解決するための手段】本発明による半導体記憶
装置の製造方法は、トランジスタ15とキャパシタ11
とでメモリセルを構成し、前記トランジスタ15に対す
るビット線14用の第1のコンタクト孔16と前記キャ
パシタ11のプレート電極12に対する引き出し線13
用の第2のコンタクト孔17とを同時に開孔する半導体
記憶装置の製造方法において、前記第2のコンタクト孔
17を開孔すべき位置の両側または周囲にワード線3
6、37であって前記メモリセルを構成しないもの37
を形成する工程と、前記トランジスタ15に対する前記
キャパシタ11、52の記憶ノード電極46、47用の
第3のコンタクト孔44、45であって前記メモリセル
を構成しないもの45を前記位置に形成する工程と、前
記記憶ノード電極46、47であって前記メモリセルを
構成しないもの47を前記位置に形成する工程とを有す
ことを特徴としている。
【0009】本発明による半導体記憶装置は、トランジ
スタ15とキャパシタ11とでメモリセルが構成されて
おり、前記トランジスタ15に対するビット線14用の
第1のコンタクト孔16と前記キャパシタ11のプレー
ト電極12に対する引き出し線13用の第2のコンタク
ト孔17とが設けられている半導体記憶装置において、
前記第2のコンタクト孔17の下方部の両側または周囲
に設けられているワード線36、37であって前記メモ
リセルを構成していないもの37と、前記下方部に設け
られており前記トランジスタ15に対する前記キャパシ
タ11、52の 記憶ノード電極46、47用の第3のコ
ンタクト孔44、45であって前記メモリセルを構成し
ていないもの45と、前記下方部に設けられている前記
記憶ノード電極46、47であって前記メモリセルを構
成していないもの47とを有することを特徴としてい
る。
【0010】
【作用】本発明による半導体記憶装置の製造方法では、
各々がダミーであるワード線37と記憶ノード電極47
と記憶ノード電極47用の第3のコンタクト孔45との
総てによって、プレート電極12に対する引き出し線1
3用の第2のコンタクト孔17を開孔すべき位置に、凹
状の段差が予め形成される。
【0011】そして、この段差のために、第2のコンタ
クト孔17を開孔すべき位置における層間絶縁膜24、
25、26の垂直方向の膜厚が見かけ上で厚くなる。従
って、第2のコンタクト孔17の深さがビット線14用
の第1のコンタクト孔16の深さに近くなり、プレート
電極12に対するオーバエッチングによってプレート電
極12が突き抜けることに対する余裕が大きくなる。
【0012】また、第2のコンタクト孔17を開孔すべ
き位置に記憶ノード電極47を形成するので、プレート
電極12に対するオーバエッチングによってプレート電
極12が突き抜けても、その下層の記憶ノード電極47
のために、それ以上のオーバエッチングが進行しにく
い。
【0013】しかも、各々がダミーであるワード線37
や記憶ノード電極47や記憶ノード電極47用の第3の
コンタクト孔45を形成しても、これらはメモリセルの
形成と同時に形成することができるので、製造工程は増
加しない。
【0014】本発明による半導体記憶装置では、各々が
ダミーであるワード線37と記憶ノード電極47と記憶
ノード電極47用の第3のコンタクト孔45との総てに
よって、プレート電極12に対する引き出し線13用の
第2のコンタクト孔17の下 方部に、凹状の段差が予め
設けられている。
【0015】そして、この段差のために、第2のコンタ
クト孔17の下方部における層間絶縁膜24、25、2
6の垂直方向の膜厚が見かけ上で厚くなっている。従っ
て、第2のコンタクト孔17の深さがビット線14用の
第1のコンタクト孔16の深さに近くなっており、第1
のコンタクト孔16と第2のコンタクト孔17とを同時
に開孔しても、プレート電極12に対するオーバエッチ
ングによってプレート電極12が突き抜けることに対す
る余裕が大きくなっている。
【0016】また、第2のコンタクト孔17の下方部に
記憶ノード電極47が設けられているので、プレート電
極12に対するオーバエッチングによってプレート電極
12が突き抜けても、その下層の記憶ノード電極47の
ために、それ以上のオーバエッチングが進行しにくい。
【0017】しかも、各々がダミーであるワード線37
や記憶ノード電極47や記憶ノード電極47用の第3の
コンタクト孔45を形成しても、これらはメモリセルの
形成と同時に形成することができるので、製造工程は増
加しない。
【0018】
【実施例】以下、本発明の第1〜第3実施例を、図1〜
9を参照しながら説明する。なお、図10、11に示し
た一従来例と対応する構成部分には、同一の符号を付し
てある。
【0019】図1が第1実施例によって製造した埋込み
コンタクト構造のDRAMを示しており、図2〜7が第
1実施例を示している。この第1実施例では、図2に示
す様に、P型のSi基板等の半導体基板33にLOCO
S法によるフィールド酸化膜34等で素子分離領域を形
成し、フィールド酸化膜34に囲まれている素子活性領
域の表面にゲート酸化膜35を形成する。
【0020】その後、多結晶Si膜とWSi膜等とから
成るポリサイド膜をパターニングして、メモリセル部2
1におけるトランジスタ15のゲート電極つまりワード
線36を形成すると同時に、接続部23のうちで後にコ
ンタクト孔17を開孔すべき位置の両側にもダミーのワ
ード線37を形成する。
【0021】その後、ワード線36とフィールド酸化膜
34とをマスクにして半導体基板33の素子活性領域に
N型の不純物を導入して、トランジスタ15のソース・
ドレインである拡散層41、42を形成する。そして、
周辺回路部のトランジスタをLDD構造にするための側
壁43をワード線36、37の両側に形成して、トラン
ジスタ15を完成させる。
【0022】次に、図3に示す様に、CVDで堆積させ
たSiO2 膜等で層間絶縁膜22を形成する。そして、
図4に示す様に、メモリセル部21におけるキャパシタ
11の記憶ノード電極用のコンタクト孔44を拡散層4
1に達する様に層間絶縁膜22に開孔すると同時に、接
続部23のうちで後にコンタクト孔17を開孔すべき位
置にもダミーのコンタクト孔45を層間絶縁膜22に開
孔する。
【0023】なお、層間絶縁膜22と半導体基板33と
のエッチング選択比が大きいのに対して、層間絶縁膜2
2とフィールド酸化膜34とのエッチング選択比が小さ
いので、層間絶縁膜22に対するオーバエッチングによ
って、コンタクト孔45はフィールド酸化膜34の膜厚
の途中にまで達する。
【0024】その後、不純物を導入した多結晶Si膜を
パターニングして、メモリセル部21におけるキャパシ
タ11の記憶ノード電極46をコンタクト孔44上に形
成すると同時に、接続部23のコンタクト孔45上にも
ダミーの記憶ノード電極47を形成する。
【0025】次に、図5に示す様に、記憶ノード電極4
6、47をキャパシタ絶縁膜51で覆う。そして、膜厚
が50〜200nm程度の多結晶Si膜をCVDで堆積
させ、この多結晶Si膜に不純物を導入した後にパター
ニングして、プレート電極12を形成する。これによっ
て、メモリセル部21のキャパシタ11と接続部23の
ダミーのキャパシタ52とを完成させる。
【0026】次に、層間絶縁膜24とBPSG膜等であ
る層間絶縁膜25とを順次に堆積させ、層間絶縁膜24
を下地にして層間絶縁膜25をレジスト(図示せず)と
共にエッチバックして、図6に示す様に、平坦化を行
う。平坦化のためには、エッチバックを行う他に、BP
SG等の低融点ガラスをフローさせたり、TEOS及び
3 を原料ガスとする常圧CVDで自己平坦化する層間
絶縁膜を堆積させたりしてもよい。また、平坦化は必ず
しも必要ではない。
【0027】次に、図7に示す様に、膜厚が100〜3
00nmの層間絶縁膜26をCVDで堆積させ、この層
間絶縁膜26上にレジスト27を塗布し、後に開孔する
コンタクト孔16、17に対応する開口31、32をレ
ジスト27にパターニングする。
【0028】その後、図1に示した様に、レジスト27
をマスクにして層間絶縁膜26、25、24、22をR
IEでエッチングして、拡散層42に達するコンタクト
孔16とプレート電極12に達するコンタクト孔17と
を同時に開孔し、レジスト27を除去した後、ポリサイ
ド膜等で引き出し線13とビット線14とを同時にパタ
ーニングする。そして、更に周知の工程を経て、DRA
Mを完成させる。
【0029】以上の様な第1実施例では、図1からも明
らかな様に、コンタクト孔16の位置における層間絶縁
膜22、24、25、26の膜厚と、コンタクト孔17
の位置における層間絶縁膜24、25、26の膜厚との
差が小さい。このため、コンタクト孔16、17の開孔
に際して、コンタクト孔17の位置におけるオーバエッ
チングによってプレート電極12が突き抜けることに対
する余裕が大きい。
【0030】なお、この第1実施例ではダミーのワード
線37はメモリセル部21におけるワード線36と平行
な直線状にパターニングしたが、コンタクト孔17が形
成される位置を周状に取り囲む様にパターニングしても
よい。
【0031】図8は、自己整合コンタクト構造のDRA
Mの製造に適用した第2実施例を示しており、第1実施
例の図7の工程に対応している。また図9は、記憶ノー
ド電極46、47用のコンタクト孔44、45を側壁5
3でリソグラフィの限界よりも縮小した構造のDRAM
の製造に適用した第3実施例を示しており、やはり第1
実施例の図7の工程に対応している。これらの第及び
実施例でも、第1実施例と同様の作用効果を奏する
ことができる。
【0032】
【発明の効果】本発明による半導体記憶装置の製造方法
では、キャパシタのプレート電極に対する引き出し線用
のコンタクト孔を開孔するに際して、製造工程を増加さ
せることなく、プレート電極に対するオーバエッチング
によってプレート電極が突き抜けることに対する余裕を
大きくし、またプレート電極が突き抜けてもそれ以上の
オーバエッチングを進行しにくくすることができるの
で、製造工程が簡易であるにも拘らず高い歩留りで半導
体記憶装置を製造することができる。
【0033】本発明による半導体記憶装置では、トラン
ジスタに対するビット線用のコンタクト孔とキャパシタ
のプレート電極に対する引き出し線用のコンタクト孔と
を同時に開孔しても、製造工程を増加させることなく、
プレート電極に対するオーバエッチングによってプレー
ト電極が突き抜けることに対する余裕を大きくし、また
プレート電極が突き抜けてもそれ以上のオーバエッチン
グを進行しにくくすることができるので、製造工程が簡
易であるにも拘らず歩留りが高い。
【図面の簡単な説明】
【図1】本発明の第1実施例によって製造したDRAM
の側断面図である。
【図2】第1実施例の最初の工程にあるDRAMの側断
面図である。
【図3】図2の工程に続く工程にあるDRAMの側断面
図である。
【図4】図3の工程に続く工程にあるDRAMの側断面
図である。
【図5】図4の工程に続く工程にあるDRAMの側断面
図である。
【図6】図5の工程に続く工程にあるDRAMの側断面
図である。
【図7】図6の工程に続く工程にあるDRAMの側断面
図である。
【図8】本発明の第2実施例による製造工程にあるDR
AMの側断面図である。
【図9】本発明の第3実施例による製造工程にあるDR
AMの側断面図である。
【図10】本発明の一従来例によって製造したDRAM
の側断面図である。
【図11】一従来例による製造工程にあるDRAMの側
断面図である。
【符号の説明】
11 キャパシタ 12 プレート電極 13 引き出し線 14 ビット線 15 トランジスタ 16 コンタクト孔 17 コンタクト孔 36 ワード線 37 ワード線 44 コンタクト孔 45 コンタクト孔 46 記憶ノード電極 47 記憶ノード電極 52 キャパシタ

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 トランジスタとキャパシタとでメモリセ
    ルを構成し、前記トランジスタに対するビット線用の第
    1のコンタクト孔と前記キャパシタのプレート電極に対
    する引き出し線用の第2のコンタクト孔とを同時に開孔
    する半導体記憶装置の製造方法において、前記第2のコンタクト孔を開孔すべき位置の両側または
    周囲に ワード線であって前記メモリセルを構成しないも
    のを形成する工程と、 前記トランジスタに対する 前記キャパシタの記憶ノード
    電極用の第3のコンタクト孔であって前記メモリセルを
    構成しないものを前記位置に形成する工程と、 前記記憶ノード電極 であって前記メモリセルを構成しな
    いものを前記位置に形成する工程とを有することを特徴
    とする半導体記憶装置の製造方法。
  2. 【請求項2】 トランジスタとキャパシタとでメモリセ
    ルが構成されており、前記トランジスタに対するビット
    線用の第1のコンタクト孔と前記キャパシタのプレート
    電極に対する引き出し線用の第2のコンタクト孔とが設
    けられている半導体記憶装置において、 前記第2のコンタクト孔の下方部の両側または周囲に設
    けられているワード線であって前記メモリセルを構成し
    ていないものと、 前記下方部に設けられており前記トランジスタに対する
    前記キャパシタの記憶ノード電極用の第3のコンタクト
    孔であって前記メモリセルを構成していないものと、 前記下方部に設けられている前記記憶ノード電極であっ
    て前記メモリセルを構成していないものとを有すること
    を特徴とする半導体記憶装置。
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