JP3107024B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電極とゲー
ト配線電極を別層で有するトップゲート型薄膜トランジ
スタの構造およびその製造方法に関し、特に水素パッシ
ベーション（水素化）工程時間を短縮するための技術に
関する。
ト配線電極を別層で有するトップゲート型薄膜トランジ
スタの構造およびその製造方法に関し、特に水素パッシ
ベーション（水素化）工程時間を短縮するための技術に
関する。
【０００２】
【従来の技術】多結晶シリコン薄膜トランジスタは非晶
質シリコン薄膜トランジスタの１００倍以上の電子移動
度を有し、ｎチャネルおよびｐチャネルトランジスタが
形成可能である。このためガラス基板上に形成した多結
晶シリコン薄膜トランジスタは、高精細液晶ディスプレ
イのスイッチングトランジスタ、駆動回路一体型液晶デ
ィスプレイの駆動回路および液晶スイッチングトランジ
スタ、各種フラットパネルディスプレイの駆動回路トラ
ンジスタなどへの応用が可能である。
質シリコン薄膜トランジスタの１００倍以上の電子移動
度を有し、ｎチャネルおよびｐチャネルトランジスタが
形成可能である。このためガラス基板上に形成した多結
晶シリコン薄膜トランジスタは、高精細液晶ディスプレ
イのスイッチングトランジスタ、駆動回路一体型液晶デ
ィスプレイの駆動回路および液晶スイッチングトランジ
スタ、各種フラットパネルディスプレイの駆動回路トラ
ンジスタなどへの応用が可能である。
【０００３】図３０は多結晶シリコン薄膜トランジスタ
の典型的な製造プロセス過程をデバイスの断面図および
上面図を用いて示したものである。図３０（ａ）、
（ｂ）に示すように、ガラス基板１上に非晶質シリコン
膜または多結晶シリコン膜を成膜し、これらのシリコン
膜が十分吸収できる波長のエキシマレーザ光３を照射し
てシリコンを溶融再結晶させて良質の多結晶シリコン膜
２を作製する。次に図３０（ｃ）、（ｄ）に示すよう
に、多結晶シリコン膜２をアイランド状にパターニング
し、その上に酸化シリコンなどのゲート絶縁膜４を成膜
する。さらに図３０（ｅ）、（ｆ）に示すように、燐な
どを高濃度に添加した低抵抗多結晶シリコンゲート電極
５およびゲート配線電極６を形成、パターニングする。
ゲート配線電極６の材質はアルミニウムなどの金属また
はタングステンシリサイドなどの金属シリサイドであ
る。続いて図３０（ｇ）、（ｈ）に示すように、レジス
ト１５、ゲート配線電極６および低抵抗多結晶シリコン
ゲート電極５をマスクとして不純物イオン７の導入を行
い、ソース、ドレイン領域８を形成する。ここで、導入
した不純物を結晶格子に配置するための活性化熱処理を
行う。この後、図３０（ｉ）、（ｊ）に示すようにデバ
イスを２００〜４００℃の温度下で水素プラズマ雰囲気
または水素雰囲気に１〜２時間曝して、水素または水素
ラジカルまたは水素イオンをデバイス内に拡散させて多
結晶シリコン膜の水素パッシベーション（以下水素化）
を行う。最後に図３０（ｋ）、（ｌ）に示すように、層
間絶縁膜１０を形成してコンタクトホール１１を開口
し、ソース、ドレイン配線電極１２を形成して多結晶シ
リコン薄膜トランジスタが完成する。
の典型的な製造プロセス過程をデバイスの断面図および
上面図を用いて示したものである。図３０（ａ）、
（ｂ）に示すように、ガラス基板１上に非晶質シリコン
膜または多結晶シリコン膜を成膜し、これらのシリコン
膜が十分吸収できる波長のエキシマレーザ光３を照射し
てシリコンを溶融再結晶させて良質の多結晶シリコン膜
２を作製する。次に図３０（ｃ）、（ｄ）に示すよう
に、多結晶シリコン膜２をアイランド状にパターニング
し、その上に酸化シリコンなどのゲート絶縁膜４を成膜
する。さらに図３０（ｅ）、（ｆ）に示すように、燐な
どを高濃度に添加した低抵抗多結晶シリコンゲート電極
５およびゲート配線電極６を形成、パターニングする。
ゲート配線電極６の材質はアルミニウムなどの金属また
はタングステンシリサイドなどの金属シリサイドであ
る。続いて図３０（ｇ）、（ｈ）に示すように、レジス
ト１５、ゲート配線電極６および低抵抗多結晶シリコン
ゲート電極５をマスクとして不純物イオン７の導入を行
い、ソース、ドレイン領域８を形成する。ここで、導入
した不純物を結晶格子に配置するための活性化熱処理を
行う。この後、図３０（ｉ）、（ｊ）に示すようにデバ
イスを２００〜４００℃の温度下で水素プラズマ雰囲気
または水素雰囲気に１〜２時間曝して、水素または水素
ラジカルまたは水素イオンをデバイス内に拡散させて多
結晶シリコン膜の水素パッシベーション（以下水素化）
を行う。最後に図３０（ｋ）、（ｌ）に示すように、層
間絶縁膜１０を形成してコンタクトホール１１を開口
し、ソース、ドレイン配線電極１２を形成して多結晶シ
リコン薄膜トランジスタが完成する。
【０００４】近年、図３０（ａ）に示したエキシマレー
ザアニールによる多結晶シリコン薄膜形成技術が確立さ
れ、トランジスタのプロセス最高温度は５００度〜６０
０度程度となっており、安価な無アルカリガラス基板を
用いることが可能となっている。さらに各種成膜技術、
エッチング技術、パターン露光技術、不純物導入技術、
エキシマレーザアニーリング技術が基板の大型化に対応
して進展してきている。安価な大面積ガラス基板にトラ
ンジスタを形成することにより製造コストは下がり、応
用製品の価格を下げることが可能となるため、多結晶シ
リコン薄膜トランジスタ応用製品の市場創造、市場拡大
が進んでいる。
ザアニールによる多結晶シリコン薄膜形成技術が確立さ
れ、トランジスタのプロセス最高温度は５００度〜６０
０度程度となっており、安価な無アルカリガラス基板を
用いることが可能となっている。さらに各種成膜技術、
エッチング技術、パターン露光技術、不純物導入技術、
エキシマレーザアニーリング技術が基板の大型化に対応
して進展してきている。安価な大面積ガラス基板にトラ
ンジスタを形成することにより製造コストは下がり、応
用製品の価格を下げることが可能となるため、多結晶シ
リコン薄膜トランジスタ応用製品の市場創造、市場拡大
が進んでいる。
【０００５】
【発明が解決しようとする課題】多結晶シリコン薄膜ト
ランジスタ応用製品市場の拡大を加速していくために
は、主に低コスト化が重要であり、そのためには薄膜ト
ランジスタプロセスにおいて、（１）ガラス基板大型
化、（２）プロセス低温化、（３）スループット向上が
必要である。前記（３）に注目すると、多結晶シリコン
薄膜トランジスタ全工程の中で特にスループット低減の
原因となっているのが、活性層となる多結晶シリコンの
結晶粒界やＭＯＳ界面に存在するシリコン未結合手を水
素終端するための水素化工程である。水素化は通常薄膜
トランジスタ工程の最終段階で行われ、その処理時間は
１〜２時間程度と非常に長い。長時間化する原因は、通
常のトランジスタ構造が図３１または図３２に示すよう
なトップゲート型であり、水素は金属や金属シリサイド
などで形成されるゲート配線電極６をほとんど通過でき
ないため、パッシベーションすべき多結晶シリコン活性
領域１３へ到達する水素の大部分が図３１中および図３
２中に示したような遠回りの拡散経路１４を通っている
ことに起因している。図３２の例においてはコンタクト
ホール１１がゲート配線電極６よりも小さい分、活性領
域１３上からも水素が拡散してくるため図３１の例に比
べて水素化効率が向上するが、層間絶縁膜１０の膜厚と
コンタクトホール１１までの距離を水素が拡散しなけれ
ばならず、水素化効率の大幅な上昇は期待できない。水
素が図３１または図３２に示すような拡散経路を通って
拡散する場合の活性領域中のソース−ドレイン方向での
水素濃度は図３３のようになり、ゲート電極端から２〜
３μｍ離れた活性領域中心部の水素化効率は非常に低
く、これが水素化長時間化の原因となっている。
ランジスタ応用製品市場の拡大を加速していくために
は、主に低コスト化が重要であり、そのためには薄膜ト
ランジスタプロセスにおいて、（１）ガラス基板大型
化、（２）プロセス低温化、（３）スループット向上が
必要である。前記（３）に注目すると、多結晶シリコン
薄膜トランジスタ全工程の中で特にスループット低減の
原因となっているのが、活性層となる多結晶シリコンの
結晶粒界やＭＯＳ界面に存在するシリコン未結合手を水
素終端するための水素化工程である。水素化は通常薄膜
トランジスタ工程の最終段階で行われ、その処理時間は
１〜２時間程度と非常に長い。長時間化する原因は、通
常のトランジスタ構造が図３１または図３２に示すよう
なトップゲート型であり、水素は金属や金属シリサイド
などで形成されるゲート配線電極６をほとんど通過でき
ないため、パッシベーションすべき多結晶シリコン活性
領域１３へ到達する水素の大部分が図３１中および図３
２中に示したような遠回りの拡散経路１４を通っている
ことに起因している。図３２の例においてはコンタクト
ホール１１がゲート配線電極６よりも小さい分、活性領
域１３上からも水素が拡散してくるため図３１の例に比
べて水素化効率が向上するが、層間絶縁膜１０の膜厚と
コンタクトホール１１までの距離を水素が拡散しなけれ
ばならず、水素化効率の大幅な上昇は期待できない。水
素が図３１または図３２に示すような拡散経路を通って
拡散する場合の活性領域中のソース−ドレイン方向での
水素濃度は図３３のようになり、ゲート電極端から２〜
３μｍ離れた活性領域中心部の水素化効率は非常に低
く、これが水素化長時間化の原因となっている。
【０００６】この問題を解決する方法の一つとして、水
素化工程をゲート電極形成前に行い、ゲート絶縁膜を通
して水素拡散を行うことにより効率よく水素化を行う手
法もあるが、通常の薄膜トランジスタ工程では金属また
は金属シリサイドなどのゲート電極をマスクとしてソー
ス、ドレイン領域への不純物導入を行い、この後に不純
物活性化のための５００℃以上の熱処理を行うため、シ
リコン未結合手を終端した水素がほとんど熱解離してし
まう。本手法を用いるためには３５０℃程度以下での不
純物活性化方法の確立が必要であり、現状では困難であ
る。
素化工程をゲート電極形成前に行い、ゲート絶縁膜を通
して水素拡散を行うことにより効率よく水素化を行う手
法もあるが、通常の薄膜トランジスタ工程では金属また
は金属シリサイドなどのゲート電極をマスクとしてソー
ス、ドレイン領域への不純物導入を行い、この後に不純
物活性化のための５００℃以上の熱処理を行うため、シ
リコン未結合手を終端した水素がほとんど熱解離してし
まう。本手法を用いるためには３５０℃程度以下での不
純物活性化方法の確立が必要であり、現状では困難であ
る。
【０００７】このため、ゲート電極をマスクとした不純
物導入およびその活性化のあとに、短時間で十分に水素
化を行う方法が望まれている。
物導入およびその活性化のあとに、短時間で十分に水素
化を行う方法が望まれている。
【０００８】そのような水素化方法として、特開平７−
３８１１８号公報には、一つの多結晶シリコン活性領域
上に互いに平行で一端が接続された二つのゲート電極を
形成し、不純物注入を行うことで、短いチャネル長のチ
ャネル領域を二つ形成し、このトランジスタに対して水
素化を行うことで、効率よく水素化が行われることが開
示されている。その薄膜トランジスタの構造断面図を図
３４に示す。しかしながら、この薄膜トランジスタにお
いては様々な問題点が発生する。第１に、ゲート絶縁膜
上に開口部があり、この上には層間膜、保護膜などしか
存在しないため、大気中からゲート絶縁膜へ拡散する水
分の量がゲート電極で覆われている場合に比べて非常に
多くなり、デバイス動作信頼性に問題が生じる。第２
に、水素化を行うべき多結晶シリコン活性化領域がゲー
ト電極に覆われているため、一つ一つのチャネル長を非
常に短くしない限り大幅な水素化効率向上は望めない。
第３にソース−ドレイン間の２つのチャネルの間に低抵
抗多結晶シリコン領域が存在するが、この抵抗成分によ
りトランジスタのオン電流が減少してしまう。以上の理
由により、特開平７−３８１１８号公報に開示された手
法は実用的でなかった。
３８１１８号公報には、一つの多結晶シリコン活性領域
上に互いに平行で一端が接続された二つのゲート電極を
形成し、不純物注入を行うことで、短いチャネル長のチ
ャネル領域を二つ形成し、このトランジスタに対して水
素化を行うことで、効率よく水素化が行われることが開
示されている。その薄膜トランジスタの構造断面図を図
３４に示す。しかしながら、この薄膜トランジスタにお
いては様々な問題点が発生する。第１に、ゲート絶縁膜
上に開口部があり、この上には層間膜、保護膜などしか
存在しないため、大気中からゲート絶縁膜へ拡散する水
分の量がゲート電極で覆われている場合に比べて非常に
多くなり、デバイス動作信頼性に問題が生じる。第２
に、水素化を行うべき多結晶シリコン活性化領域がゲー
ト電極に覆われているため、一つ一つのチャネル長を非
常に短くしない限り大幅な水素化効率向上は望めない。
第３にソース−ドレイン間の２つのチャネルの間に低抵
抗多結晶シリコン領域が存在するが、この抵抗成分によ
りトランジスタのオン電流が減少してしまう。以上の理
由により、特開平７−３８１１８号公報に開示された手
法は実用的でなかった。
【０００９】本発明の目的は、以上の課題を解決し、ト
ップゲート型薄膜トランジスタの水素化を短時間で行う
ことのできる構造および製造方法を提供することにあ
る。
ップゲート型薄膜トランジスタの水素化を短時間で行う
ことのできる構造および製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
め本発明は、低抵抗シリコンゲート電極およびゲート配
線電極を有する薄膜トランジスタにおいて、活性領域上
の低抵抗シリコンゲート電極の一部が露出するように前
記活性領域上の前記ゲート配線電極が任意の形状をとる
ことを特徴とする。水素パッシベーション工程におい
て、活性領域上のゲート配線電極が開口部などを有し、
活性領域上で低抵抗シリコンゲート電極が露出する部分
があるため、水素が前記の露出した低抵抗シリコンゲー
ト電極膜を通って活性領域へ拡散することができ、短時
間で十分な水素化を行うことが可能である。活性領域上
には低抵抗シリコンゲート電極が存在するため、トラン
ジスタ動作や信頼性は、従来の薄膜トランジスタと同等
である。なお、活性領域上のゲート配線電極の形状は任
意であり、低抵抗シリコン膜の露出部の形状、個数など
も任意である。
め本発明は、低抵抗シリコンゲート電極およびゲート配
線電極を有する薄膜トランジスタにおいて、活性領域上
の低抵抗シリコンゲート電極の一部が露出するように前
記活性領域上の前記ゲート配線電極が任意の形状をとる
ことを特徴とする。水素パッシベーション工程におい
て、活性領域上のゲート配線電極が開口部などを有し、
活性領域上で低抵抗シリコンゲート電極が露出する部分
があるため、水素が前記の露出した低抵抗シリコンゲー
ト電極膜を通って活性領域へ拡散することができ、短時
間で十分な水素化を行うことが可能である。活性領域上
には低抵抗シリコンゲート電極が存在するため、トラン
ジスタ動作や信頼性は、従来の薄膜トランジスタと同等
である。なお、活性領域上のゲート配線電極の形状は任
意であり、低抵抗シリコン膜の露出部の形状、個数など
も任意である。
【００１１】また、露出した低抵抗シリコンゲート電極
を覆うようにゲート配線電極上に第２のゲート配線電極
を形成することにより、ゲート配線電極の形状を変えた
ことによる信号遅延の心配はなくなる。
を覆うようにゲート配線電極上に第２のゲート配線電極
を形成することにより、ゲート配線電極の形状を変えた
ことによる信号遅延の心配はなくなる。
【００１２】本発明の薄膜トランジスタの製造方法は、
ソース、ドレイン領域を形成し、ゲート配線電極の少な
くとも一部をエッチングし、活性領域上の低抵抗シリコ
ンゲート電極の一部を露出させた後に、水素パッシベー
ション工程を行うことを特徴とする。本発明では水素パ
ッシベーション工程の前にソース、ドレイン領域を形成
しているので、不純物活性化のため高温処理を行っても
何の問題もない。さらに、水素パッシベーション工程時
には低抵抗シリコンゲート電極の一部を露出させている
ため、水素が前記の露出した低抵抗シリコンゲート電極
膜を通って活性領域へ拡散することができ、短時間で効
率よく水素パッシベーションを行うことができる。
ソース、ドレイン領域を形成し、ゲート配線電極の少な
くとも一部をエッチングし、活性領域上の低抵抗シリコ
ンゲート電極の一部を露出させた後に、水素パッシベー
ション工程を行うことを特徴とする。本発明では水素パ
ッシベーション工程の前にソース、ドレイン領域を形成
しているので、不純物活性化のため高温処理を行っても
何の問題もない。さらに、水素パッシベーション工程時
には低抵抗シリコンゲート電極の一部を露出させている
ため、水素が前記の露出した低抵抗シリコンゲート電極
膜を通って活性領域へ拡散することができ、短時間で効
率よく水素パッシベーションを行うことができる。
【００１３】
【発明の実施の形態】本発明の実施の形態を、多結晶シ
リコン薄膜トランジスタの製造工程の概略図を参照しな
がら詳細に説明する。
リコン薄膜トランジスタの製造工程の概略図を参照しな
がら詳細に説明する。
【００１４】本発明の第１の実施の形態を図１〜図６を
参照しながら説明する。
参照しながら説明する。
【００１５】図１は本発明の第１の実施の形態における
多結晶シリコン薄膜トランジスタの製造プロセス過程を
デバイスのチャネル方向断面図および上面図を用いて示
したものである。ゲート配線電極をマスクとする不純物
導入のプロセスまでは図３０に示す従来例と同様である
ため、不純物導入プロセスから素子完成までを図１
（ａ）〜（ｈ）に示した。
多結晶シリコン薄膜トランジスタの製造プロセス過程を
デバイスのチャネル方向断面図および上面図を用いて示
したものである。ゲート配線電極をマスクとする不純物
導入のプロセスまでは図３０に示す従来例と同様である
ため、不純物導入プロセスから素子完成までを図１
（ａ）〜（ｈ）に示した。
【００１６】図１（ａ）、（ｂ）に示すように、パター
ニングしたレジスト１５、ゲート配線電極６および低抵
抗多結晶シリコンゲート電極５をマスクとして、ソー
ス、ドレイン領域８を形成するための不純物導入をイオ
ン注入またはイオンドーピング法により行う。不純物は
ｎチャネルトランジスタを形成する箇所には燐または砒
素を、ｐチャネルトランジスタを形成する箇所には硼素
などを導入すればよい。
ニングしたレジスト１５、ゲート配線電極６および低抵
抗多結晶シリコンゲート電極５をマスクとして、ソー
ス、ドレイン領域８を形成するための不純物導入をイオ
ン注入またはイオンドーピング法により行う。不純物は
ｎチャネルトランジスタを形成する箇所には燐または砒
素を、ｐチャネルトランジスタを形成する箇所には硼素
などを導入すればよい。
【００１７】次に図１（ｃ）、（ｄ）に示すように、レ
ジストマスク１５を再パターニングして、ゲート配線電
極６が多結晶シリコン活性領域１３上で開口部を有する
ようにパターニングし、低抵抗多結晶シリコンゲート電
極５を露出させ、低抵抗多結晶シリコン電極露出部２５
を形成する。
ジストマスク１５を再パターニングして、ゲート配線電
極６が多結晶シリコン活性領域１３上で開口部を有する
ようにパターニングし、低抵抗多結晶シリコンゲート電
極５を露出させ、低抵抗多結晶シリコン電極露出部２５
を形成する。
【００１８】ここで、低抵抗多結晶シリコン電極露出部
２５の形状は、図１に示した長方形に限るものでなく、
図２に示すような正方形、図３に示すような円、図４に
示すような楕円など、どのような形状でも構わない。
２５の形状は、図１に示した長方形に限るものでなく、
図２に示すような正方形、図３に示すような円、図４に
示すような楕円など、どのような形状でも構わない。
【００１９】続いて図１（ｅ）、（ｆ）に示すように、
水素化を行う。水素化は、デバイス温度を２００〜４０
０℃程度とし、水素雰囲気または水素プラズマ雰囲気ま
たは水素ラジカル雰囲気に曝すことによって行われる。
水素プラズマに曝す方法としては、図７に示すように、
平行平板プラズマＣＶＤ装置と同様の構成を有する装置
において、高周波印加電極１９の対向電極２０にデバイ
ス１６を設置する陽極結合方式でデバイス１６を水素プ
ラズマ１７に曝すのが一般的である。水素ラジカルに曝
す方法としては、図８に示すように平行平板リモートプ
ラズマＣＶＤ装置を利用して水素プラズマ１７を高周波
印加電極１９と中間メッシュプレート電極２３との間で
発生させ、プラズマ領域外を拡散してデバイス１６に到
達した水素ラジカル１８を水素化に寄与させる方法があ
る。リモートプラズマ法としては、単にプラズマ発生箇
所をデバイスと空間的に離せばよいため、ＥＣＲプラズ
マＣＶＤ装置やマイクロ波プラズマＣＶＤ装置なども利
用できる。
水素化を行う。水素化は、デバイス温度を２００〜４０
０℃程度とし、水素雰囲気または水素プラズマ雰囲気ま
たは水素ラジカル雰囲気に曝すことによって行われる。
水素プラズマに曝す方法としては、図７に示すように、
平行平板プラズマＣＶＤ装置と同様の構成を有する装置
において、高周波印加電極１９の対向電極２０にデバイ
ス１６を設置する陽極結合方式でデバイス１６を水素プ
ラズマ１７に曝すのが一般的である。水素ラジカルに曝
す方法としては、図８に示すように平行平板リモートプ
ラズマＣＶＤ装置を利用して水素プラズマ１７を高周波
印加電極１９と中間メッシュプレート電極２３との間で
発生させ、プラズマ領域外を拡散してデバイス１６に到
達した水素ラジカル１８を水素化に寄与させる方法があ
る。リモートプラズマ法としては、単にプラズマ発生箇
所をデバイスと空間的に離せばよいため、ＥＣＲプラズ
マＣＶＤ装置やマイクロ波プラズマＣＶＤ装置なども利
用できる。
【００２０】ここで本発明の水素化における水素の拡散
経路は、図５に示すように、低抵抗多結晶シリコンゲー
ト電極の外側からゲート絶縁膜４を通って行く拡散経路
１４と、活性領域１３上の低抵抗多結晶シリコンゲート
電極露出部２５からゲート絶縁膜４を通って行く拡散経
路２４の２つに大きく分けられる。拡散経路１４は図３
１に示す従来例の拡散経路と同じであり、低抵抗多結晶
シリコンゲート電極５を介さないためこの低抵抗多結晶
シリコンゲート電極５での水素ロスはないが、低抵抗多
結晶シリコンゲート電極５の端から多結晶シリコン活性
領域１３中央までの距離が２〜３μｍ程度以上と長いた
めに、図６または図３３に示す従来例のように、多結晶
シリコン活性領域１３中央部に向かうほど水素濃度が低
くなり、水素化不足となるような拡散経路であった。こ
れに対し本発明の水素化では活性領域直上からの拡散経
路２４が存在し、活性領域直上から０．１μｍ程度の低
抵抗多結晶シリコンゲート電極５／ゲート絶縁膜４の２
層膜を通して水素ラジカルまたは水素イオンまたは水素
分子が拡散してくるため、従来方法で問題となっていた
活性領域中央部の水素化不足を解消することができる。
この結果、従来の水素化に比べて水素化プロセス時間を
短くすることが可能となる。
経路は、図５に示すように、低抵抗多結晶シリコンゲー
ト電極の外側からゲート絶縁膜４を通って行く拡散経路
１４と、活性領域１３上の低抵抗多結晶シリコンゲート
電極露出部２５からゲート絶縁膜４を通って行く拡散経
路２４の２つに大きく分けられる。拡散経路１４は図３
１に示す従来例の拡散経路と同じであり、低抵抗多結晶
シリコンゲート電極５を介さないためこの低抵抗多結晶
シリコンゲート電極５での水素ロスはないが、低抵抗多
結晶シリコンゲート電極５の端から多結晶シリコン活性
領域１３中央までの距離が２〜３μｍ程度以上と長いた
めに、図６または図３３に示す従来例のように、多結晶
シリコン活性領域１３中央部に向かうほど水素濃度が低
くなり、水素化不足となるような拡散経路であった。こ
れに対し本発明の水素化では活性領域直上からの拡散経
路２４が存在し、活性領域直上から０．１μｍ程度の低
抵抗多結晶シリコンゲート電極５／ゲート絶縁膜４の２
層膜を通して水素ラジカルまたは水素イオンまたは水素
分子が拡散してくるため、従来方法で問題となっていた
活性領域中央部の水素化不足を解消することができる。
この結果、従来の水素化に比べて水素化プロセス時間を
短くすることが可能となる。
【００２１】実際の多結晶シリコン薄膜トランジスタで
の例を以下に示す。チャネル長６μｍ、チャネル幅６μ
ｍのｎチャネル多結晶シリコン薄膜トランジスタにおい
て、水素化前のオン電流は、ドレイン電圧１２Ｖ、ゲー
ト電圧１２Ｖにおいて１×１０5 Ａであり、このデバイ
スを平行平板プラズマ処理装置において２時間の水素化
を行ったところ、同測定条件でのオン電流は５×１０4
Ａとなった。ここで、同様の薄膜トランジスタの多結晶
シリコン活性領域中央上に、４μｍ□の低抵抗多結晶シ
リコンゲート電極露出部を形成し水素化を行ったとこ
ろ、２０分の水素化で同測定条件でのオン電流５×１０
4 Ａを得ることができた。
の例を以下に示す。チャネル長６μｍ、チャネル幅６μ
ｍのｎチャネル多結晶シリコン薄膜トランジスタにおい
て、水素化前のオン電流は、ドレイン電圧１２Ｖ、ゲー
ト電圧１２Ｖにおいて１×１０5 Ａであり、このデバイ
スを平行平板プラズマ処理装置において２時間の水素化
を行ったところ、同測定条件でのオン電流は５×１０4
Ａとなった。ここで、同様の薄膜トランジスタの多結晶
シリコン活性領域中央上に、４μｍ□の低抵抗多結晶シ
リコンゲート電極露出部を形成し水素化を行ったとこ
ろ、２０分の水素化で同測定条件でのオン電流５×１０
4 Ａを得ることができた。
【００２２】最後に図１（ｇ）、（ｈ）に示すように、
層間絶縁膜１０を形成し、コンタクトホール１１を開口
してソース、ドレイン配線電極１２を形成して多結晶シ
リコン薄膜トランジスタが完成する。
層間絶縁膜１０を形成し、コンタクトホール１１を開口
してソース、ドレイン配線電極１２を形成して多結晶シ
リコン薄膜トランジスタが完成する。
【００２３】本発明の第２の実施の形態を図９〜図１４
を参照しながら説明する。
を参照しながら説明する。
【００２４】図９は本発明の第２の実施の形態における
多結晶シリコン薄膜トランジスタの製造プロセス過程を
デバイスのチャネル長方向断面図および上面図を用いて
示したものである。ゲート配線電極をマスクとする不純
物導入のプロセスまでは図３０に示す従来例と同様であ
るため、不純物導入プロセスから素子完成までを図９
（ａ）〜（ｈ）に示した。
多結晶シリコン薄膜トランジスタの製造プロセス過程を
デバイスのチャネル長方向断面図および上面図を用いて
示したものである。ゲート配線電極をマスクとする不純
物導入のプロセスまでは図３０に示す従来例と同様であ
るため、不純物導入プロセスから素子完成までを図９
（ａ）〜（ｈ）に示した。
【００２５】図９（ａ）、（ｂ）に示すように、パター
ニングしたレジスト１５、ゲート配線電極６および低抵
抗多結晶シリコンゲート電極５をマスクとして、ソー
ス、ドレイン領域８を形成するための不純物導入をイオ
ン注入またはイオンドーピング法により行う。不純物は
ｎチャネルトランジスタを形成する箇所には燐または砒
素を、ｐチャネルトランジスタを形成する箇所には硼素
などを導入すればよい。
ニングしたレジスト１５、ゲート配線電極６および低抵
抗多結晶シリコンゲート電極５をマスクとして、ソー
ス、ドレイン領域８を形成するための不純物導入をイオ
ン注入またはイオンドーピング法により行う。不純物は
ｎチャネルトランジスタを形成する箇所には燐または砒
素を、ｐチャネルトランジスタを形成する箇所には硼素
などを導入すればよい。
【００２６】次に図９（ｃ）、（ｄ）に示すように、レ
ジストマスク１５を再パターニングして、ゲート配線電
極６が多結晶シリコン活性領域１３上で開口部を２箇所
有するようにパターニングし、低抵抗多結晶シリコンゲ
ート電極５を露出させ、多結晶シリコン活性領域１３上
で低抵抗多結晶シリコン電極露出部２５を２箇所形成す
る。
ジストマスク１５を再パターニングして、ゲート配線電
極６が多結晶シリコン活性領域１３上で開口部を２箇所
有するようにパターニングし、低抵抗多結晶シリコンゲ
ート電極５を露出させ、多結晶シリコン活性領域１３上
で低抵抗多結晶シリコン電極露出部２５を２箇所形成す
る。
【００２７】続いて図９（ｅ）、（ｆ）に示すように、
水素化を行う。水素化は、デバイス温度を２００〜４０
０℃程度とし、水素雰囲気または水素プラズマ雰囲気ま
たは水素ラジカル雰囲気に曝すことによって行われる。
水素プラズマに曝すには第１の実施の形態で述べたよう
に平行平板プラズマＣＶＤ装置を用い、水素ラジカルに
曝すには、同じく第１の実施の形態で述べたように平行
平板リモートプラズマＣＶＤ装置、ＥＣＲプラズマＣＶ
Ｄ装置およびマイクロ波プラズマＣＶＤ装置などのリモ
ートプラズマ処理装置を用いる。
水素化を行う。水素化は、デバイス温度を２００〜４０
０℃程度とし、水素雰囲気または水素プラズマ雰囲気ま
たは水素ラジカル雰囲気に曝すことによって行われる。
水素プラズマに曝すには第１の実施の形態で述べたよう
に平行平板プラズマＣＶＤ装置を用い、水素ラジカルに
曝すには、同じく第１の実施の形態で述べたように平行
平板リモートプラズマＣＶＤ装置、ＥＣＲプラズマＣＶ
Ｄ装置およびマイクロ波プラズマＣＶＤ装置などのリモ
ートプラズマ処理装置を用いる。
【００２８】ここで本発明の水素化における水素の拡散
経路は、図１０に示すように、低抵抗多結晶シリコンゲ
ート電極の外側からゲート絶縁膜４を通って行く拡散経
路１４と、活性領域１３上の２カ所の低抵抗多結晶シリ
コンゲート電極露出部２５からゲート絶縁膜４を通って
行く拡散経路２４の２つに大きく分けられる。拡散経路
１４は図３１に示す従来例の拡散経路と同じであり、低
抵抗多結晶シリコンゲート電極５を介さないためこの低
抵抗多結晶シリコンゲート電極５での水素ロスはない
が、低抵抗多結晶シリコンゲート電極５の端から多結晶
シリコン活性領域１３中央までの距離が２〜３μｍ程度
以上と長いために、図１１または図３３に示す従来例の
ように、多結晶シリコン活性領域１３中央部に向かうほ
ど水素濃度が低くなり、水素化不足となるような拡散経
路であった。これに対し本発明の水素化では活性領域直
上からの拡散経路２４が存在し、活性領域直上から０．
１μｍ程度の低抵抗多結晶シリコンゲート電極５／ゲー
ト絶縁膜４の２層膜を通して水素ラジカルまたは水素イ
オンまたは水素分子が拡散してくるため、従来方法で問
題となっていた活性領域中央部の水素化不足を解消する
ことができる。この結果、従来の水素化に比べて水素化
プロセス時間を短くすることが可能となる。
経路は、図１０に示すように、低抵抗多結晶シリコンゲ
ート電極の外側からゲート絶縁膜４を通って行く拡散経
路１４と、活性領域１３上の２カ所の低抵抗多結晶シリ
コンゲート電極露出部２５からゲート絶縁膜４を通って
行く拡散経路２４の２つに大きく分けられる。拡散経路
１４は図３１に示す従来例の拡散経路と同じであり、低
抵抗多結晶シリコンゲート電極５を介さないためこの低
抵抗多結晶シリコンゲート電極５での水素ロスはない
が、低抵抗多結晶シリコンゲート電極５の端から多結晶
シリコン活性領域１３中央までの距離が２〜３μｍ程度
以上と長いために、図１１または図３３に示す従来例の
ように、多結晶シリコン活性領域１３中央部に向かうほ
ど水素濃度が低くなり、水素化不足となるような拡散経
路であった。これに対し本発明の水素化では活性領域直
上からの拡散経路２４が存在し、活性領域直上から０．
１μｍ程度の低抵抗多結晶シリコンゲート電極５／ゲー
ト絶縁膜４の２層膜を通して水素ラジカルまたは水素イ
オンまたは水素分子が拡散してくるため、従来方法で問
題となっていた活性領域中央部の水素化不足を解消する
ことができる。この結果、従来の水素化に比べて水素化
プロセス時間を短くすることが可能となる。
【００２９】最後に図９（ｇ）、（ｈ）に示すように、
層間絶縁膜１０を形成し、コンタクトホール１１を開口
してソース、ドレイン配線電極１２を形成して多結晶シ
リコン薄膜トランジスタが完成する。
層間絶縁膜１０を形成し、コンタクトホール１１を開口
してソース、ドレイン配線電極１２を形成して多結晶シ
リコン薄膜トランジスタが完成する。
【００３０】なお本発明において、多結晶シリコン活性
領域１３上の低抵抗多結晶シリコンゲート電極露出部２
５の形状は図６に示すようなチャネル長方向に並んだも
のだけでなく、図１２に示すようなチャネル幅方向に並
んだものなど開口部がどのような方向に並んでいてもよ
い。また、低抵抗多結晶シリコンゲート電極露出部２５
の個数は２カ所だけでなく、図１３に示すような４箇
所、図１４に示すような９箇所など、いくつの露出部が
存在しても良い。
領域１３上の低抵抗多結晶シリコンゲート電極露出部２
５の形状は図６に示すようなチャネル長方向に並んだも
のだけでなく、図１２に示すようなチャネル幅方向に並
んだものなど開口部がどのような方向に並んでいてもよ
い。また、低抵抗多結晶シリコンゲート電極露出部２５
の個数は２カ所だけでなく、図１３に示すような４箇
所、図１４に示すような９箇所など、いくつの露出部が
存在しても良い。
【００３１】実際の多結晶シリコン薄膜トランジスタで
の例を以下に示す。チャネル長１２μｍ、チャネル幅１
２μｍのｎチャネル多結晶シリコン薄膜トランジスタに
おいて、水素化前のオン電流は、ドレイン電圧１２Ｖ、
ゲート電圧１２Ｖにおいて１×１０5 Ａであり、このデ
バイスを平行平板プラズマ処理装置において２時間の水
素化を行ったところ、同測定条件でのオン電流は１×１
０4 Ａとなった。ここで、同様の薄膜トランジスタの多
結晶シリコン活性領域上に、チャネル長方向３μｍ×チ
ャネル幅方向８μｍの低抵抗多結晶シリコンゲート電極
露出部を２カ所形成し水素化を行ったところ、３０分の
水素化で同測定条件でのオン電流１×１０4 Ａを得るこ
とができた。
の例を以下に示す。チャネル長１２μｍ、チャネル幅１
２μｍのｎチャネル多結晶シリコン薄膜トランジスタに
おいて、水素化前のオン電流は、ドレイン電圧１２Ｖ、
ゲート電圧１２Ｖにおいて１×１０5 Ａであり、このデ
バイスを平行平板プラズマ処理装置において２時間の水
素化を行ったところ、同測定条件でのオン電流は１×１
０4 Ａとなった。ここで、同様の薄膜トランジスタの多
結晶シリコン活性領域上に、チャネル長方向３μｍ×チ
ャネル幅方向８μｍの低抵抗多結晶シリコンゲート電極
露出部を２カ所形成し水素化を行ったところ、３０分の
水素化で同測定条件でのオン電流１×１０4 Ａを得るこ
とができた。
【００３２】本発明の第３の実施の形態を図１５〜図２
１を参照しながら説明する。
１を参照しながら説明する。
【００３３】図１５は本発明の第３の実施の形態におけ
る多結晶シリコン薄膜トランジスタの製造プロセス過程
をデバイスのチャネル長方向断面図および上面図を用い
て示したものである。ゲート配線電極をマスクとする不
純物導入のプロセスまでは図３０に示す従来例と同様で
あるため、不純物導入プロセスから素子完成までを図１
５（ａ）〜（ｈ）に示した。
る多結晶シリコン薄膜トランジスタの製造プロセス過程
をデバイスのチャネル長方向断面図および上面図を用い
て示したものである。ゲート配線電極をマスクとする不
純物導入のプロセスまでは図３０に示す従来例と同様で
あるため、不純物導入プロセスから素子完成までを図１
５（ａ）〜（ｈ）に示した。
【００３４】図１５（ａ）、（ｂ）に示すように、パタ
ーニングしたレジスト１５、ゲート配線電極６および低
抵抗多結晶シリコンゲート電極５をマスクとして、ソー
ス、ドレイン領域８を形成するための不純物導入をイオ
ン注入またはイオンドーピング法により行う。不純物は
ｎチャネルトランジスタを形成する箇所には燐または砒
素を、ｐチャネルトランジスタを形成する箇所には硼素
などを導入すればよい。
ーニングしたレジスト１５、ゲート配線電極６および低
抵抗多結晶シリコンゲート電極５をマスクとして、ソー
ス、ドレイン領域８を形成するための不純物導入をイオ
ン注入またはイオンドーピング法により行う。不純物は
ｎチャネルトランジスタを形成する箇所には燐または砒
素を、ｐチャネルトランジスタを形成する箇所には硼素
などを導入すればよい。
【００３５】次に図１５（ｃ）、（ｄ）に示すように、
レジストマスク１５を再パターニングして、ゲート配線
電極６の両側面が多結晶シリコン活性領域１３上で削ら
れるようにパターニングし、低抵抗多結晶シリコンゲー
ト電極５を露出させ、低抵抗多結晶シリコン電極露出部
２５を形成する。
レジストマスク１５を再パターニングして、ゲート配線
電極６の両側面が多結晶シリコン活性領域１３上で削ら
れるようにパターニングし、低抵抗多結晶シリコンゲー
ト電極５を露出させ、低抵抗多結晶シリコン電極露出部
２５を形成する。
【００３６】続いて図１５（ｅ）、（ｆ）に示すよう
に、水素化を行う。水素化は、デバイス温度を２００〜
４００℃程度とし、水素雰囲気または水素プラズマ雰囲
気または水素ラジカル雰囲気に曝すことによって行われ
る。水素プラズマに曝すには第１の実施の形態で述べた
ように平行平板プラズマＣＶＤ装置を用い、水素ラジカ
ルに曝すには、同じく第１の実施の形態で述べたように
平行平板リモートプラズマＣＶＤ装置、ＥＣＲプラズマ
ＣＶＤ装置およびマイクロ波プラズマＣＶＤ装置などの
リモートプラズマ処理装置を用いる。
に、水素化を行う。水素化は、デバイス温度を２００〜
４００℃程度とし、水素雰囲気または水素プラズマ雰囲
気または水素ラジカル雰囲気に曝すことによって行われ
る。水素プラズマに曝すには第１の実施の形態で述べた
ように平行平板プラズマＣＶＤ装置を用い、水素ラジカ
ルに曝すには、同じく第１の実施の形態で述べたように
平行平板リモートプラズマＣＶＤ装置、ＥＣＲプラズマ
ＣＶＤ装置およびマイクロ波プラズマＣＶＤ装置などの
リモートプラズマ処理装置を用いる。
【００３７】ここで本発明の水素化における水素の拡散
経路は、図１６に示すように、低抵抗多結晶シリコンゲ
ート電極の外側からゲート絶縁膜４を通って行く拡散経
路１４と、活性領域１３上の低抵抗多結晶シリコンゲー
ト電極露出部２５からゲート絶縁膜４を通って行く拡散
経路２４の２つに大きく分けられる。拡散経路１４は図
３１に示す従来例の拡散経路と同じであり、低抵抗多結
晶シリコンゲート電極５を介さないためこの低抵抗多結
晶シリコンゲート電極５での水素ロスはないが、低抵抗
多結晶シリコンゲート電極５の端から多結晶シリコン活
性領域１３中央までの距離が２〜３μｍ程度以上と長い
ために、図１７または図３３に示す従来例のように、多
結晶シリコン活性領域１３中央部に向かうほど水素濃度
が低くなり、水素化不足となるような拡散経路であっ
た。これに対し本発明の水素化では活性領域直上からの
拡散経路２４が存在し、活性領域直上から０．１μｍ程
度の低抵抗多結晶シリコンゲート電極５／ゲート絶縁膜
４の２層膜を通して水素ラジカルまたは水素イオンまた
は水素分子が拡散し、多結晶シリコン活性領域１３の中
心に非常に近いところから拡散していくため、従来方法
で問題となっていた活性領域中央部の水素化不足を解消
することができる。この結果、従来の水素化に比べて水
素化プロセス時間を短くすることが可能となる。
経路は、図１６に示すように、低抵抗多結晶シリコンゲ
ート電極の外側からゲート絶縁膜４を通って行く拡散経
路１４と、活性領域１３上の低抵抗多結晶シリコンゲー
ト電極露出部２５からゲート絶縁膜４を通って行く拡散
経路２４の２つに大きく分けられる。拡散経路１４は図
３１に示す従来例の拡散経路と同じであり、低抵抗多結
晶シリコンゲート電極５を介さないためこの低抵抗多結
晶シリコンゲート電極５での水素ロスはないが、低抵抗
多結晶シリコンゲート電極５の端から多結晶シリコン活
性領域１３中央までの距離が２〜３μｍ程度以上と長い
ために、図１７または図３３に示す従来例のように、多
結晶シリコン活性領域１３中央部に向かうほど水素濃度
が低くなり、水素化不足となるような拡散経路であっ
た。これに対し本発明の水素化では活性領域直上からの
拡散経路２４が存在し、活性領域直上から０．１μｍ程
度の低抵抗多結晶シリコンゲート電極５／ゲート絶縁膜
４の２層膜を通して水素ラジカルまたは水素イオンまた
は水素分子が拡散し、多結晶シリコン活性領域１３の中
心に非常に近いところから拡散していくため、従来方法
で問題となっていた活性領域中央部の水素化不足を解消
することができる。この結果、従来の水素化に比べて水
素化プロセス時間を短くすることが可能となる。
【００３８】最後に図１５（ｇ）、（ｈ）に示すよう
に、層間絶縁膜１０を形成し、コンタクトホール１１を
開口してソース、ドレイン配線電極１２を形成して多結
晶シリコン薄膜トランジスタが完成する。
に、層間絶縁膜１０を形成し、コンタクトホール１１を
開口してソース、ドレイン配線電極１２を形成して多結
晶シリコン薄膜トランジスタが完成する。
【００３９】なお本発明において、低抵抗多結晶シリコ
ンゲート電極露出部２５の形状は図１５に示したような
長方形に限らず、図１８に示すような半円など、どのよ
うな形状でもよい。また本発明における低抵抗多結晶シ
リコンゲート電極露出部２５の形成箇所は、多結晶シリ
コン活性領域１３上のゲート配線電極６の全側面に渡る
ものでなくてもよく、図１９に示すように側面の一部分
に形成されていればよい。さらに低抵抗多結晶シリコン
ゲート電極露出部２５の多結晶シリコン活性領域１３上
の個数は図２０、図２１に示すように何個でもよい。
ンゲート電極露出部２５の形状は図１５に示したような
長方形に限らず、図１８に示すような半円など、どのよ
うな形状でもよい。また本発明における低抵抗多結晶シ
リコンゲート電極露出部２５の形成箇所は、多結晶シリ
コン活性領域１３上のゲート配線電極６の全側面に渡る
ものでなくてもよく、図１９に示すように側面の一部分
に形成されていればよい。さらに低抵抗多結晶シリコン
ゲート電極露出部２５の多結晶シリコン活性領域１３上
の個数は図２０、図２１に示すように何個でもよい。
【００４０】実際の多結晶シリコン薄膜トランジスタで
の例を以下に示す。チャネル長６μｍ、チャネル幅６μ
ｍのｎチャネル多結晶シリコン薄膜トランジスタにおい
て、水素化前のオン電流は、ドレイン電圧１２Ｖ、ゲー
ト電圧１２Ｖにおいて１×１０5 Ａであり、このデバイ
スを平行平板プラズマ処理装置において２時間の水素化
を行ったところ、同測定条件でのオン電流は１×１０4
Ａとなった。ここで、同様の薄膜トランジスタの多結晶
シリコン活性領域上でゲート配線電極の両側面を２μｍ
エッチング除去し、低抵抗多結晶シリコンゲート電極露
出部を形成して水素化を行ったところ、４０分の水素化
で同測定条件でのオン電流１×１０4 Ａを得ることがで
きた。
の例を以下に示す。チャネル長６μｍ、チャネル幅６μ
ｍのｎチャネル多結晶シリコン薄膜トランジスタにおい
て、水素化前のオン電流は、ドレイン電圧１２Ｖ、ゲー
ト電圧１２Ｖにおいて１×１０5 Ａであり、このデバイ
スを平行平板プラズマ処理装置において２時間の水素化
を行ったところ、同測定条件でのオン電流は１×１０4
Ａとなった。ここで、同様の薄膜トランジスタの多結晶
シリコン活性領域上でゲート配線電極の両側面を２μｍ
エッチング除去し、低抵抗多結晶シリコンゲート電極露
出部を形成して水素化を行ったところ、４０分の水素化
で同測定条件でのオン電流１×１０4 Ａを得ることがで
きた。
【００４１】本発明の第４の実施の形態を図２２〜図２
８を参照しながら説明する。
８を参照しながら説明する。
【００４２】図２２は本発明の第４の実施の形態におけ
る多結晶シリコン薄膜トランジスタの製造プロセス過程
をデバイスのチャネル長方向断面図および上面図を用い
て示したものである。ゲート配線電極をマスクとする不
純物導入のプロセスまでは図３０に示す従来例と同様で
あるため、不純物導入プロセスから素子完成までを図２
２（ａ）〜（ｈ）に示した。
る多結晶シリコン薄膜トランジスタの製造プロセス過程
をデバイスのチャネル長方向断面図および上面図を用い
て示したものである。ゲート配線電極をマスクとする不
純物導入のプロセスまでは図３０に示す従来例と同様で
あるため、不純物導入プロセスから素子完成までを図２
２（ａ）〜（ｈ）に示した。
【００４３】図２２（ａ）、（ｂ）に示すように、パタ
ーニングしたレジスト１５、ゲート配線電極６および低
抵抗多結晶シリコンゲート電極５をマスクとして、ソー
ス、ドレイン領域８を形成するための不純物導入をイオ
ン注入またはイオンドーピング法により行う。不純物は
ｎチャネルトランジスタを形成する箇所には燐または砒
素を、ｐチャネルトランジスタを形成する箇所には硼素
などを導入すればよい。
ーニングしたレジスト１５、ゲート配線電極６および低
抵抗多結晶シリコンゲート電極５をマスクとして、ソー
ス、ドレイン領域８を形成するための不純物導入をイオ
ン注入またはイオンドーピング法により行う。不純物は
ｎチャネルトランジスタを形成する箇所には燐または砒
素を、ｐチャネルトランジスタを形成する箇所には硼素
などを導入すればよい。
【００４４】次に図２２（ｃ）、（ｄ）に示すように、
レジストマスク１５を再パターニングして、多結晶シリ
コン活性領域１３上で、ゲート配線電極６の中央付近お
よび両側面を開口し、低抵抗多結晶シリコンゲート電極
５を露出させ、低抵抗多結晶シリコン電極露出部２５を
形成する。
レジストマスク１５を再パターニングして、多結晶シリ
コン活性領域１３上で、ゲート配線電極６の中央付近お
よび両側面を開口し、低抵抗多結晶シリコンゲート電極
５を露出させ、低抵抗多結晶シリコン電極露出部２５を
形成する。
【００４５】続いて図２２（ｅ）、（ｆ）に示すよう
に、水素化を行う。水素化は、デバイス温度を２００〜
４００℃程度とし、水素雰囲気または水素プラズマ雰囲
気または水素ラジカル雰囲気に曝すことによって行われ
る。水素プラズマに曝すには第１の実施の形態で述べた
ように平行平板プラズマＣＶＤ装置を用い、水素ラジカ
ルに曝すには、同じく第１の実施の形態で述べたように
平行平板リモートプラズマＣＶＤ装置、ＥＣＲプラズマ
ＣＶＤ装置およびマイクロ波プラズマＣＶＤ装置などの
リモートプラズマ処理装置を用いる。
に、水素化を行う。水素化は、デバイス温度を２００〜
４００℃程度とし、水素雰囲気または水素プラズマ雰囲
気または水素ラジカル雰囲気に曝すことによって行われ
る。水素プラズマに曝すには第１の実施の形態で述べた
ように平行平板プラズマＣＶＤ装置を用い、水素ラジカ
ルに曝すには、同じく第１の実施の形態で述べたように
平行平板リモートプラズマＣＶＤ装置、ＥＣＲプラズマ
ＣＶＤ装置およびマイクロ波プラズマＣＶＤ装置などの
リモートプラズマ処理装置を用いる。
【００４６】ここで本発明の水素化における水素の拡散
経路は、図２３に示すように、低抵抗多結晶シリコンゲ
ート電極の外側からゲート絶縁膜４を通って行く拡散経
路１４と、活性領域１３上の低抵抗多結晶シリコンゲー
ト電極露出部２５からゲート絶縁膜４を通って行く拡散
経路２４の２つに大きく分けられる。拡散経路１４は図
３１に示す従来例の拡散経路と同じであり、低抵抗多結
晶シリコンゲート電極５を介さないためこの低抵抗多結
晶シリコンゲート電極５での水素ロスはないが、低抵抗
多結晶シリコンゲート電極５の端から多結晶シリコン活
性領域１３中央までの距離が２〜３μｍ程度以上と長い
ために、図２４または図３３に示す従来例のように、多
結晶シリコン活性領域１３中央部に向かうほど水素濃度
が低くなり、水素化不足となるような拡散経路であっ
た。これに対し本発明の水素化では活性領域直上からの
拡散経路２４が存在し、活性領域直上から０．１μｍ程
度の低抵抗多結晶シリコンゲート電極５／ゲート絶縁膜
４の２層膜を通して水素ラジカルまたは水素イオンまた
は水素分子が拡散し、多結晶シリコン活性領域１３の中
心に非常に近いところから拡散していくため、従来方法
で問題となっていた活性領域中央部の水素化不足を解消
することができる。この結果、従来の水素化に比べて水
素化プロセス時間を短くすることが可能となる。
経路は、図２３に示すように、低抵抗多結晶シリコンゲ
ート電極の外側からゲート絶縁膜４を通って行く拡散経
路１４と、活性領域１３上の低抵抗多結晶シリコンゲー
ト電極露出部２５からゲート絶縁膜４を通って行く拡散
経路２４の２つに大きく分けられる。拡散経路１４は図
３１に示す従来例の拡散経路と同じであり、低抵抗多結
晶シリコンゲート電極５を介さないためこの低抵抗多結
晶シリコンゲート電極５での水素ロスはないが、低抵抗
多結晶シリコンゲート電極５の端から多結晶シリコン活
性領域１３中央までの距離が２〜３μｍ程度以上と長い
ために、図２４または図３３に示す従来例のように、多
結晶シリコン活性領域１３中央部に向かうほど水素濃度
が低くなり、水素化不足となるような拡散経路であっ
た。これに対し本発明の水素化では活性領域直上からの
拡散経路２４が存在し、活性領域直上から０．１μｍ程
度の低抵抗多結晶シリコンゲート電極５／ゲート絶縁膜
４の２層膜を通して水素ラジカルまたは水素イオンまた
は水素分子が拡散し、多結晶シリコン活性領域１３の中
心に非常に近いところから拡散していくため、従来方法
で問題となっていた活性領域中央部の水素化不足を解消
することができる。この結果、従来の水素化に比べて水
素化プロセス時間を短くすることが可能となる。
【００４７】最後に図２２（ｇ）、（ｈ）に示すよう
に、層間絶縁膜１０を形成し、コンタクトホール１１を
開口してソース、ドレイン配線電極１２を形成して多結
晶シリコン薄膜トランジスタが完成する。
に、層間絶縁膜１０を形成し、コンタクトホール１１を
開口してソース、ドレイン配線電極１２を形成して多結
晶シリコン薄膜トランジスタが完成する。
【００４８】なお本発明において、低抵抗多結晶シリコ
ンゲート電極露出部２５の形状は図２２に示したような
開口形状、開口位置、開口数に限らず、図２５〜図２８
に示すような開口形状、開口位置、開口数など、どのよ
うな開口形状、開口位置、開口数でもよい。
ンゲート電極露出部２５の形状は図２２に示したような
開口形状、開口位置、開口数に限らず、図２５〜図２８
に示すような開口形状、開口位置、開口数など、どのよ
うな開口形状、開口位置、開口数でもよい。
【００４９】実際の多結晶シリコン薄膜トランジスタで
の例を以下に示す。チャネル長１２μｍ、チャネル幅１
２μｍのｎチャネル多結晶シリコン薄膜トランジスタに
おいて、水素化前のオン電流は、ドレイン電圧１２Ｖ、
ゲート電圧１２Ｖにおいて１×１０5 Ａであり、このデ
バイスを平行平板プラズマ処理装置において２時間の水
素化を行ったところ、同測定条件でのオン電流は１×１
０4 Ａとなった。ここで、図２２に示すように、薄膜ト
ランジスタの多結晶シリコン活性領域上でゲート配線電
極の両側面を２μｍエッチング除去し、中央付近に２μ
ｍ×１２μｍの開口部を設け、低抵抗多結晶シリコンゲ
ート電極露出部を形成して水素化を行ったところ、３０
分の水素化で同測定条件でのオン電流５×１０4 Ａを得
ることができた。
の例を以下に示す。チャネル長１２μｍ、チャネル幅１
２μｍのｎチャネル多結晶シリコン薄膜トランジスタに
おいて、水素化前のオン電流は、ドレイン電圧１２Ｖ、
ゲート電圧１２Ｖにおいて１×１０5 Ａであり、このデ
バイスを平行平板プラズマ処理装置において２時間の水
素化を行ったところ、同測定条件でのオン電流は１×１
０4 Ａとなった。ここで、図２２に示すように、薄膜ト
ランジスタの多結晶シリコン活性領域上でゲート配線電
極の両側面を２μｍエッチング除去し、中央付近に２μ
ｍ×１２μｍの開口部を設け、低抵抗多結晶シリコンゲ
ート電極露出部を形成して水素化を行ったところ、３０
分の水素化で同測定条件でのオン電流５×１０4 Ａを得
ることができた。
【００５０】以上の第１〜第４の実施の形態における低
抵抗多結晶シリコンゲート電極５の材質は、低抵抗非晶
質シリコンまたは低抵抗微結晶シリコンなどでもよい。
抵抗多結晶シリコンゲート電極５の材質は、低抵抗非晶
質シリコンまたは低抵抗微結晶シリコンなどでもよい。
【００５１】本発明において、ＭＯＳ電界効果を与える
ゲート電界の分布変化、および配線における信号遅延が
危惧される。ゲート電界の分布変化に関しては低抵抗多
結晶シリコンゲート電極の形状に変化はないため、ゲー
ト電界分布が変化することはほとんどない。また信号遅
延に関しては、低抵抗多結晶シリコンゲート電極露出部
の面積、すなわちゲート配線電極の開口部面積がゲート
配線電極の全面積に比べて小さいため、本発明が原因と
なる信号遅延はほとんどない。さらに通常のデバイスで
は、例えば第３の実施の形態における薄膜トランジスタ
の配線を図２９に示すように第２ゲート配線電極２７で
覆うことが多く、この場合は本発明に原因する信号遅延
は皆無である。
ゲート電界の分布変化、および配線における信号遅延が
危惧される。ゲート電界の分布変化に関しては低抵抗多
結晶シリコンゲート電極の形状に変化はないため、ゲー
ト電界分布が変化することはほとんどない。また信号遅
延に関しては、低抵抗多結晶シリコンゲート電極露出部
の面積、すなわちゲート配線電極の開口部面積がゲート
配線電極の全面積に比べて小さいため、本発明が原因と
なる信号遅延はほとんどない。さらに通常のデバイスで
は、例えば第３の実施の形態における薄膜トランジスタ
の配線を図２９に示すように第２ゲート配線電極２７で
覆うことが多く、この場合は本発明に原因する信号遅延
は皆無である。
【００５２】
【発明の効果】本発明により、トップゲート型多結晶シ
リコン薄膜トランジスタにおいて、ゲート電極をマスク
とした自己整合不純物導入およびその活性化の後に、従
来よりも短時間で効果的な水素化を行うことができる。
リコン薄膜トランジスタにおいて、ゲート電極をマスク
とした自己整合不純物導入およびその活性化の後に、従
来よりも短時間で効果的な水素化を行うことができる。
【図１】本発明の第１の実施例における第１例の多結晶
シリコン薄膜トランジスタの製造工程図である。
シリコン薄膜トランジスタの製造工程図である。
【図２】本発明の第１の実施例における第２例の多結晶
シリコン薄膜トランジスタのチャネル長方向断面概略図
と上面概略図である。
シリコン薄膜トランジスタのチャネル長方向断面概略図
と上面概略図である。
【図３】本発明の第１の実施例における第３例の多結晶
シリコン薄膜トランジスタのチャネル長方向断面概略図
と上面概略図である。
シリコン薄膜トランジスタのチャネル長方向断面概略図
と上面概略図である。
【図４】本発明の第１の実施例における第４例の多結晶
シリコン薄膜トランジスタのチャネル長方向断面概略図
と上面概略図である。
シリコン薄膜トランジスタのチャネル長方向断面概略図
と上面概略図である。
【図５】本発明の第１の実施例における水素化工程の水
素拡散の様子を示した概略図である。
素拡散の様子を示した概略図である。
【図６】本発明の第１の実施例における水素化工程にお
いて、多結晶シリコン活性領域中を拡散する水素の濃度
分布を示した図である。
いて、多結晶シリコン活性領域中を拡散する水素の濃度
分布を示した図である。
【図７】平行平板プラズマ処理装置を用いた水素化の様
子を示した装置概略図である。
子を示した装置概略図である。
【図８】平行平板リモートプラズマ処理装置を用いた水
素化の様子を示した装置概略図である。
素化の様子を示した装置概略図である。
【図９】本発明の第２の実施例における第１例の多結晶
シリコン薄膜トランジスタの製造工程図である。
シリコン薄膜トランジスタの製造工程図である。
【図１０】本発明の第２の実施例における水素化工程の
水素拡散の様子を示した概略図である。
水素拡散の様子を示した概略図である。
【図１１】本発明の第２の実施例における水素化工程に
おいて、多結晶シリコン活性領域中を拡散する水素の濃
度分布を示した図である。
おいて、多結晶シリコン活性領域中を拡散する水素の濃
度分布を示した図である。
【図１２】本発明の第２の実施例における第２例の多結
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
【図１３】本発明の第２の実施例における第３例の多結
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
【図１４】本発明の第２の実施例における第４例の多結
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
【図１５】本発明の第３の実施例における第１例の多結
晶シリコン薄膜トランジスタの製造工程図である。
晶シリコン薄膜トランジスタの製造工程図である。
【図１６】本発明の第３の実施例における水素化工程の
水素拡散の様子を示した概略図である。
水素拡散の様子を示した概略図である。
【図１７】本発明の第３の実施例における水素化工程に
おいて、多結晶シリコン活性領域中を拡散する水素の濃
度分布を示した図である。
おいて、多結晶シリコン活性領域中を拡散する水素の濃
度分布を示した図である。
【図１８】本発明の第３の実施例における第２例の多結
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
【図１９】本発明の第３の実施例における第３例の多結
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
【図２０】本発明の第３の実施例における第４例の多結
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
【図２１】本発明の第３の実施例における第５例の多結
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
【図２２】本発明の第４の実施例における第１例の多結
晶シリコン薄膜トランジスタの製造工程図である。
晶シリコン薄膜トランジスタの製造工程図である。
【図２３】本発明の第４の実施例における水素化工程の
水素拡散の様子を示した概略図である。
水素拡散の様子を示した概略図である。
【図２４】本発明の第４の実施例における水素化工程に
おいて、多結晶シリコン活性領域中を拡散する水素の濃
度分布を示した図である。
おいて、多結晶シリコン活性領域中を拡散する水素の濃
度分布を示した図である。
【図２５】本発明の第４の実施例における第２例の多結
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
【図２６】本発明の第４の実施例における第３例の多結
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
【図２７】本発明の第４の実施例における第４例の多結
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
【図２８】本発明の第４の実施例における第５例の多結
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
晶シリコン薄膜トランジスタのチャネル長方向断面概略
図と上面概略図である。
【図２９】本発明の第３の実施例における多結晶シリコ
ン薄膜トランジスタにおいて、ゲート配線を第２ゲート
配線電極を用いて行った場合の素子概略図である。
ン薄膜トランジスタにおいて、ゲート配線を第２ゲート
配線電極を用いて行った場合の素子概略図である。
【図３０】従来例における多結晶シリコン薄膜トランジ
スタの製造工程図である。
スタの製造工程図である。
【図３１】第１の従来例における水素化工程の水素拡散
の様子を示した概略図である。
の様子を示した概略図である。
【図３２】第２の従来例における水素化工程の水素拡散
の様子を示した概略図である。
の様子を示した概略図である。
【図３３】従来例における水素化工程において、多結晶
シリコン活性領域中を拡散する水素の濃度分布を示した
図である。
シリコン活性領域中を拡散する水素の濃度分布を示した
図である。
【図３４】従来例の多結晶シリコン薄膜トランジスタの
構造断面図を示したものである
構造断面図を示したものである
１ ガラス基板 ２ 多結晶シリコン膜 ３ エキシマレーザ ４ ゲート絶縁膜 ５ 低抵抗多結晶シリコンゲート電極 ６ ゲート配線電極 ７ 不純物イオン ８ ソース、ドレイン領域 ９ 水素または水素ラジカルまたは水素イオン １０ 層間絶縁膜 １１ コンタクトホール １２ ソーズ、ソレイン配線電極 １３ 多結晶シリコン活性領域 １４ 水素の拡散経路 １５ レジスト １６ デバイス １７ 水素プラスマ １８ 水素ラジカル １９ 高周波印加電極 ２０ 対向電極 ２１ 水素 ２２ 真空排気 ２３ 中間メッシュ電極 ２４ 活性領域直上からの水素の拡散経路 ２５ 低抵抗多結晶シリコン電極露出部 ２７ 第２ゲート配線電極 ２８ ゲート電極
Claims (4)
- 【請求項１】シリコン薄膜、ゲート絶縁膜、低抵抗シリ
コンゲート電極、ゲート配線電極を順次積層し、前記低
抵抗シリコンゲート電極および前記ゲート配線電極をゲ
ート電極形状にパターニングし、この低抵抗シリコンゲ
ート電極および前記ゲート配線電極のパターンをもとに
ソース領域、ドレイン領域を形成し、ゲート配線電極の
少なくとも一部をエッチングし、活性領域上の低抵抗シ
リコンゲート電極の一部を露出させた後に、水素パッシ
ベーション工程を行うことを特徴とする薄膜トランジス
タの製造方法。 - 【請求項２】前記ゲート配線電極形成後に該ゲート配線
電極に孔を開口して前記低抵抗シリコンゲート電極の露
出部分を形成することを特徴とする請求項１に記載の薄
膜トランジスタの製造方法。 - 【請求項３】前記ゲート配線電極形成後に該ゲート配線
電極の側面を削って前記低抵抗シリコンゲート電極の露
出部分を形成することを特徴とする請求項１または２に
記載の薄膜トランジスタの製造方法。 - 【請求項４】前記水素パッシベーション工程の後に、前
記ゲート配線電極および前記低抵抗シリコンゲート電極
を覆う第２のゲート配線電極を形成することを特徴とす
る請求項１乃至３いずれか１項に記載の薄膜トランジス
タの製造方法。
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| KR100252866B1 (ko) * | 1997-12-13 | 2000-04-15 | 김영환 | 반도체소자 및 이의 제조방법 |
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