JP3666973B2 - 半導体素子および半導体素子の製造方法 - Google Patents
半導体素子および半導体素子の製造方法 Download PDFInfo
- Publication number
- JP3666973B2 JP3666973B2 JP05040696A JP5040696A JP3666973B2 JP 3666973 B2 JP3666973 B2 JP 3666973B2 JP 05040696 A JP05040696 A JP 05040696A JP 5040696 A JP5040696 A JP 5040696A JP 3666973 B2 JP3666973 B2 JP 3666973B2
- Authority
- JP
- Japan
- Prior art keywords
- interlayer film
- conductor layer
- impurity
- film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 238000000034 method Methods 0.000 title claims description 15
- 239000011229 interlayer Substances 0.000 claims description 79
- 239000004020 conductor Substances 0.000 claims description 68
- 239000010410 layer Substances 0.000 claims description 57
- 239000012535 impurity Substances 0.000 claims description 44
- 238000007667 floating Methods 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 description 11
- 230000014759 maintenance of location Effects 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000005530 etching Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【0001】
【発明の属する技術分野】
この発明は半導体素子に関し、特に、静電容量が並列接続された2つの素子を備えた半導体素子およびその製造方法に関する。
【0002】
【関連技術】
ユーザーが手元で論理機能を書込むことができるLSIとして、PLD(Programmable Logic Device)が知られている。PLDは、あらかじめチップ上に多くの論理回路等を配置するとともに、論理回路等相互を、プログラム可能なスイッチを介して接続するよう構成したものである。PLDのスイッチ等として、図6Aに示すスイッチング素子SWが考えられる。
【0003】
スイッチング素子SWは、プログラム用のトランジスタTR1およびスイッチ用のトランジスタTR2を図6Aのように接続することにより構成する。プログラム用のトランジスタTR1は、スプリットゲート型のEPROM(Erectrically Programmable Read Only Memory)である。また、トランジスタTR1およびTR2の、フローティングゲートFG相互、コントロールゲートCG相互は、ともに、連続的に形成されている。
【0004】
端子ES、ED、コントロールゲートCG、基板SBに適当な電圧を印加することによりトランジスタTR1にON/OFF情報を書込み、トランジスタTR1に書込まれた情報にしたがい、トランジスタTR2が、配線L1と配線L2とを継断する。
【0005】
図6B、Cに、それぞれ、プログラム用のトランジスタTR1、スイッチ用のトランジスタTR2の断面構成を示す。トランジスタTR1に、OFF情報を書込むには、例えば図6Bに示すトランジスタTR1の基板SBとフローティングゲートFGとの間に、フローティングゲートFGが高電位となるような電位差を与え、電子をフローティングゲートFGに取込むことにより行なう。したがって、基板SBに対し、フローティングゲートFGの電位が高いほど、書込みが容易となる。
【0006】
スイッチング素子SWをコンデンサの結合と見た場合の等価回路を図7に示す。コントロールゲートCGとフローティングゲートFGとの間に形成される容量をC1U、C2Uとし、フローティングゲートFGと基板SBとの間に形成される容量をC1L、C2Lとすれば、コントロールゲートCGと基板SB間に印加される電圧をVとした場合、フローティングゲートFGと基板SBとの間に発生する電圧VLは、図7に示す式で表わされる。
【0007】
すなわち、電圧VLを大きくするためには、コントロールゲートCGとフローティングゲートFGとの間に形成される容量C1U、C2Uを大きくすればよい。このためには、図6B、Cに示すように、コントロールゲートCGとフローティングゲートFGとの間に配置される層間膜SMを、薄くて電荷保持特性の良いONO膜(シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の3層構造を持つ)により構成すればよい。
【0008】
また、図7に示す電圧VLのバラ付きを低減するため、トランジスタTR1のコントロールゲートCGとフローティングゲートFGとの間に形成される容量をC1Uを一定にする必要がある。このため、図6Bに示すように、層間膜SMおよびフローティングゲートFGを覆い込むようにコントロールゲートCGを形成している。このように構成すれば、層間膜SMおよびフローティングゲートFGに対するコントロールゲートCGの位置ずれが生じても、容量C1Uに影響を与えることはない。
【0009】
一方、電子がフローティングゲートFGに取込まれるのは、ソースS、ドレインD間の電位差により電子が十分に加速されるドレインD近傍である。したがって、ドレインDはフローティングゲートFGの直近に配置されなければならない。
【0010】
これらの条件を満たすべく、図8に示すように、フローティングゲートFG、および、ONO膜により構成された層間膜SMを形成した後、層間膜SMとフローティングゲートFGとをマスクとして、セルフアラインで基板2にAs(ヒ素)イオンを打込み(図8A参照)、ドレインDを形成する(図8B参照)。その後、層間膜SMおよびフローティングゲートFGを覆い込むように、コントロールゲートCGを形成する(図8B、C参照)。このようにして、スイッチング素子SWを形成する。
【0011】
【発明が解決しようとする課題】
しかし、上記のようなスイッチング素子SWの製造方法には、次のような問題点がある。図8Aに示すように、層間膜SMとフローティングゲートFGとをマスクとして、セルフアラインで基板2にAsイオンを打込む際、Asイオンにより、層間膜SMの上部を構成しているONO膜がダメージを受ける。ONO膜は膜厚が薄いため、ダメージを受けることにより電荷保持特性が悪くなる。このため、トランジスタTR1のコントロールゲートCGとフローティングゲートFGとの間の絶縁不良が生ずるおそれがある。
【0012】
この発明は、このようなスイッチング素子SWなど半導体素子において生ずる問題点を解決し、電荷保持特性のよい半導体素子およびその製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
請求項1の半導体素子は、導電体により構成された下部導電体層であるフローティングゲートと、絶縁体により構成された層間膜と、導電体により構成された上部導電体層であるコントロールゲートとを、この順に積み上げた構成を有する第1の素子であるプログラム用トランジスタ、導電体により構成され、第1の素子の下部導電体層と接続されたフローティングゲートと、絶縁体により構成された層間膜と、導電体により構成され、第1の素子の上部導電体層と接続されたコントロールゲートとを、この順に積み上げた構成を有する第2の素子であるスイッチング用トランジスタ、を備えた半導体素子であって、第1の素子であるプログラム用トランジスタの層間膜の厚さを第2の素子であるスイッチング用トランジスタの層間膜の厚さより厚くしたことを特徴とする。
【0014】
請求項2の半導体素子は、
請求項1の半導体素子において、
第2の素子の層間膜の面積を第1の素子の層間膜の面積より大きくしたこと、
を特徴とする。
【0015】
請求項3の半導体素子は、
請求項1または請求項2の半導体素子において、
第1の素子が、
基板に設けられた不純物導入領域に隣接した不純物非導入領域の上に、前記下部導電体層を配置するとともに、下部導電体層を覆い込むように、前記層間膜と前記上部導電体層とを、この順に重ねて配置することにより形成し、
該層間膜の厚さを、該不純物導入領域に対する不純物の導入に際し不純物が突き抜けない厚さに設定したこと、
を特徴とする。
【0016】
請求項4の半導体素子は、
請求項1から請求項3のいずれかの請求項に記載の半導体素子において、
第1の素子の層間膜をシリコン酸化膜により構成し、
第2の素子の層間膜をONO膜により構成したこと、
を特徴とする。
【0017】
請求項5の半導体素子の製造方法は、
基板に設けられた不純物導入領域に隣接した不純物非導入領域の上に、導電体により構成された下部導電体層を配置するとともに、下部導電体層を覆い込むように、絶縁体により構成された層間膜と導電体により構成された上部導電体層とを、この順に重ねて配置する構成を有する第1の素子、
導電体により構成され、第1の素子の下部導電体層と接続された下部導電体層と、絶縁体により構成された層間膜と、導電体により構成され、第1の素子の上部導電体層と接続された上部導電体層とを、この順に積み上げた構成を有する第2の素子、
を備えた半導体素子の製造方法であって、
第1の素子の下部導電体層と第1の素子の層間膜とをマスクとして、第1の素子の不純物導入領域に対する不純物導入を行なうとともに、
第1の素子の層間膜を、第2の素子の層間膜に比べ厚く、かつ、不純物の導入に際し不純物が突き抜けない厚さに形成すること、
を特徴とする。
【0018】
請求項6の半導体素子の製造方法は、
請求項5の半導体素子の製造方法において、
第1の素子の不純物導入領域に対する不純物導入を行なった後、酸化を行なうよう構成したこと、
を特徴とする。
【0019】
【発明の効果】
請求項1の半導体素子は、第1の素子と第2の素子との下部導電体層相互および上部導電体相互を、ともに接続するとともに、第1の素子の層間膜の厚さを第2の素子の層間膜の厚さより厚くしたことを特徴とする。
【0020】
したがって、第1の素子の層間膜が厚いにもかかわらず、薄い層間膜を有する第2の素子の影響により、上部導電体層と下部導電体層の間に形成される静電容量が大きく減少することはない。このため、静電容量をある程度維持しつつ、第1の素子の層間膜の厚さを厚くすることができる。
【0021】
この結果、第1の素子の層間膜をマスクとして、不純物導入を行なう場合、第1の素子の層間膜の下部にまでダメージがおよぶ可能性が低い。すなわち、上部導電体層と下部導電体層の間に形成される静電容量をある程度維持しつつ、上部導電体層と下部導電体層の間の電荷保持特性の劣化を防止することができる。
【0022】
請求項2の半導体素子は、請求項1の半導体素子において、第2の素子の層間膜の面積を第1の素子の層間膜の面積より大きくしたことを特徴とする。
【0023】
したがって、相対的に面積の小さい第1の素子の層間膜の厚さを厚くすることによる影響は、さらに小さい。すなわち、上部導電体層と下部導電体層の間に形成される静電容量を、さらに高レベルで維持しつつ、上部導電体層と下部導電体層の間の電荷保持特性の劣化を防止することができる。
【0024】
請求項3の半導体素子および請求項5の半導体素子の製造方法は、さらに、第1の素子が、不純物導入領域に隣接した不純物非導入領域の上に下部導電体層を配置するとともに、下部導電体層を覆い込むように、層間膜と上部導電体層とを、この順に重ねて配置することにより形成し、該層間膜の厚さを不純物が突き抜けない厚さに設定したことを特徴とする。
【0025】
したがって、層間膜および下部導電体層をマスクとしてセルフアラインで不純物導入領域を形成せざるを得ない場合においても、不純物が層間膜を突き抜けることはない。すなわち、より電荷保持特性のよい半導体素子を実現することができる。
【0026】
請求項4の半導体素子は、請求項1から請求項3のいずれかの請求項に記載の半導体素子において、第1の素子の層間膜をシリコン酸化膜により構成し、第2の素子の層間膜をONO膜により構成したことを特徴とする。
【0027】
したがって、薄いONO膜により、静電容量を確保するとともに、厚いシリコン酸化膜により、不純物導入に対するダメージを軽減する。すなわち、静電容量の減少をさらに抑えつつ、電荷保持特性を確保することができる。
【0028】
請求項6の半導体素子の製造方法は、請求項5の半導体素子の製造方法において、第1の素子の不純物導入領域に対する不純物導入を行なった後、酸化を行なうよう構成したことを特徴とする。
【0029】
したがって、不純物導入の際マスクとなった第1の素子の層間膜のダメージをを、酸化工程において回復させることができる。すなわち、電荷保持特性をさらに向上させることができる。
【0030】
【発明の実施の形態】
図1および図2に、この発明の一実施形態による半導体素子の製造方法である、スイッチング素子SWの製造工程の一部を示す。図3は、半導体素子であるスイッチング素子SWの実体的配置を示す平面図である。なお、スイッチング素子SWの回路は図6Aに示すものと同様の構成である。すなわち、スイッチング素子SWは、第1の素子であるプログラム用のトランジスタTR1、および第2の素子であるスイッチ用のトランジスタTR2を用いたスイッチング素子であり、PLDの一種であるFPGA(Field Programmable Gate Array)のスイッチとして使用される。
【0031】
スイッチング素子SWを製造するには、図1Aに示すように、まず、基板12の上に、酸化膜14、ポリシリコン膜16、ONO膜18を形成したものを用意する。レジスト(図示せず)をマスクとしてエッチングを行なうことにより、プログラム用のトランジスタTR1の近傍のONO膜18のみを取り除き、露出したポリシリコン層16の上にレジスト20をのせ、パタニングする。
【0032】
つぎに、レジスト20をマスクとして、ポリシリコン膜16および酸化膜14をエッチングすることにより、図1Bに示すように、第1の素子の下部導電体層であるフローティングゲートFG1、およびゲート酸化膜GM1を形成する。つぎに、上面を酸化することにより酸化膜28を形成する。ポリシリコンに接している部分の酸化膜28は厚く成長する。このポリシリコンに接した酸化膜28が、第1の素子の層間膜SM1である。したがって、層間膜SM1は、フローティングゲートFG1を覆い込むように形成される。さらに、レジスト22をパタニングし、レジスト22と、フローティングゲートFG1および層間膜SM1をマスクとして、基板12にAsイオンを注入する。
【0033】
層間膜SM1は、シリコン酸化膜により構成された比較的厚い膜であるため、Asイオンが打込まれても、Asイオンは膜の表面に留まり、膜を貫通することはない。このため、Asイオンの注入により層間膜SM1の電荷保持特性が悪くなることはない。
【0034】
つぎに、レジスト22を取り除いた後、図1Cに示すように、CVD法等により、全体をポリシリコン膜24により覆う。この工程で、基板12に打込まれたAsイオンが拡散し、不純物導入領域である第1ドレインD11が形成される。なお、第1ドレインD11に隣接し、かつ、ゲート酸化膜GM1を介してフローティングゲートFG1の直下に位置する領域が、不純物非導入領域であるチャネル領域CH1となる。
【0035】
つぎに、レジスト(図示せず)をマスクとして、ポリシリコン膜24をエッチングすることにより、図2Aに示すように、第1の素子の上部導電体層であるコントロールゲートCG1を形成する。コントロールゲートCG1は、層間膜SM1を覆い込むように形成される。なお、コントロールゲートCG1の一部は、スプリットゲートSGを構成している。
【0036】
一方、スイッチ用のトランジスタTR2を形成すべき部分においては、同様に、ポリシリコン膜24(図1C参照)をエッチングすることにより、第2の素子の上部導電体層であるコントロールゲートCG2を形成し、同一のマスクを用いて、さらにエッチングを進めることにより、第2の素子の層間膜SM2、第2の素子の下部導電体層であるフローティングゲートFG2、ゲート酸化膜GM2を形成する。
【0037】
つぎに、コントロールゲートCG1、CG2をマスクとして、低濃度のN型不純物をイオン注入することによりLDD(Lightly Doped Drain-source)を形成する。
【0038】
つぎに、図2Bに示すように、CVD法などにより、全体をシリコン酸化膜(図示せず)で覆い、異方性エッチングを行なうことにより、サイドウォール26を形成する。コントロールゲートCG1、CG2、およびサイドウォール26をマスクとして、高濃度のN型不純物をイオン注入することにより、トランジスタTR1のソースS1、第2ドレインD12、トランジスタTR2のソースS2、ドレインD2が形成される。なおトランジスタTR1の第1ドレインD11と第2ドレインD12とにより、ドレインD1を構成している。
【0039】
このようにして形成したスイッチング素子SWは、図3に示すように、トランジスタTR2のコントロールゲートCG2とフローティングゲートFG2との間に挟まれた層間膜SM2(図2A参照)の面積が、トランジスタTR1のコントロールゲートCG1とフローティングゲートFG1との間に挟まれた層間膜SM1(図2A参照)の面積に比べ、かなり大きくなるよう設定されている。
【0040】
したがって、相対的にかなり面積の小さいトランジスタTR1の層間膜SM1の厚さを厚くすることによる影響は、ほとんどない。
【0041】
つぎに、図4および図5に、この発明の他の実施形態によるスイッチング素子SWの製造工程の一部を示す。図4および図5には、図3に示す断面P1−P1のみを示す。断面P2−P2は、前述の図1および図2に示す実施形態の場合と同様である。
【0042】
図4および図5に示すこの実施形態によるスイッチング素子SWの製造方法は、前述の図1および図2に示すスイッチング素子SWの製造方法と、略同様である。前述の実施形態における図1A、B、C、図2A、Bは、この実施形態における図4A、B、図5A、B、Cにそれぞれ対応する。つまり、この実施形態は、前述の実施形態において、図1Bと図1Cとの間に、図4Cの工程を挿入したものである。
【0043】
すなわち、この実施形態においては、図4Bに示すように、レジスト22をパタニングし、レジスト22と、フローティングゲートFG1および層間膜SM1をマスクとして、基板12にAsイオンを注入し、その後、図4Cに示すように、上面を酸化する。Asイオン注入の際ダメージを受けた層間膜SM1の膜質は、酸化工程において印加された熱により回復する。このため、電荷の保持特性がいっそう向上する。
【0044】
この工程で、基板12に打込まれたAsイオンが拡散し、不純物導入領域である第1ドレインD11が形成される。なお、この酸化工程において、酸化膜28が成長するが、不純物イオン濃度の高い第1ドレインD11に接する酸化膜28は、より厚く成長する。
【0045】
なお、上述の各実施形態においては、PLDの一種のFPGAのスイッチである、スイッチング素子SWにこの発明を適用した場合を例に説明したが、この発明はこれに限定されるものではない。PLDの他の一種であるPLA(Programmable Logic Array)の他、PLD以外のスイッチング素子や、スイッチング素子以外の半導体素子一般にも適用することができる。
【0046】
また、上述の各実施形態においては、第1の素子の層間膜としてシリコン酸化膜を用い、第2の素子の層間膜としてONO膜を用いるよう構成したが、第1の素子の層間膜および第2の素子の層間膜として、これら以外のものを用いることもできる。また、第1の素子の層間膜と第2の素子の層間膜とを、異なる膜厚を有する同一材料により構成することもできる。
【0047】
また、第2の素子の層間膜の面積が、第1の素子の層間膜の面積より大きくなるよう設定したが、第2の素子の層間膜の面積は、必ずしも第1の素子の層間膜の面積より大きくなるよう設定する必要はない。
【0048】
また、第1の素子が、基板に設けられた不純物導入領域に隣接した不純物非導入領域の上に下部導電体層を配置するとともに、下部導電体層を覆い込むように、層間膜と上部導電体層とを、この順に重ねて配置することにより形成される構成を有する場合を例に説明したが、この発明は、第1の素子が、下部導電体層、層間膜、上部導電体層を、単にこの順に重ねて配置することにより形成される構成を有する場合等にも適用することができる。
【図面の簡単な説明】
【図1】この発明の一実施形態による半導体素子の製造方法である、スイッチング素子の製造工程の一部を示す図面である。
【図2】この発明の一実施形態によるスイッチング素子の製造工程の一部を示す図面である。
【図3】この発明の一実施形態によるスイッチング素子の実体的配置を示す平面図である。
【図4】この発明の他の実施形態による半導体素子の製造方法である、スイッチング素子の製造工程の一部を示す図面である。
【図5】この発明の他の実施形態によるスイッチング素子の製造工程の一部を示す図面である。
【図6】スイッチング素子の回路図、ならびに、この発明による改良前におけるプログラム用のトランジスタおよびスイッチ用のトランジスタの断面構成を示す図面である。
【図7】スイッチング素子を静電容量の結合と見た場合の等価回路、静電容量に印加される分圧値を求める数式を示す図面である。
【図8】この発明による改良前における、スイッチング素子の製造工程の一部を示す図面である。
【符号の説明】
12・・・・・・・・基板
16・・・・・・・・ポリシリコン膜
18・・・・・・・・ONO膜
TR1・・・・・・・プログラム用のトランジスタ
FG1・・・・・・・トランジスタTR1のフローティングゲート
SM1・・・・・・・トランジスタTR1の層間膜
【発明の属する技術分野】
この発明は半導体素子に関し、特に、静電容量が並列接続された2つの素子を備えた半導体素子およびその製造方法に関する。
【0002】
【関連技術】
ユーザーが手元で論理機能を書込むことができるLSIとして、PLD(Programmable Logic Device)が知られている。PLDは、あらかじめチップ上に多くの論理回路等を配置するとともに、論理回路等相互を、プログラム可能なスイッチを介して接続するよう構成したものである。PLDのスイッチ等として、図6Aに示すスイッチング素子SWが考えられる。
【0003】
スイッチング素子SWは、プログラム用のトランジスタTR1およびスイッチ用のトランジスタTR2を図6Aのように接続することにより構成する。プログラム用のトランジスタTR1は、スプリットゲート型のEPROM(Erectrically Programmable Read Only Memory)である。また、トランジスタTR1およびTR2の、フローティングゲートFG相互、コントロールゲートCG相互は、ともに、連続的に形成されている。
【0004】
端子ES、ED、コントロールゲートCG、基板SBに適当な電圧を印加することによりトランジスタTR1にON/OFF情報を書込み、トランジスタTR1に書込まれた情報にしたがい、トランジスタTR2が、配線L1と配線L2とを継断する。
【0005】
図6B、Cに、それぞれ、プログラム用のトランジスタTR1、スイッチ用のトランジスタTR2の断面構成を示す。トランジスタTR1に、OFF情報を書込むには、例えば図6Bに示すトランジスタTR1の基板SBとフローティングゲートFGとの間に、フローティングゲートFGが高電位となるような電位差を与え、電子をフローティングゲートFGに取込むことにより行なう。したがって、基板SBに対し、フローティングゲートFGの電位が高いほど、書込みが容易となる。
【0006】
スイッチング素子SWをコンデンサの結合と見た場合の等価回路を図7に示す。コントロールゲートCGとフローティングゲートFGとの間に形成される容量をC1U、C2Uとし、フローティングゲートFGと基板SBとの間に形成される容量をC1L、C2Lとすれば、コントロールゲートCGと基板SB間に印加される電圧をVとした場合、フローティングゲートFGと基板SBとの間に発生する電圧VLは、図7に示す式で表わされる。
【0007】
すなわち、電圧VLを大きくするためには、コントロールゲートCGとフローティングゲートFGとの間に形成される容量C1U、C2Uを大きくすればよい。このためには、図6B、Cに示すように、コントロールゲートCGとフローティングゲートFGとの間に配置される層間膜SMを、薄くて電荷保持特性の良いONO膜(シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の3層構造を持つ)により構成すればよい。
【0008】
また、図7に示す電圧VLのバラ付きを低減するため、トランジスタTR1のコントロールゲートCGとフローティングゲートFGとの間に形成される容量をC1Uを一定にする必要がある。このため、図6Bに示すように、層間膜SMおよびフローティングゲートFGを覆い込むようにコントロールゲートCGを形成している。このように構成すれば、層間膜SMおよびフローティングゲートFGに対するコントロールゲートCGの位置ずれが生じても、容量C1Uに影響を与えることはない。
【0009】
一方、電子がフローティングゲートFGに取込まれるのは、ソースS、ドレインD間の電位差により電子が十分に加速されるドレインD近傍である。したがって、ドレインDはフローティングゲートFGの直近に配置されなければならない。
【0010】
これらの条件を満たすべく、図8に示すように、フローティングゲートFG、および、ONO膜により構成された層間膜SMを形成した後、層間膜SMとフローティングゲートFGとをマスクとして、セルフアラインで基板2にAs(ヒ素)イオンを打込み(図8A参照)、ドレインDを形成する(図8B参照)。その後、層間膜SMおよびフローティングゲートFGを覆い込むように、コントロールゲートCGを形成する(図8B、C参照)。このようにして、スイッチング素子SWを形成する。
【0011】
【発明が解決しようとする課題】
しかし、上記のようなスイッチング素子SWの製造方法には、次のような問題点がある。図8Aに示すように、層間膜SMとフローティングゲートFGとをマスクとして、セルフアラインで基板2にAsイオンを打込む際、Asイオンにより、層間膜SMの上部を構成しているONO膜がダメージを受ける。ONO膜は膜厚が薄いため、ダメージを受けることにより電荷保持特性が悪くなる。このため、トランジスタTR1のコントロールゲートCGとフローティングゲートFGとの間の絶縁不良が生ずるおそれがある。
【0012】
この発明は、このようなスイッチング素子SWなど半導体素子において生ずる問題点を解決し、電荷保持特性のよい半導体素子およびその製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
請求項1の半導体素子は、導電体により構成された下部導電体層であるフローティングゲートと、絶縁体により構成された層間膜と、導電体により構成された上部導電体層であるコントロールゲートとを、この順に積み上げた構成を有する第1の素子であるプログラム用トランジスタ、導電体により構成され、第1の素子の下部導電体層と接続されたフローティングゲートと、絶縁体により構成された層間膜と、導電体により構成され、第1の素子の上部導電体層と接続されたコントロールゲートとを、この順に積み上げた構成を有する第2の素子であるスイッチング用トランジスタ、を備えた半導体素子であって、第1の素子であるプログラム用トランジスタの層間膜の厚さを第2の素子であるスイッチング用トランジスタの層間膜の厚さより厚くしたことを特徴とする。
【0014】
請求項2の半導体素子は、
請求項1の半導体素子において、
第2の素子の層間膜の面積を第1の素子の層間膜の面積より大きくしたこと、
を特徴とする。
【0015】
請求項3の半導体素子は、
請求項1または請求項2の半導体素子において、
第1の素子が、
基板に設けられた不純物導入領域に隣接した不純物非導入領域の上に、前記下部導電体層を配置するとともに、下部導電体層を覆い込むように、前記層間膜と前記上部導電体層とを、この順に重ねて配置することにより形成し、
該層間膜の厚さを、該不純物導入領域に対する不純物の導入に際し不純物が突き抜けない厚さに設定したこと、
を特徴とする。
【0016】
請求項4の半導体素子は、
請求項1から請求項3のいずれかの請求項に記載の半導体素子において、
第1の素子の層間膜をシリコン酸化膜により構成し、
第2の素子の層間膜をONO膜により構成したこと、
を特徴とする。
【0017】
請求項5の半導体素子の製造方法は、
基板に設けられた不純物導入領域に隣接した不純物非導入領域の上に、導電体により構成された下部導電体層を配置するとともに、下部導電体層を覆い込むように、絶縁体により構成された層間膜と導電体により構成された上部導電体層とを、この順に重ねて配置する構成を有する第1の素子、
導電体により構成され、第1の素子の下部導電体層と接続された下部導電体層と、絶縁体により構成された層間膜と、導電体により構成され、第1の素子の上部導電体層と接続された上部導電体層とを、この順に積み上げた構成を有する第2の素子、
を備えた半導体素子の製造方法であって、
第1の素子の下部導電体層と第1の素子の層間膜とをマスクとして、第1の素子の不純物導入領域に対する不純物導入を行なうとともに、
第1の素子の層間膜を、第2の素子の層間膜に比べ厚く、かつ、不純物の導入に際し不純物が突き抜けない厚さに形成すること、
を特徴とする。
【0018】
請求項6の半導体素子の製造方法は、
請求項5の半導体素子の製造方法において、
第1の素子の不純物導入領域に対する不純物導入を行なった後、酸化を行なうよう構成したこと、
を特徴とする。
【0019】
【発明の効果】
請求項1の半導体素子は、第1の素子と第2の素子との下部導電体層相互および上部導電体相互を、ともに接続するとともに、第1の素子の層間膜の厚さを第2の素子の層間膜の厚さより厚くしたことを特徴とする。
【0020】
したがって、第1の素子の層間膜が厚いにもかかわらず、薄い層間膜を有する第2の素子の影響により、上部導電体層と下部導電体層の間に形成される静電容量が大きく減少することはない。このため、静電容量をある程度維持しつつ、第1の素子の層間膜の厚さを厚くすることができる。
【0021】
この結果、第1の素子の層間膜をマスクとして、不純物導入を行なう場合、第1の素子の層間膜の下部にまでダメージがおよぶ可能性が低い。すなわち、上部導電体層と下部導電体層の間に形成される静電容量をある程度維持しつつ、上部導電体層と下部導電体層の間の電荷保持特性の劣化を防止することができる。
【0022】
請求項2の半導体素子は、請求項1の半導体素子において、第2の素子の層間膜の面積を第1の素子の層間膜の面積より大きくしたことを特徴とする。
【0023】
したがって、相対的に面積の小さい第1の素子の層間膜の厚さを厚くすることによる影響は、さらに小さい。すなわち、上部導電体層と下部導電体層の間に形成される静電容量を、さらに高レベルで維持しつつ、上部導電体層と下部導電体層の間の電荷保持特性の劣化を防止することができる。
【0024】
請求項3の半導体素子および請求項5の半導体素子の製造方法は、さらに、第1の素子が、不純物導入領域に隣接した不純物非導入領域の上に下部導電体層を配置するとともに、下部導電体層を覆い込むように、層間膜と上部導電体層とを、この順に重ねて配置することにより形成し、該層間膜の厚さを不純物が突き抜けない厚さに設定したことを特徴とする。
【0025】
したがって、層間膜および下部導電体層をマスクとしてセルフアラインで不純物導入領域を形成せざるを得ない場合においても、不純物が層間膜を突き抜けることはない。すなわち、より電荷保持特性のよい半導体素子を実現することができる。
【0026】
請求項4の半導体素子は、請求項1から請求項3のいずれかの請求項に記載の半導体素子において、第1の素子の層間膜をシリコン酸化膜により構成し、第2の素子の層間膜をONO膜により構成したことを特徴とする。
【0027】
したがって、薄いONO膜により、静電容量を確保するとともに、厚いシリコン酸化膜により、不純物導入に対するダメージを軽減する。すなわち、静電容量の減少をさらに抑えつつ、電荷保持特性を確保することができる。
【0028】
請求項6の半導体素子の製造方法は、請求項5の半導体素子の製造方法において、第1の素子の不純物導入領域に対する不純物導入を行なった後、酸化を行なうよう構成したことを特徴とする。
【0029】
したがって、不純物導入の際マスクとなった第1の素子の層間膜のダメージをを、酸化工程において回復させることができる。すなわち、電荷保持特性をさらに向上させることができる。
【0030】
【発明の実施の形態】
図1および図2に、この発明の一実施形態による半導体素子の製造方法である、スイッチング素子SWの製造工程の一部を示す。図3は、半導体素子であるスイッチング素子SWの実体的配置を示す平面図である。なお、スイッチング素子SWの回路は図6Aに示すものと同様の構成である。すなわち、スイッチング素子SWは、第1の素子であるプログラム用のトランジスタTR1、および第2の素子であるスイッチ用のトランジスタTR2を用いたスイッチング素子であり、PLDの一種であるFPGA(Field Programmable Gate Array)のスイッチとして使用される。
【0031】
スイッチング素子SWを製造するには、図1Aに示すように、まず、基板12の上に、酸化膜14、ポリシリコン膜16、ONO膜18を形成したものを用意する。レジスト(図示せず)をマスクとしてエッチングを行なうことにより、プログラム用のトランジスタTR1の近傍のONO膜18のみを取り除き、露出したポリシリコン層16の上にレジスト20をのせ、パタニングする。
【0032】
つぎに、レジスト20をマスクとして、ポリシリコン膜16および酸化膜14をエッチングすることにより、図1Bに示すように、第1の素子の下部導電体層であるフローティングゲートFG1、およびゲート酸化膜GM1を形成する。つぎに、上面を酸化することにより酸化膜28を形成する。ポリシリコンに接している部分の酸化膜28は厚く成長する。このポリシリコンに接した酸化膜28が、第1の素子の層間膜SM1である。したがって、層間膜SM1は、フローティングゲートFG1を覆い込むように形成される。さらに、レジスト22をパタニングし、レジスト22と、フローティングゲートFG1および層間膜SM1をマスクとして、基板12にAsイオンを注入する。
【0033】
層間膜SM1は、シリコン酸化膜により構成された比較的厚い膜であるため、Asイオンが打込まれても、Asイオンは膜の表面に留まり、膜を貫通することはない。このため、Asイオンの注入により層間膜SM1の電荷保持特性が悪くなることはない。
【0034】
つぎに、レジスト22を取り除いた後、図1Cに示すように、CVD法等により、全体をポリシリコン膜24により覆う。この工程で、基板12に打込まれたAsイオンが拡散し、不純物導入領域である第1ドレインD11が形成される。なお、第1ドレインD11に隣接し、かつ、ゲート酸化膜GM1を介してフローティングゲートFG1の直下に位置する領域が、不純物非導入領域であるチャネル領域CH1となる。
【0035】
つぎに、レジスト(図示せず)をマスクとして、ポリシリコン膜24をエッチングすることにより、図2Aに示すように、第1の素子の上部導電体層であるコントロールゲートCG1を形成する。コントロールゲートCG1は、層間膜SM1を覆い込むように形成される。なお、コントロールゲートCG1の一部は、スプリットゲートSGを構成している。
【0036】
一方、スイッチ用のトランジスタTR2を形成すべき部分においては、同様に、ポリシリコン膜24(図1C参照)をエッチングすることにより、第2の素子の上部導電体層であるコントロールゲートCG2を形成し、同一のマスクを用いて、さらにエッチングを進めることにより、第2の素子の層間膜SM2、第2の素子の下部導電体層であるフローティングゲートFG2、ゲート酸化膜GM2を形成する。
【0037】
つぎに、コントロールゲートCG1、CG2をマスクとして、低濃度のN型不純物をイオン注入することによりLDD(Lightly Doped Drain-source)を形成する。
【0038】
つぎに、図2Bに示すように、CVD法などにより、全体をシリコン酸化膜(図示せず)で覆い、異方性エッチングを行なうことにより、サイドウォール26を形成する。コントロールゲートCG1、CG2、およびサイドウォール26をマスクとして、高濃度のN型不純物をイオン注入することにより、トランジスタTR1のソースS1、第2ドレインD12、トランジスタTR2のソースS2、ドレインD2が形成される。なおトランジスタTR1の第1ドレインD11と第2ドレインD12とにより、ドレインD1を構成している。
【0039】
このようにして形成したスイッチング素子SWは、図3に示すように、トランジスタTR2のコントロールゲートCG2とフローティングゲートFG2との間に挟まれた層間膜SM2(図2A参照)の面積が、トランジスタTR1のコントロールゲートCG1とフローティングゲートFG1との間に挟まれた層間膜SM1(図2A参照)の面積に比べ、かなり大きくなるよう設定されている。
【0040】
したがって、相対的にかなり面積の小さいトランジスタTR1の層間膜SM1の厚さを厚くすることによる影響は、ほとんどない。
【0041】
つぎに、図4および図5に、この発明の他の実施形態によるスイッチング素子SWの製造工程の一部を示す。図4および図5には、図3に示す断面P1−P1のみを示す。断面P2−P2は、前述の図1および図2に示す実施形態の場合と同様である。
【0042】
図4および図5に示すこの実施形態によるスイッチング素子SWの製造方法は、前述の図1および図2に示すスイッチング素子SWの製造方法と、略同様である。前述の実施形態における図1A、B、C、図2A、Bは、この実施形態における図4A、B、図5A、B、Cにそれぞれ対応する。つまり、この実施形態は、前述の実施形態において、図1Bと図1Cとの間に、図4Cの工程を挿入したものである。
【0043】
すなわち、この実施形態においては、図4Bに示すように、レジスト22をパタニングし、レジスト22と、フローティングゲートFG1および層間膜SM1をマスクとして、基板12にAsイオンを注入し、その後、図4Cに示すように、上面を酸化する。Asイオン注入の際ダメージを受けた層間膜SM1の膜質は、酸化工程において印加された熱により回復する。このため、電荷の保持特性がいっそう向上する。
【0044】
この工程で、基板12に打込まれたAsイオンが拡散し、不純物導入領域である第1ドレインD11が形成される。なお、この酸化工程において、酸化膜28が成長するが、不純物イオン濃度の高い第1ドレインD11に接する酸化膜28は、より厚く成長する。
【0045】
なお、上述の各実施形態においては、PLDの一種のFPGAのスイッチである、スイッチング素子SWにこの発明を適用した場合を例に説明したが、この発明はこれに限定されるものではない。PLDの他の一種であるPLA(Programmable Logic Array)の他、PLD以外のスイッチング素子や、スイッチング素子以外の半導体素子一般にも適用することができる。
【0046】
また、上述の各実施形態においては、第1の素子の層間膜としてシリコン酸化膜を用い、第2の素子の層間膜としてONO膜を用いるよう構成したが、第1の素子の層間膜および第2の素子の層間膜として、これら以外のものを用いることもできる。また、第1の素子の層間膜と第2の素子の層間膜とを、異なる膜厚を有する同一材料により構成することもできる。
【0047】
また、第2の素子の層間膜の面積が、第1の素子の層間膜の面積より大きくなるよう設定したが、第2の素子の層間膜の面積は、必ずしも第1の素子の層間膜の面積より大きくなるよう設定する必要はない。
【0048】
また、第1の素子が、基板に設けられた不純物導入領域に隣接した不純物非導入領域の上に下部導電体層を配置するとともに、下部導電体層を覆い込むように、層間膜と上部導電体層とを、この順に重ねて配置することにより形成される構成を有する場合を例に説明したが、この発明は、第1の素子が、下部導電体層、層間膜、上部導電体層を、単にこの順に重ねて配置することにより形成される構成を有する場合等にも適用することができる。
【図面の簡単な説明】
【図1】この発明の一実施形態による半導体素子の製造方法である、スイッチング素子の製造工程の一部を示す図面である。
【図2】この発明の一実施形態によるスイッチング素子の製造工程の一部を示す図面である。
【図3】この発明の一実施形態によるスイッチング素子の実体的配置を示す平面図である。
【図4】この発明の他の実施形態による半導体素子の製造方法である、スイッチング素子の製造工程の一部を示す図面である。
【図5】この発明の他の実施形態によるスイッチング素子の製造工程の一部を示す図面である。
【図6】スイッチング素子の回路図、ならびに、この発明による改良前におけるプログラム用のトランジスタおよびスイッチ用のトランジスタの断面構成を示す図面である。
【図7】スイッチング素子を静電容量の結合と見た場合の等価回路、静電容量に印加される分圧値を求める数式を示す図面である。
【図8】この発明による改良前における、スイッチング素子の製造工程の一部を示す図面である。
【符号の説明】
12・・・・・・・・基板
16・・・・・・・・ポリシリコン膜
18・・・・・・・・ONO膜
TR1・・・・・・・プログラム用のトランジスタ
FG1・・・・・・・トランジスタTR1のフローティングゲート
SM1・・・・・・・トランジスタTR1の層間膜
Claims (6)
- 導電体により構成された下部導電体層であるフローティングゲートと、絶縁体により構成された層間膜と、導電体により構成された上部導電体層であるコントロールゲートとを、この順に積み上げた構成を有する第1の素子であるプログラム用トランジスタ、
導電体により構成され、第1の素子の下部導電体層と接続されたフローティングゲートと、絶縁体により構成された層間膜と、導電体により構成され、第1の素子の上部導電体層と接続されたコントロールゲートとを、この順に積み上げた構成を有する第2の素子であるスイッチング用トランジスタ、
を備えた半導体素子であって、
第1の素子であるプログラム用トランジスタの層間膜の厚さを第2の素子であるスイッチング用トランジスタの層間膜の厚さより厚くしたこと、
を特徴とする半導体素子。 - 請求項1の半導体素子において、第2の素子の層間膜の面積を第1の素子の層間膜の面積より大きくしたこと、を特徴とする半導体素子。
- 請求項1または請求項2の半導体素子において、
第1の素子が、
基板に設けられた不純物導入領域に隣接した不純物非導入領域の上に、前記下部導電体層を配置するとともに、下部導電体層を覆い込むように、前記層間膜と前記上部導電体層とを、この順に重ねて配置することにより形成し、
該層間膜の厚さを、該不純物導入領域に対する不純物の導入に際し不純物が突き抜けない厚さに設定したこと、
を特徴とする半導体素子。 - 請求項1から請求項3のいずれかの請求項に記載の半導体素子において、
第1の素子の層間膜をシリコン酸化膜により構成し、
第2の素子の層間膜をONO膜により構成したこと、
を特徴とする半導体素子。 - 基板に設けられた不純物導入領域に隣接した不純物非導入領域の上に、導電体により構成された下部導電体層を配置するとともに、下部導電体層を覆い込むように、絶縁体により構成された層間膜と導電体により構成された上部導電体層とを、この順に重ねて配置する構成を有する第1の素子、
導電体により構成され、第1の素子の下部導電体層と接続された下部導電体層と、絶縁体により構成された層間膜と、導電体により構成され、第1の素子の上部導電体層と接続された上部導電体層とを、この順に積み上げた構成を有する第2の素子、
を備えた半導体素子の製造方法であって、
第1の素子の下部導電体層と第1の素子の層間膜とをマスクとして、第1の素子の不純物導入領域に対する不純物導入を行なうとともに、
第1の素子の層間膜を、第2の素子の層間膜に比べ厚く、かつ、不純物の導入に際し不純物が突き抜けない厚さに形成すること、
を特徴とする半導体素子の製造方法。 - 請求項5の半導体素子の製造方法において、
第1の素子の不純物導入領域に対する不純物導入を行なった後、酸化を行なうよう構成したこと、
を特徴とする半導体素子の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05040696A JP3666973B2 (ja) | 1996-03-07 | 1996-03-07 | 半導体素子および半導体素子の製造方法 |
US08/812,539 US5886377A (en) | 1996-03-07 | 1997-03-07 | Semiconductor device and a method for manufacturing thereof |
US09/208,534 US6130130A (en) | 1996-03-07 | 1998-12-09 | Semiconductor device and a method for manufacturing thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05040696A JP3666973B2 (ja) | 1996-03-07 | 1996-03-07 | 半導体素子および半導体素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09246383A JPH09246383A (ja) | 1997-09-19 |
JP3666973B2 true JP3666973B2 (ja) | 2005-06-29 |
Family
ID=12857993
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05040696A Expired - Fee Related JP3666973B2 (ja) | 1996-03-07 | 1996-03-07 | 半導体素子および半導体素子の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US5886377A (ja) |
JP (1) | JP3666973B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3738816B2 (ja) * | 1999-04-06 | 2006-01-25 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
TWI621337B (zh) * | 2013-05-14 | 2018-04-11 | 半導體能源研究所股份有限公司 | 信號處理裝置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5202850A (en) * | 1990-01-22 | 1993-04-13 | Silicon Storage Technology, Inc. | Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate |
JPH05283710A (ja) * | 1991-12-06 | 1993-10-29 | Intel Corp | 高電圧mosトランジスタ及びその製造方法 |
JP2536413B2 (ja) * | 1993-06-28 | 1996-09-18 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
JP2848211B2 (ja) * | 1993-10-08 | 1999-01-20 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
US5554545A (en) * | 1994-09-01 | 1996-09-10 | United Microelectronics Corporation | Method of forming neuron mosfet with different interpolysilicon oxide thickness |
US5587603A (en) * | 1995-01-06 | 1996-12-24 | Actel Corporation | Two-transistor zero-power electrically-alterable non-volatile latch |
KR0161402B1 (ko) * | 1995-03-22 | 1998-12-01 | 김광호 | 불휘발성 메모리 제조방법 |
TW347567B (en) * | 1996-03-22 | 1998-12-11 | Philips Eloctronics N V | Semiconductor device and method of manufacturing a semiconductor device |
-
1996
- 1996-03-07 JP JP05040696A patent/JP3666973B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-07 US US08/812,539 patent/US5886377A/en not_active Expired - Lifetime
-
1998
- 1998-12-09 US US09/208,534 patent/US6130130A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09246383A (ja) | 1997-09-19 |
US5886377A (en) | 1999-03-23 |
US6130130A (en) | 2000-10-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR910007377B1 (ko) | 반도체장치 | |
US7250654B2 (en) | Non-volatile memory device | |
KR100745003B1 (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
US6512269B1 (en) | High-voltage high-speed SOI MOSFET | |
US5324972A (en) | Semiconductor non-volatile memory device and method of manufacturing the same | |
US6261903B1 (en) | Floating gate method and device | |
JP2001185721A (ja) | 半導体装置 | |
US5930614A (en) | Method for forming MOS device having field shield isolation | |
JP3161333B2 (ja) | 半導体装置およびその製造方法 | |
JPH088313B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
US5814850A (en) | Semiconductor device including a capacitor responsible for a power supply voltage to semiconductor device and capable of blocking an increased voltage | |
JP3987247B2 (ja) | フラッシュメモリセル及びその製造方法 | |
US5824588A (en) | Double spacer salicide MOS process and device | |
JP4217409B2 (ja) | 不揮発性メモリ素子及びその製造方法 | |
JP3716406B2 (ja) | 絶縁ゲート型半導体装置及びその製造方法 | |
KR100210999B1 (ko) | 소거 게이트를 갖는 비휘발성 반도체 메모리의 제조 방법 | |
US7915655B2 (en) | Semiconductor device | |
US20060270186A1 (en) | Semiconductor device having plural bird's beaks of different sizes and manufacturing method thereof | |
JPH1070204A (ja) | フラッシュeepromメモリセル及びその製造方法 | |
US6437395B2 (en) | Process for the manufacturing of an electrically programmable non-volatile memory device | |
US5378910A (en) | Memory transistor having increased interelectrode capacitance | |
TWI770452B (zh) | 高壓元件及其製造方法 | |
JP3666973B2 (ja) | 半導体素子および半導体素子の製造方法 | |
US6291851B1 (en) | Semiconductor device having oxide layers formed with different thicknesses | |
JP2003124338A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050111 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050309 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050404 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050405 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |