JP2003158206A - フラットセルメモリ素子のシリサイド膜製造方法 - Google Patents
フラットセルメモリ素子のシリサイド膜製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B20/65—Peripheral circuit regions of memory structures of the ROM only type
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Abstract
(57)【要約】
【課題】 フラットセルメモリ素子のシリサイド膜
製造方法に関する。 【解決手段】 フラットセルアレイ領域(Ａ)のシリコン
基板１００にワードライン１１６とビット拡散層を、周
辺回路領域(Ｂ)のシリコン基板１００にワードライン１
１６とソース／ドレイン接合を形成し、周辺回路領域
(Ｂ)を除外したフラットセルアレイ領域(Ａ)のワードラ
イン１１６間のみにギャップフィル絶縁膜を埋立し、シ
リコン基板１００全面に絶縁膜を形成してワードライン
１１６表面と周辺回路領域(Ｂ)の基板表面が表れる時ま
で絶縁膜を乾式蝕刻して周辺回路領域(Ｂ)のワードライ
ン１１６側壁にスペーサ１２６を形成し、フラットセル
アレイ領域(Ａ)のワードライン１１６上部にシリサイド
膜１２８を形成すると同時に、周辺回路領域(Ｂ)のワー
ドライン１１６上部及び基板表面にシリサイド膜１３０
を形成する。
製造方法に関する。 【解決手段】 フラットセルアレイ領域(Ａ)のシリコン
基板１００にワードライン１１６とビット拡散層を、周
辺回路領域(Ｂ)のシリコン基板１００にワードライン１
１６とソース／ドレイン接合を形成し、周辺回路領域
(Ｂ)を除外したフラットセルアレイ領域(Ａ)のワードラ
イン１１６間のみにギャップフィル絶縁膜を埋立し、シ
リコン基板１００全面に絶縁膜を形成してワードライン
１１６表面と周辺回路領域(Ｂ)の基板表面が表れる時ま
で絶縁膜を乾式蝕刻して周辺回路領域(Ｂ)のワードライ
ン１１６側壁にスペーサ１２６を形成し、フラットセル
アレイ領域(Ａ)のワードライン１１６上部にシリサイド
膜１２８を形成すると同時に、周辺回路領域(Ｂ)のワー
ドライン１１６上部及び基板表面にシリサイド膜１３０
を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はフラットセルメモリ
素子の製造方法に関するものであり、特にフラットセル
領域の活性領域を除いてフラットセルのワードラインに
シリサイド膜と周辺回路領域のワードライン及び活性領
域にシリサイド膜を形成して高集積デザインルールで配
線の電気抵抗を低くすることができるフラットセルメモ
リ素子のシリサイド膜製造方法に関するものである。
素子の製造方法に関するものであり、特にフラットセル
領域の活性領域を除いてフラットセルのワードラインに
シリサイド膜と周辺回路領域のワードライン及び活性領
域にシリサイド膜を形成して高集積デザインルールで配
線の電気抵抗を低くすることができるフラットセルメモ
リ素子のシリサイド膜製造方法に関するものである。
【０００２】
【従来の技術】一般的にマスクロムは不揮発性素子の一
種で必要な情報を素子の製造工程でマスク工程を利用し
て記録する。情報記録のためのマスク工程は素子分離工
程または金属配線工程で実行される場合もあるが、メモ
リセルのチャンネル領域に対するイオン注入工程で実行
されることが大部分である。この場合に、イオン注入を
したセルとイオン注入をしないセルはしきい電圧の差が
発生してこれを利用しデータ記録を判別する。マスクロ
ムなどのＲＯＭは多くのセル電流が流れるようにして動
作速度を向上させるためにフラットセル(flat cell)構
造を有する。
種で必要な情報を素子の製造工程でマスク工程を利用し
て記録する。情報記録のためのマスク工程は素子分離工
程または金属配線工程で実行される場合もあるが、メモ
リセルのチャンネル領域に対するイオン注入工程で実行
されることが大部分である。この場合に、イオン注入を
したセルとイオン注入をしないセルはしきい電圧の差が
発生してこれを利用しデータ記録を判別する。マスクロ
ムなどのＲＯＭは多くのセル電流が流れるようにして動
作速度を向上させるためにフラットセル(flat cell)構
造を有する。
【０００３】図１は一般的なフラットセル構造のマスク
ロムを示したレイアウト図であり、マスクロムのフラッ
トセルアレイ領域(Ａ)ではロー方向に所定間隔離隔され
たBN+(Buried N+ channel)拡散層１８が多数配置されて
おり、BN+拡散層１８と交差されながらコラム方向に所
定間隔離隔されたワードライン２８が多数配置されてい
る。そして、マスクロムの周辺回路領域(Ｂ)ではBN+拡
散層１８とこれに接触されたビットラインコンタクト５
０が形成されている。図面符号１０はシリコン基板の活
性領域であり、図面符号４０はコードマスク領域であ
る。ここで、BN+拡散層１８はビットライン(bit line)
用接合(junction)とセルトランジスタのソース／ドレイ
ン接合で使われる。そして、ワードライン２８の幅はメ
モリセルのチャンネル幅になる。
ロムを示したレイアウト図であり、マスクロムのフラッ
トセルアレイ領域(Ａ)ではロー方向に所定間隔離隔され
たBN+(Buried N+ channel)拡散層１８が多数配置されて
おり、BN+拡散層１８と交差されながらコラム方向に所
定間隔離隔されたワードライン２８が多数配置されてい
る。そして、マスクロムの周辺回路領域(Ｂ)ではBN+拡
散層１８とこれに接触されたビットラインコンタクト５
０が形成されている。図面符号１０はシリコン基板の活
性領域であり、図面符号４０はコードマスク領域であ
る。ここで、BN+拡散層１８はビットライン(bit line)
用接合(junction)とセルトランジスタのソース／ドレイ
ン接合で使われる。そして、ワードライン２８の幅はメ
モリセルのチャンネル幅になる。
【０００４】このようなフラットセル構造のマスクロム
はメモリセルアレイ領域内でセル間を分離するためのLO
COS(LOCal Oxidation of Silicon)またはSTI(Shallow T
rench Isolation)のような素子分離膜の代わりにメモリ
セルアレイ領域全体に覆いかぶさる形態の素子分離膜が
存在するようになる。そして、セルトランジスタのソー
ス／ドレイン接合はBN+拡散層１８を使用するためにお
互い分離しなくてBN+拡散層１８へのコンタクトはメモ
リセルアレイ領域内には存在しない代りにセグメント選
択領域(すなわち、周辺回路領域)に存在するようにな
る。したがって、フラットセル構造のマスクロムはメモ
リセルアレイ領域内に素子分離パターンとコンタクトが
ないためにメモリセルの大きさが４Ｆ２(Ｆはフォトリ
ソグラフィの最小線幅)程度になる高集積メモリを作る
ことができる。
はメモリセルアレイ領域内でセル間を分離するためのLO
COS(LOCal Oxidation of Silicon)またはSTI(Shallow T
rench Isolation)のような素子分離膜の代わりにメモリ
セルアレイ領域全体に覆いかぶさる形態の素子分離膜が
存在するようになる。そして、セルトランジスタのソー
ス／ドレイン接合はBN+拡散層１８を使用するためにお
互い分離しなくてBN+拡散層１８へのコンタクトはメモ
リセルアレイ領域内には存在しない代りにセグメント選
択領域(すなわち、周辺回路領域)に存在するようにな
る。したがって、フラットセル構造のマスクロムはメモ
リセルアレイ領域内に素子分離パターンとコンタクトが
ないためにメモリセルの大きさが４Ｆ２(Ｆはフォトリ
ソグラフィの最小線幅)程度になる高集積メモリを作る
ことができる。
【０００５】図２ないし図７は図１のa-a'線の切断面を
示すものであり、従来技術による詳細フラットセル構造
のマスクロムの製造工程を示す工程順序図である。
示すものであり、従来技術による詳細フラットセル構造
のマスクロムの製造工程を示す工程順序図である。
【０００６】まず、図面に示さなかったが、シリコン基
板１０の周辺回路領域(Ｂ)に一般的な素子分離(isolati
on)工程により素子分離膜を形成した後、シリコン基板
全体にイオン注入を通じてウェル(well)を形成する。こ
の時、前記素子分離工程とウェル工程はその順序を変え
ても構わない。
板１０の周辺回路領域(Ｂ)に一般的な素子分離(isolati
on)工程により素子分離膜を形成した後、シリコン基板
全体にイオン注入を通じてウェル(well)を形成する。こ
の時、前記素子分離工程とウェル工程はその順序を変え
ても構わない。
【０００７】次に、図２に示すように、シリコン基板１
０のフラットセルアレイ領域(Ａ)に所定の大きさの感光
膜パターン１６を形成した後、前記感光膜パターン１６
をマスクとしてBN+イオン注入工程を実施する。
０のフラットセルアレイ領域(Ａ)に所定の大きさの感光
膜パターン１６を形成した後、前記感光膜パターン１６
をマスクとしてBN+イオン注入工程を実施する。
【０００８】その次に、図３に示すように、前記感光膜
パターンを除去した後、基板全面にアニーリング(annea
ling)工程を実行してBN+拡散層１８及びBN酸化膜２０を
形成する。この時、前記BN酸化膜２０は後続BN+拡散層
１８接合の損失防止とワードラインと接合間の寄生停電
容量を減少させるために必要な程度の厚さに成長させ
る。
パターンを除去した後、基板全面にアニーリング(annea
ling)工程を実行してBN+拡散層１８及びBN酸化膜２０を
形成する。この時、前記BN酸化膜２０は後続BN+拡散層
１８接合の損失防止とワードラインと接合間の寄生停電
容量を減少させるために必要な程度の厚さに成長させ
る。
【０００９】その次に、一連のロジック工程を実行する
が、まず図４に示すように、シリコン基板１０のフラッ
トセルアレイ領域(Ａ)にゲート酸化膜２２を形成し、前
記ゲート酸化膜２２上にゲート電極用導電体物質として
ドープド多結晶シリコン膜２４を形成する。この後、前
記ドープド多結晶シリコン膜２４上にタングステンシリ
サイド膜２６を形成する。
が、まず図４に示すように、シリコン基板１０のフラッ
トセルアレイ領域(Ａ)にゲート酸化膜２２を形成し、前
記ゲート酸化膜２２上にゲート電極用導電体物質として
ドープド多結晶シリコン膜２４を形成する。この後、前
記ドープド多結晶シリコン膜２４上にタングステンシリ
サイド膜２６を形成する。
【００１０】次に、図５に示すように、ワードラインマ
スク(図示せず)を利用して前記タングステンシリサイド
膜２６、ドープド多結晶シリコン膜２４及びゲート酸化
膜２２を各々蝕刻してフラットセルのワードライン２８
を形成する。
スク(図示せず)を利用して前記タングステンシリサイド
膜２６、ドープド多結晶シリコン膜２４及びゲート酸化
膜２２を各々蝕刻してフラットセルのワードライン２８
を形成する。
【００１１】その次に、図６に示すように、前記結果物
の全面に絶縁膜を形成した後、前記絶縁膜をエッチバッ
クしてワードライン２８の側壁にスペーサ３０を形成す
る。
の全面に絶縁膜を形成した後、前記絶縁膜をエッチバッ
クしてワードライン２８の側壁にスペーサ３０を形成す
る。
【００１２】この後、図面に図示されていないが、前記
結果の基板のフラットセルアレイ領域(Ａ)にセルを分離
するイオン注入工程を実行し、周辺回路領域(Ｂ)のシリ
コン基板１０にソース／ドレインイオン注入工程を実行
してBN+拡散層１８を形成した後、フラットセルアレイ
領域(Ａ)にマスク及びイオン注入工程でデータをコーデ
ィングさせる。
結果の基板のフラットセルアレイ領域(Ａ)にセルを分離
するイオン注入工程を実行し、周辺回路領域(Ｂ)のシリ
コン基板１０にソース／ドレインイオン注入工程を実行
してBN+拡散層１８を形成した後、フラットセルアレイ
領域(Ａ)にマスク及びイオン注入工程でデータをコーデ
ィングさせる。
【００１３】次に、図７に示すように、基板全体に層間
絶縁膜３２を形成した後に前記層間絶縁膜３２を蝕刻し
てビットラインコンタクト(図示せず)及びビットライン
(図示せず)を形成する。
絶縁膜３２を形成した後に前記層間絶縁膜３２を蝕刻し
てビットラインコンタクト(図示せず)及びビットライン
(図示せず)を形成する。
【００１４】このような従来技術のフラットセル構造の
メモリ素子ではBN+拡散層の抵抗値が大きいために面抵
抗(sheet resistance)と接触抵抗(contact resistanc
e）が高まり素子の速度が低下した。したがって、前記
速度低下を防止するために、ワードライン上部にシリサ
イド膜を形成しているが、BN+拡散層にはシリサイド膜
を形成していない。なぜなら、フラットセルアレイ領域
のBN+拡散層にシリサイド膜が形成される場合、隣接し
たBN+拡散層間にショートが発生する恐れがあるためで
ある。
メモリ素子ではBN+拡散層の抵抗値が大きいために面抵
抗(sheet resistance)と接触抵抗(contact resistanc
e）が高まり素子の速度が低下した。したがって、前記
速度低下を防止するために、ワードライン上部にシリサ
イド膜を形成しているが、BN+拡散層にはシリサイド膜
を形成していない。なぜなら、フラットセルアレイ領域
のBN+拡散層にシリサイド膜が形成される場合、隣接し
たBN+拡散層間にショートが発生する恐れがあるためで
ある。
【００１５】一方、いままで０.３５μm技術のフラット
セル製造工程ではロジック工程と互換性を有している
が、現在０.２５μmあるいは０.１８μm以下の高集積技
術で採択しているデュアルゲート及びシリサイドを含ん
だロジック工程をフラットセルの製造工程に適用するの
には難しさがあった。ここで、デュアルゲート工程は、
ワードライン物質としてn-型ドープド多結晶シリコンと
p-型ドープド多結晶シリコンの二種類の物質を利用して
従来n-型ドープド多結晶シリコンを利用したP-MOS特性
を改善したものである。シリサイド工程は配線の電気抵
抗を低くするためにシリコン基板の活性領域及びワード
ライン上部にシリサイド膜を同時に形成することであ
る。
セル製造工程ではロジック工程と互換性を有している
が、現在０.２５μmあるいは０.１８μm以下の高集積技
術で採択しているデュアルゲート及びシリサイドを含ん
だロジック工程をフラットセルの製造工程に適用するの
には難しさがあった。ここで、デュアルゲート工程は、
ワードライン物質としてn-型ドープド多結晶シリコンと
p-型ドープド多結晶シリコンの二種類の物質を利用して
従来n-型ドープド多結晶シリコンを利用したP-MOS特性
を改善したものである。シリサイド工程は配線の電気抵
抗を低くするためにシリコン基板の活性領域及びワード
ライン上部にシリサイド膜を同時に形成することであ
る。
【００１６】したがって、０.２５μmあるいは０.１８
μm以下のフラットセル製造工程時にデュアルゲート及
びシリサイド工程を適用するものの、フラットセルアレ
イ領域のBN+拡散層でシリサイド膜を形成せずにシリサ
イド工程を実行する技術が要求される。
μm以下のフラットセル製造工程時にデュアルゲート及
びシリサイド工程を適用するものの、フラットセルアレ
イ領域のBN+拡散層でシリサイド膜を形成せずにシリサ
イド工程を実行する技術が要求される。
【００１７】
【発明が解決しようとする課題】本発明の目的はこのよ
うな従来技術の問題点を解決するために基板全体にワー
ドラインを形成し、フラットセルアレイ領域のワードラ
インを除外した活性領域はシリサイド防止膜で保護しな
がら全体ワードライン上部と周辺回路領域の活性領域は
露出させてシリサイド工程を実行することによって高集
積素子の速度を向上させることができるフラットセルメ
モリ素子のシリサイド膜の製造方法を提供しようとす
る。
うな従来技術の問題点を解決するために基板全体にワー
ドラインを形成し、フラットセルアレイ領域のワードラ
インを除外した活性領域はシリサイド防止膜で保護しな
がら全体ワードライン上部と周辺回路領域の活性領域は
露出させてシリサイド工程を実行することによって高集
積素子の速度を向上させることができるフラットセルメ
モリ素子のシリサイド膜の製造方法を提供しようとす
る。
【００１８】
【課題を解決するための手段】このような目的を達成す
るために本発明のメモリ素子のシリサイド膜の製造方法
はフラットセルアレイ領域と周辺回路領域が定義された
シリコン基板を提供する工程と、基板のフラットセルア
レイ領域にワードラインとビット拡散層、周辺回路領域
にワードラインとソース／ドレイン接合を各々形成する
工程と、ワードライン間を埋立てるギャップフィル絶縁
膜を形成する工程と、周辺回路領域のギャップフィル絶
縁膜を除去する工程と、基板全面に絶縁膜を形成する工
程と、ワードライン表面と周辺回路領域の基板表面が表
れるまで絶縁膜を乾式蝕刻して周辺回路領域のワードラ
イン側壁にスペーサを形成する工程と、及びフラットセ
ルアレイ領域のワードライン上部にシリサイド膜を形成
すると同時に周辺回路領域のワードライン上部及び基板
表面にシリサイド膜を形成する工程を含むことを特徴と
する。
るために本発明のメモリ素子のシリサイド膜の製造方法
はフラットセルアレイ領域と周辺回路領域が定義された
シリコン基板を提供する工程と、基板のフラットセルア
レイ領域にワードラインとビット拡散層、周辺回路領域
にワードラインとソース／ドレイン接合を各々形成する
工程と、ワードライン間を埋立てるギャップフィル絶縁
膜を形成する工程と、周辺回路領域のギャップフィル絶
縁膜を除去する工程と、基板全面に絶縁膜を形成する工
程と、ワードライン表面と周辺回路領域の基板表面が表
れるまで絶縁膜を乾式蝕刻して周辺回路領域のワードラ
イン側壁にスペーサを形成する工程と、及びフラットセ
ルアレイ領域のワードライン上部にシリサイド膜を形成
すると同時に周辺回路領域のワードライン上部及び基板
表面にシリサイド膜を形成する工程を含むことを特徴と
する。
【００１９】
【発明の実施の形態】以下添付された図面を参照して本
発明の望ましい実施例に対して説明する。
発明の望ましい実施例に対して説明する。
【００２０】図８ないし図１５は本発明によるフラット
セル構造のマスクロムのシリサイド膜製造工程を順次に
示す工程順序図である。
セル構造のマスクロムのシリサイド膜製造工程を順次に
示す工程順序図である。
【００２１】本発明によるフラットセル構造のマスクロ
ムのシリサイド膜の製造方法は、図８に示すように、基
板１００の周辺回路領域(Ｂ)に一般的な素子分離工程に
より素子分離膜１０２を形成した後、前記素子分離膜１
０２を含んだ基板全体にイオン注入を通じてウェル(図
示せず)を形成する。一方、本発明で素子分離工程とウ
ェル工程はその順序を変えても構わない。
ムのシリサイド膜の製造方法は、図８に示すように、基
板１００の周辺回路領域(Ｂ)に一般的な素子分離工程に
より素子分離膜１０２を形成した後、前記素子分離膜１
０２を含んだ基板全体にイオン注入を通じてウェル(図
示せず)を形成する。一方、本発明で素子分離工程とウ
ェル工程はその順序を変えても構わない。
【００２２】次に、図面には図示されなかったが、基板
のフラットセルアレイ領域(Ａ)にBN+イオン注入工程を
実施してアニーリング工程を実行してBN+拡散層及びBN
酸化膜を形成する。
のフラットセルアレイ領域(Ａ)にBN+イオン注入工程を
実施してアニーリング工程を実行してBN+拡散層及びBN
酸化膜を形成する。
【００２３】その次に、図８に示すように、前記基板に
ゲート酸化膜１１０、ゲート電極用ドープド多結晶シリ
コン膜１１２及び蝕刻停止膜１１４で構成されたフラッ
トセルのワードライン１１６を形成する。この時、蝕刻
停止膜１１４は以後形成されるギャップフィル絶縁膜と
蝕刻選択性がある物質とするものの、本実施例では窒化
膜を利用し、その厚さは３００Å〜１０００Åとする。
前記蝕刻停止膜１１４の厚さはCMP(Chemical Mechanica
l Polishing)工程の均一度と以後形成されるスペーサの
蝕刻ターゲットを考慮して決定する。
ゲート酸化膜１１０、ゲート電極用ドープド多結晶シリ
コン膜１１２及び蝕刻停止膜１１４で構成されたフラッ
トセルのワードライン１１６を形成する。この時、蝕刻
停止膜１１４は以後形成されるギャップフィル絶縁膜と
蝕刻選択性がある物質とするものの、本実施例では窒化
膜を利用し、その厚さは３００Å〜１０００Åとする。
前記蝕刻停止膜１１４の厚さはCMP(Chemical Mechanica
l Polishing)工程の均一度と以後形成されるスペーサの
蝕刻ターゲットを考慮して決定する。
【００２４】この後、図面に図示されていないが、フラ
ットセルアレイ領域でセル間を分離するためのイオン注
入工程を実行する。
ットセルアレイ領域でセル間を分離するためのイオン注
入工程を実行する。
【００２５】次に、図９に示すように、ワードライン１
１６を含んだ基板全面にシリサイド防止膜１１８として
窒化膜を蒸着し、ワードライン１１６の間をギャップフ
ィル絶縁膜１２０)としてTEOS膜を埋立する。この時、
シリサイド防止膜１１８とギャップフィル絶縁膜１２０
はフラットセルアレイ領域(Ａ)のBN+拡散層表面でシリ
サイドが形成されないようにマスキングする役割をす
る。また、前記シリサイド防止膜１１８の厚さは周辺回
路領域(Ｂ)のギャップフィル絶縁膜１２０を除去する時
基板が損傷されることを防止しようと蝕刻選択比を考慮
して５０Å〜１０００Åの範囲とする。
１６を含んだ基板全面にシリサイド防止膜１１８として
窒化膜を蒸着し、ワードライン１１６の間をギャップフ
ィル絶縁膜１２０)としてTEOS膜を埋立する。この時、
シリサイド防止膜１１８とギャップフィル絶縁膜１２０
はフラットセルアレイ領域(Ａ)のBN+拡散層表面でシリ
サイドが形成されないようにマスキングする役割をす
る。また、前記シリサイド防止膜１１８の厚さは周辺回
路領域(Ｂ)のギャップフィル絶縁膜１２０を除去する時
基板が損傷されることを防止しようと蝕刻選択比を考慮
して５０Å〜１０００Åの範囲とする。
【００２６】その次に、図１０に示すように、CMP工程
で蝕刻停止用窒化膜１１４が表れる時までTEOS膜１２０
を研磨する。これによりフラットセルアレイ領域(Ａ)と
周辺回路領域(Ｂ)のワードライン１１６との間には平坦
化されたTEOS膜１２０aが満たされる。
で蝕刻停止用窒化膜１１４が表れる時までTEOS膜１２０
を研磨する。これによりフラットセルアレイ領域(Ａ)と
周辺回路領域(Ｂ)のワードライン１１６との間には平坦
化されたTEOS膜１２０aが満たされる。
【００２７】この後、図１１に示すように、フラットセ
ルアレイ領域(Ａ)を感光膜パターン１２２でマスキング
して周辺回路領域(Ｂ)のギャップフィル絶縁膜１２０a
を湿式蝕刻で除去する。
ルアレイ領域(Ａ)を感光膜パターン１２２でマスキング
して周辺回路領域(Ｂ)のギャップフィル絶縁膜１２０a
を湿式蝕刻で除去する。
【００２８】この時、前記ワードラインの間にギャップ
フィル絶縁膜１２０aを埋立てる前に、前記フラットセ
ルアレイ領域のワードラインの間にダミーパターンをさ
らに形成することもできる。
フィル絶縁膜１２０aを埋立てる前に、前記フラットセ
ルアレイ領域のワードラインの間にダミーパターンをさ
らに形成することもできる。
【００２９】次に、図１２に示すように、感光膜パター
ンを除去する。この時、感光膜パターンはフラットセル
アレイ領域を保護する役割もするが、必要によってはセ
ルの一定領域、例えばビットライン用BN+拡散層のコン
タクト領域もオープンしてこの部分にシリサイドが形成
され得るようにする。
ンを除去する。この時、感光膜パターンはフラットセル
アレイ領域を保護する役割もするが、必要によってはセ
ルの一定領域、例えばビットライン用BN+拡散層のコン
タクト領域もオープンしてこの部分にシリサイドが形成
され得るようにする。
【００３０】その次に、図１３及び図１４に示すよう
に、前記基板全面に絶縁膜として窒化膜１２４を蒸着
し、全体ワードライン１１６のドープド多結晶シリコン
膜１１２の表面と周辺回路領域(Ｂ)の基板表面(すなわ
ち、活性領域）が表れる時まで窒化膜１２４、１１４を
乾式蝕刻して周辺回路領域(Ｂ)のワードライン１１６の
側壁にスペーサ１２６を形成する。このような蝕刻工程
によりシリサイド膜が形成される予定であるフラットセ
ルアレイ領域(Ａ)のワードライン１１６とシリサイド膜
が形成される予定である周辺回路領域(Ｂ)のワードライ
ン１１６及び基板表面が露出される。
に、前記基板全面に絶縁膜として窒化膜１２４を蒸着
し、全体ワードライン１１６のドープド多結晶シリコン
膜１１２の表面と周辺回路領域(Ｂ)の基板表面(すなわ
ち、活性領域）が表れる時まで窒化膜１２４、１１４を
乾式蝕刻して周辺回路領域(Ｂ)のワードライン１１６の
側壁にスペーサ１２６を形成する。このような蝕刻工程
によりシリサイド膜が形成される予定であるフラットセ
ルアレイ領域(Ａ)のワードライン１１６とシリサイド膜
が形成される予定である周辺回路領域(Ｂ)のワードライ
ン１１６及び基板表面が露出される。
【００３１】この後、図面に図示されていないが、基板
の周辺回路領域(Ｂ)にソース／ドレインイオン注入工程
を実行してBN+拡散層を形成する。
の周辺回路領域(Ｂ)にソース／ドレインイオン注入工程
を実行してBN+拡散層を形成する。
【００３２】次に、図１５に図示されているように、基
板全面にシリサイド反応用金属層としてチタニウム(Ti)
を蒸着してアニーリングし、フラットセルアレイ領域
(Ａ)のワードライン１１６の上部にシリサイド膜１２８
を形成すると同時に、周辺回路領域(Ｂ)のワードライン
１１６上部及び基板(活性領域)表面にシリサイド膜１３
０を形成する。この時、前記アニーリング工程時にシリ
コンと反応できないチタニウムを除去した後に、フラッ
トセルアレイ領域(Ａ)にマスク及びイオン注入工程でデ
ータをコーディングさせてシリコン基板１００の全体に
層間絶縁膜、コンタクトホール及び配線製造工程を実行
してビットラインコンタクト及びビットラインを形成す
る。
板全面にシリサイド反応用金属層としてチタニウム(Ti)
を蒸着してアニーリングし、フラットセルアレイ領域
(Ａ)のワードライン１１６の上部にシリサイド膜１２８
を形成すると同時に、周辺回路領域(Ｂ)のワードライン
１１６上部及び基板(活性領域)表面にシリサイド膜１３
０を形成する。この時、前記アニーリング工程時にシリ
コンと反応できないチタニウムを除去した後に、フラッ
トセルアレイ領域(Ａ)にマスク及びイオン注入工程でデ
ータをコーディングさせてシリコン基板１００の全体に
層間絶縁膜、コンタクトホール及び配線製造工程を実行
してビットラインコンタクト及びビットラインを形成す
る。
【００３３】したがって、本発明は０.２５μm以下の高
集積素子で要求されるデュアルゲート及びシリサイド工
程を適用するにおいて、フラットセル領域でBN+拡散層
を除いてデュアルゲート型ワードライン上部と周辺回路
領域の活性領域にシリサイド膜を形成することによって
ワードラインの配線抵抗とソース／ドレインのコンタク
ト抵抗を減らすことができる。
集積素子で要求されるデュアルゲート及びシリサイド工
程を適用するにおいて、フラットセル領域でBN+拡散層
を除いてデュアルゲート型ワードライン上部と周辺回路
領域の活性領域にシリサイド膜を形成することによって
ワードラインの配線抵抗とソース／ドレインのコンタク
ト抵抗を減らすことができる。
【００３４】一方、本発明は、フラットセルアレイ領域
のワードラインの間にダミーパターンをさらに形成する
ことによって、ワードラインの間にギャップフィル絶縁
膜を埋立する前に、広いフラットセルアレイ領域の広い
活性領域を減らすことができてギャップフィル特性が良
好になる。
のワードラインの間にダミーパターンをさらに形成する
ことによって、ワードラインの間にギャップフィル絶縁
膜を埋立する前に、広いフラットセルアレイ領域の広い
活性領域を減らすことができてギャップフィル特性が良
好になる。
【００３５】
【発明の効果】以上説明したように、本発明は０.２５
μmあるいは０.１８μm以下の高集積技術で要求される
デュアルゲート及びシリサイドのロジック工程を適用し
てフラットセル構造のメモリ素子を製造することができ
る。すなわち、シリコン基板全体にデュアルゲート型の
ワードラインを形成し、フラットセルアレイ領域でワー
ドラインを除外した基板(活性領域）はシリサイド防止
膜で保護しながら全体ワードライン上部面と周辺回路領
域の基板はすべて露出させてシリサイド工程を実行す
る。
μmあるいは０.１８μm以下の高集積技術で要求される
デュアルゲート及びシリサイドのロジック工程を適用し
てフラットセル構造のメモリ素子を製造することができ
る。すなわち、シリコン基板全体にデュアルゲート型の
ワードラインを形成し、フラットセルアレイ領域でワー
ドラインを除外した基板(活性領域）はシリサイド防止
膜で保護しながら全体ワードライン上部面と周辺回路領
域の基板はすべて露出させてシリサイド工程を実行す
る。
【００３６】したがって、本発明はフラットセルアレイ
領域のBN+拡散層を除いてシリサイド工程を実行するた
めにフラットセルアレイ領域のBN+拡散層でシリサイド
膜が形成される場合お互い隣接された部分でショートさ
れることを防止することができる。その上、全体ワード
ラインと周辺回路領域のソース／ドレイン接合部分だけ
にシリサイド膜を形成するためにワードラインの配線抵
抗とソース／ドレインのコンタクト抵抗を減らすことが
できて高集積メモリ素子の速度を向上させることができ
る。
領域のBN+拡散層を除いてシリサイド工程を実行するた
めにフラットセルアレイ領域のBN+拡散層でシリサイド
膜が形成される場合お互い隣接された部分でショートさ
れることを防止することができる。その上、全体ワード
ラインと周辺回路領域のソース／ドレイン接合部分だけ
にシリサイド膜を形成するためにワードラインの配線抵
抗とソース／ドレインのコンタクト抵抗を減らすことが
できて高集積メモリ素子の速度を向上させることができ
る。
【００３７】一方、本発明は詳述した実施例に限定され
るものでなく、請求範囲に記載された本発明の技術的思
想の範疇内で当業者により色々な変形が可能である。
るものでなく、請求範囲に記載された本発明の技術的思
想の範疇内で当業者により色々な変形が可能である。
【図１】一般的なフラットセル構造のマスクロムを示す
レイアウト図である
レイアウト図である
【図２】図１のa-a'線の切断面を表す工程断面図である
【図３】図１のa-a'線の切断面を表す工程断面図である
【図４】図１のa-a'線の切断面を表す工程断面図である
【図５】図１のa-a'線の切断面を表す工程断面図である
【図６】図１のa-a'線の切断面を表す工程断面図である
【図７】図１のa-a'線の切断面を表す工程断面図である
【図８】本発明によるフラットセル構造のマスクロムの
シリサイド膜製造の一工程を表す図である
シリサイド膜製造の一工程を表す図である
【図９】本発明によるフラットセル構造のマスクロムの
シリサイド膜製造の一工程を表す図である
シリサイド膜製造の一工程を表す図である
【図１０】本発明によるフラットセル構造のマスクロム
のシリサイド膜製造の一工程を表す図である
のシリサイド膜製造の一工程を表す図である
【図１１】本発明によるフラットセル構造のマスクロム
のシリサイド膜製造の一工程を表す図である
のシリサイド膜製造の一工程を表す図である
【図１２】本発明によるフラットセル構造のマスクロム
のシリサイド膜製造の一工程を表す図である
のシリサイド膜製造の一工程を表す図である
【図１３】本発明によるフラットセル構造のマスクロム
のシリサイド膜製造の一工程を表す図である
のシリサイド膜製造の一工程を表す図である
【図１４】本発明によるフラットセル構造のマスクロム
のシリサイド膜製造の一工程を表す図である
のシリサイド膜製造の一工程を表す図である
【図１５】本発明によるフラットセル構造のマスクロム
のシリサイド膜製造の一工程を表す図である
のシリサイド膜製造の一工程を表す図である
１０、１００ シリコン基板
１６ 感光膜パターン
１８ BN+拡散層
２０ BN酸化膜
２２、１１０ ゲート酸化膜
２４、１１２ ドープド多結晶シリコン膜
２６ タングステンシリサイド膜
２８、１１６ ワードライン
３０、１２６ スペーサ
３２ 層間絶縁膜
４０ コードマスク領域
５０ ビットラインコンタクト
１０２ 素子分離膜
１１４ 蝕刻停止膜
１１８ シリサイド防止膜
１２０ ギャップフィル絶縁膜
１２２ 感光膜
１２４ 絶縁膜
１２８、１３０ シリサイド膜
Ａ フラットセルアレイ領域
Ｂ 周辺回路領域
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/10 ４８１ Ｈ０１Ｌ 21/90 Ｃ
27/112
Ｆターム(参考） 5F033 HH04 HH27 LL04 MM07 PP19
QQ08 QQ09 QQ11 QQ19 QQ25
QQ28 QQ37 QQ48 QQ58 QQ65
QQ70 QQ73 RR04 RR06 SS04
SS10 TT08 VV02 VV16 XX01
XX09 XX10
5F048 AB01 AC01 BA01 BB06 BB07
BB08 BF06 BF16 DA27
5F083 CR01 JA35 LA12 LA16 NA08
PR40
Claims (5)
- 【請求項１】 フラットセルアレイ領域と周辺回路領域
が定義されたシリコン基板を提供する工程と、 前記基板のフラットセルアレイ領域にワードラインとビ
ット拡散層、前記周辺回路領域にワードラインとソース
／ドレイン接合を各々形成する工程と、 前記ワードライン間を埋立させるギャップフィル絶縁膜
を形成する工程と、 前記周辺回路領域のギャップフィル絶縁膜を除去する工
程と、 前記基板全面に絶縁膜を形成する工程と、 前記ワードライン表面と前記周辺回路領域の基板表面が
表れるまで前記絶縁膜を乾式蝕刻して前記周辺回路領域
のワードライン側壁にスペーサを形成する工程と、 前記フラットセルアレイ領域のワードライン上部にシリ
サイド膜を形成すると同時に、前記周辺回路領域のワー
ドライン上部及び基板表面にシリサイド膜を形成する工
程を含むことを特徴とするフラットセルメモリ素子のシ
リサイド膜製造方法。 - 【請求項２】 前記ワードライン上部には蝕刻停止膜を
形成することを特徴とする請求項１に記載のフラットセ
ルメモリ素子のシリサイド膜製造方法。 - 【請求項３】 前記蝕刻停止膜は前記ギャップフィル絶
縁膜と蝕刻選択性がある物質であることを特徴とする請
求項２に記載のフラットセルメモリ素子のシリサイド膜
製造方法。 - 【請求項４】 前記ワードラインの間にギャップフィル
絶縁膜を埋立する工程の前に、前記基板全面にシリサイ
ド防止膜を形成する工程をさらに含むことを特徴とする
請求項１に記載のフラットセルメモリ素子のシリサイド
膜製造方法。 - 【請求項５】 前記ワードラインの間にギャップフィル
絶縁膜を埋立する工程の前に、前記フラットセルアレイ
領域のワードラインの間にダミーパターンをさらに形成
することを特徴とする請求項１に記載のフラットセルメ
モリ素子のシリサイド膜製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0054460A KR100404682B1 (ko) | 2001-09-05 | 2001-09-05 | 플랫 셀 메모리 소자의 실리사이드막 제조방법 |
| KR2001-054460 | 2001-09-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003158206A true JP2003158206A (ja) | 2003-05-30 |
Family
ID=19713969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002260159A Pending JP2003158206A (ja) | 2001-09-05 | 2002-09-05 | フラットセルメモリ素子のシリサイド膜製造方法 |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP2003158206A (ja) |
| KR (1) | KR100404682B1 (ja) |
| CN (1) | CN1267986C (ja) |
| TW (1) | TW557497B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100835426B1 (ko) * | 2006-12-28 | 2008-06-04 | 동부일렉트로닉스 주식회사 | 노아 형 로직 컴패터블 플랫 셀 마스크 롬의 제작 방법 |
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|---|---|---|---|---|
| KR20030053158A (ko) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| CN100372100C (zh) * | 2004-12-08 | 2008-02-27 | 上海宏力半导体制造有限公司 | 可应用自动对准金属硅化物掩膜式只读存储器的制造方法 |
| KR100674800B1 (ko) * | 2005-04-07 | 2007-01-26 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| US8106463B2 (en) * | 2005-12-06 | 2012-01-31 | Arm, Inc. | Memory cells for read only memories |
| CN102651345B (zh) * | 2011-02-24 | 2014-01-08 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的制造方法 |
| CN104701320A (zh) * | 2013-12-10 | 2015-06-10 | 上海华虹宏力半导体制造有限公司 | 低栅极电阻的光罩式只读存储器的结构及制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100278665B1 (ko) * | 1998-06-08 | 2001-01-15 | 윤종용 | 디램 및 로직 혼합소자에서 화학기계적 연마에 의한 자기정렬 방식의 선택적 실리사이드층 형성방법 |
| KR100317532B1 (ko) * | 1999-04-22 | 2001-12-22 | 윤종용 | 반도체 소자 및 그 제조방법 |
| KR100384062B1 (ko) * | 2001-02-12 | 2003-05-14 | 삼성전자주식회사 | ＭＤＬ(Ｍｅｒｇｅｄ ＤＲＡＭ ａｎｄ ＬＯＧＩＣ)의선택적 실리사이드막 형성방법 |
| US6413861B1 (en) * | 2001-04-18 | 2002-07-02 | Macronix International Co. Ltd. | Method of fabricating a salicide of an embedded memory |
| US6468867B1 (en) * | 2001-07-30 | 2002-10-22 | Macronix International Co., Ltd. | Method for forming the partial salicide |
-
2001
- 2001-09-05 KR KR10-2001-0054460A patent/KR100404682B1/ko not_active IP Right Cessation
-
2002
- 2002-09-03 TW TW091120097A patent/TW557497B/zh not_active IP Right Cessation
- 2002-09-05 JP JP2002260159A patent/JP2003158206A/ja active Pending
- 2002-09-05 US US10/235,773 patent/US6916701B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100835426B1 (ko) * | 2006-12-28 | 2008-06-04 | 동부일렉트로닉스 주식회사 | 노아 형 로직 컴패터블 플랫 셀 마스크 롬의 제작 방법 |
Also Published As
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| US6916701B2 (en) | 2005-07-12 |
| KR20030021028A (ko) | 2003-03-12 |
| US20030045059A1 (en) | 2003-03-06 |
| TW557497B (en) | 2003-10-11 |
| CN1267986C (zh) | 2006-08-02 |
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