JPH05190865A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH05190865A JPH05190865A JP4025679A JP2567992A JPH05190865A JP H05190865 A JPH05190865 A JP H05190865A JP 4025679 A JP4025679 A JP 4025679A JP 2567992 A JP2567992 A JP 2567992A JP H05190865 A JPH05190865 A JP H05190865A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【目的】 EPROMの高集積化と、高集積化をした場
合の半導体基板への接合リーク電流の増加を防ぐ。 【構成】 半導体基板1の上に第1の絶縁膜2,第1の
非晶質シリコン膜3,第1のゲート絶縁膜4,第1の多
結晶シリコン膜5,第2のゲート絶縁膜6,第2の多結
晶シリコン膜7を順次積層形成し、素子分離領域9のみ
を露出させるようにパターンニングマスク8を用いて第
2の多結晶シリコン膜7から第1の非晶質シリコン膜3
までのエッチングを行う。その後、制御ゲート電極など
を経て、ドレイン領域22,ソース領域23を第1の非
晶質シリコン膜3上に形成する。これにより、浮遊ゲー
ト電極と素子分離領域は自己整合的に形成されるので高
集積化が可能、また基板上に拡散層を形成しないのでリ
ーク電流が生じない。
合の半導体基板への接合リーク電流の増加を防ぐ。 【構成】 半導体基板1の上に第1の絶縁膜2,第1の
非晶質シリコン膜3,第1のゲート絶縁膜4,第1の多
結晶シリコン膜5,第2のゲート絶縁膜6,第2の多結
晶シリコン膜7を順次積層形成し、素子分離領域9のみ
を露出させるようにパターンニングマスク8を用いて第
2の多結晶シリコン膜7から第1の非晶質シリコン膜3
までのエッチングを行う。その後、制御ゲート電極など
を経て、ドレイン領域22,ソース領域23を第1の非
晶質シリコン膜3上に形成する。これにより、浮遊ゲー
ト電極と素子分離領域は自己整合的に形成されるので高
集積化が可能、また基板上に拡散層を形成しないのでリ
ーク電流が生じない。
Description
【0001】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置の製造方法に関し、特に2層ゲート電極トランジスタ
を有する不揮発性半導体記憶装置の製造方法に関する。
置の製造方法に関し、特に2層ゲート電極トランジスタ
を有する不揮発性半導体記憶装置の製造方法に関する。
【0002】
【従来の技術】従来の不揮発性半導体記憶装置の平面図
を図18に、製造方法を図19〜図24に示す。以下、
この製造方法について図を参照して説明する。図19
(a)〜図24(a)は、図18のA−A′に沿った各
工程毎の断面図、図19(b)〜図24(b)は、図1
8のB−B′に沿った各工程毎の断面図を示している。
を図18に、製造方法を図19〜図24に示す。以下、
この製造方法について図を参照して説明する。図19
(a)〜図24(a)は、図18のA−A′に沿った各
工程毎の断面図、図19(b)〜図24(b)は、図1
8のB−B′に沿った各工程毎の断面図を示している。
【0003】図18において、200はドレイン領域、
201はソース領域、202は、チャンネル領域、20
3は制御ゲート電極、204は浮遊ゲート電極、205
はドレインコンタクト孔、206は金属配線、207は
素子分離領域である。
201はソース領域、202は、チャンネル領域、20
3は制御ゲート電極、204は浮遊ゲート電極、205
はドレインコンタクト孔、206は金属配線、207は
素子分離領域である。
【0004】まず、例えばシリコン等からなる半導体基
板1の所定領域に、例えば二酸化シリコン等からなる第
1の絶縁膜2と第1のゲート絶縁膜4を既知の方法で形
成する。次に第1の多結晶シリコン膜5を所定領域にパ
ターンニングした後に、例えば二酸化シリコン等の第2
のゲート絶縁膜6を形成する(図19(a),
(b))。
板1の所定領域に、例えば二酸化シリコン等からなる第
1の絶縁膜2と第1のゲート絶縁膜4を既知の方法で形
成する。次に第1の多結晶シリコン膜5を所定領域にパ
ターンニングした後に、例えば二酸化シリコン等の第2
のゲート絶縁膜6を形成する(図19(a),
(b))。
【0005】続いて第2の多結晶シリコン膜7を形成す
る(図20(a),(b))。次に制御ゲート電極とな
る部分だけを覆うように、例えばレジスト等のパターン
ニングマスク15を形成し、このマスクにより第2の多
結晶シリコン膜7,第2のゲート絶縁膜6,第1の多結
晶シリコン膜5を順次選択的にエッチングする。これら
のエッチング技術としては、寸法偏差を小さくするため
に、例えばリアクティブ・イオン・エッチング等の異方
性エッチングを使用するのが一般的である(図21
(a),(b))。
る(図20(a),(b))。次に制御ゲート電極とな
る部分だけを覆うように、例えばレジスト等のパターン
ニングマスク15を形成し、このマスクにより第2の多
結晶シリコン膜7,第2のゲート絶縁膜6,第1の多結
晶シリコン膜5を順次選択的にエッチングする。これら
のエッチング技術としては、寸法偏差を小さくするため
に、例えばリアクティブ・イオン・エッチング等の異方
性エッチングを使用するのが一般的である(図21
(a),(b))。
【0006】続いて露出している第1のゲート絶縁膜4
を除去し、パターンニングマスク15を除去した後、例
えば二酸化シリコン等の第7の絶縁膜34を形成する。
次に例えばヒ素などのN型不純物注入を行い、ドレイン
領域22とソース領域23を形成する。例えば、TEO
S BPSG等の第1の層間絶縁膜25を減圧化学的気
相成長法等を用いて形成する(図22(a),
(b))。
を除去し、パターンニングマスク15を除去した後、例
えば二酸化シリコン等の第7の絶縁膜34を形成する。
次に例えばヒ素などのN型不純物注入を行い、ドレイン
領域22とソース領域23を形成する。例えば、TEO
S BPSG等の第1の層間絶縁膜25を減圧化学的気
相成長法等を用いて形成する(図22(a),
(b))。
【0007】更に、例えばパターンニングマスク26を
用いてドレインコンタクト27とソースコンタクト(図
示せず)を開孔する(図23(a),(b))。
用いてドレインコンタクト27とソースコンタクト(図
示せず)を開孔する(図23(a),(b))。
【0008】パターンニングマスク26を除去後、例え
ばアルミ等の金属配線28をパターンニングすると、図
24(a),(b)に示すような不揮発性半導体記憶装
置を得る。
ばアルミ等の金属配線28をパターンニングすると、図
24(a),(b)に示すような不揮発性半導体記憶装
置を得る。
【0009】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置の製造方法では、半導体基板上を酸化
して素子分離領域を形成するためにバースビークの発生
は避けられない。
性半導体記憶装置の製造方法では、半導体基板上を酸化
して素子分離領域を形成するためにバースビークの発生
は避けられない。
【0010】このバースビークは、チャンネル幅を減少
させてチャンネル電流の減少を生じさせるばかりでな
く、素子分離領域の縮少化を困難にする。このことは、
メモリセルの高集積化にとって重大な障害となる。
させてチャンネル電流の減少を生じさせるばかりでな
く、素子分離領域の縮少化を困難にする。このことは、
メモリセルの高集積化にとって重大な障害となる。
【0011】また、従来のドレイン・ソース領域は半導
体基板上に設けられているために、電圧印加時の接合リ
ーク電流が生じてしまうことが避けられなかった。これ
は、高集積化時に、無駄な消費電流が生じてしまうとい
う問題点があった。
体基板上に設けられているために、電圧印加時の接合リ
ーク電流が生じてしまうことが避けられなかった。これ
は、高集積化時に、無駄な消費電流が生じてしまうとい
う問題点があった。
【0012】本発明の目的は、EPROMの高集積化
と、高集積化をした場合の半導体基板への接合リーク電
流の増加を防止した不揮発性半導体記憶装置の製造方法
を提供することにある。
と、高集積化をした場合の半導体基板への接合リーク電
流の増加を防止した不揮発性半導体記憶装置の製造方法
を提供することにある。
【0013】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る不揮発性半導体記憶装置の製造方法に
おいては、制御ゲート電極と浮遊ゲート電極を有する2
層ゲート電極構造の不揮発性半導体記憶装置の製造方法
において、半導体基板の表面に第1の絶縁膜,第1の半
導体材料膜,第1のゲート絶縁膜,第2の半導体材料
膜,第2のゲート絶縁膜,第3の半導体材料膜を順次積
層し形成する工程と、所定領域の前記第3の半導体材料
膜,第2のゲート絶縁膜,第2の半導体材料膜,第1の
ゲート絶縁膜,第1の半導体材料膜を順次選択的に除去
する工程と、第2の絶縁膜を形成しエッチバックする工
程と、第4の半導体材料膜を積層し形成する工程とを含
むものである。
め、本発明に係る不揮発性半導体記憶装置の製造方法に
おいては、制御ゲート電極と浮遊ゲート電極を有する2
層ゲート電極構造の不揮発性半導体記憶装置の製造方法
において、半導体基板の表面に第1の絶縁膜,第1の半
導体材料膜,第1のゲート絶縁膜,第2の半導体材料
膜,第2のゲート絶縁膜,第3の半導体材料膜を順次積
層し形成する工程と、所定領域の前記第3の半導体材料
膜,第2のゲート絶縁膜,第2の半導体材料膜,第1の
ゲート絶縁膜,第1の半導体材料膜を順次選択的に除去
する工程と、第2の絶縁膜を形成しエッチバックする工
程と、第4の半導体材料膜を積層し形成する工程とを含
むものである。
【0014】また、前記第1の半導体材料膜は、ソース
・ドレイン領域及びチャンネル領域であり、前記第2の
半導体材料膜は浮遊ゲート電極であり、前記第3の半導
体材料膜と前記第4の半導体材料膜は制御ゲート電極で
あり、隣りあう前記第1の半導体材料膜の間は素子分離
領域である。
・ドレイン領域及びチャンネル領域であり、前記第2の
半導体材料膜は浮遊ゲート電極であり、前記第3の半導
体材料膜と前記第4の半導体材料膜は制御ゲート電極で
あり、隣りあう前記第1の半導体材料膜の間は素子分離
領域である。
【0015】さらに、本発明に係る不揮発性半導体記憶
装置の製造方法においては、制御ゲート電極と浮遊ゲー
ト電極を有する2層ゲート電極構造の不揮発性半導体記
憶装置の製造方法において、半導体基板の表面に第1の
絶縁膜,第1の半導体材料膜,第1のゲート絶縁膜,第
2の半導体材料膜,第2のゲート絶縁膜,第3の半導体
材料膜を順次積層し形成する工程と、所定領域の前記第
3の半導体材料膜,第2のゲート絶縁膜,第2の半導体
材料膜,第1のゲート絶縁膜,第1の半導体材料膜を順
次選択的に除去する工程と、第2の絶縁膜を形成しエッ
チバックする工程と、第4の半導体材料膜,第3の絶縁
膜を順次積層し形成する工程と、所定領域の前記第3の
絶縁膜,第4の半導体材料膜,第3の半導体材料膜,第
2のゲート絶縁膜,第2の半導体材料膜を順次選択的に
除去する工程と、ソース・ドレイン領域を形成する工程
とを含むものである。
装置の製造方法においては、制御ゲート電極と浮遊ゲー
ト電極を有する2層ゲート電極構造の不揮発性半導体記
憶装置の製造方法において、半導体基板の表面に第1の
絶縁膜,第1の半導体材料膜,第1のゲート絶縁膜,第
2の半導体材料膜,第2のゲート絶縁膜,第3の半導体
材料膜を順次積層し形成する工程と、所定領域の前記第
3の半導体材料膜,第2のゲート絶縁膜,第2の半導体
材料膜,第1のゲート絶縁膜,第1の半導体材料膜を順
次選択的に除去する工程と、第2の絶縁膜を形成しエッ
チバックする工程と、第4の半導体材料膜,第3の絶縁
膜を順次積層し形成する工程と、所定領域の前記第3の
絶縁膜,第4の半導体材料膜,第3の半導体材料膜,第
2のゲート絶縁膜,第2の半導体材料膜を順次選択的に
除去する工程と、ソース・ドレイン領域を形成する工程
とを含むものである。
【0016】また、前記第1の半導体材料膜は浮遊ゲー
ト電極下がチャネル領域で、それ以外の領域はソース・
ドレイン領域であり、前記第2の半導体材料膜は浮遊ゲ
ート電極であり、前記第3の半導体材料膜と前記第4の
半導体材料膜は制御ゲート電極である。
ト電極下がチャネル領域で、それ以外の領域はソース・
ドレイン領域であり、前記第2の半導体材料膜は浮遊ゲ
ート電極であり、前記第3の半導体材料膜と前記第4の
半導体材料膜は制御ゲート電極である。
【0017】
【作用】図13(a),(b)に示すように、半導体基
板1上に第1の絶縁膜2,第1の非晶質シリコン膜3,
第1のゲート絶縁膜4,第1の多結晶シリコン膜5,第
2のゲート絶縁膜6,第2の多結晶シリコン膜7を順次
積層形成し、素子分離領域9のみを露出させるようにパ
ターンニングマスク8を用いて第2の多結晶シリコン膜
7から第1の非晶質シリコン膜3までのエッチングを行
う。その後、制御ゲート電極などを経て、ドレイン領域
22,ソース領域23を第1の非晶質シリコン膜3上に
形成する。
板1上に第1の絶縁膜2,第1の非晶質シリコン膜3,
第1のゲート絶縁膜4,第1の多結晶シリコン膜5,第
2のゲート絶縁膜6,第2の多結晶シリコン膜7を順次
積層形成し、素子分離領域9のみを露出させるようにパ
ターンニングマスク8を用いて第2の多結晶シリコン膜
7から第1の非晶質シリコン膜3までのエッチングを行
う。その後、制御ゲート電極などを経て、ドレイン領域
22,ソース領域23を第1の非晶質シリコン膜3上に
形成する。
【0018】これにより、浮遊ゲート電極と素子分離領
域は自己整合的に形成されることとなる。
域は自己整合的に形成されることとなる。
【0019】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【0020】(実施例1)図1は本発明の実施例を示す
平面図、図2〜図13は、本発明の実施例1を説明する
ための工程順を示す半導体チップの断面図であり、図2
(a)〜図13(a)は図1のA−A′に沿った断面図
であり、また図2(b)〜図13(b)は図1のB−
B′に沿った断面図である。
平面図、図2〜図13は、本発明の実施例1を説明する
ための工程順を示す半導体チップの断面図であり、図2
(a)〜図13(a)は図1のA−A′に沿った断面図
であり、また図2(b)〜図13(b)は図1のB−
B′に沿った断面図である。
【0021】図1において、100はドレイン領域,1
01はソース領域,102はチャンネル領域,浮遊ゲー
ト電極,103は制御ゲート電極,104はソースコン
タクト形成パターン,105はソース配線領域,106
はドレインコンタクト孔,107は金属配線,108は
素子分離領域である。
01はソース領域,102はチャンネル領域,浮遊ゲー
ト電極,103は制御ゲート電極,104はソースコン
タクト形成パターン,105はソース配線領域,106
はドレインコンタクト孔,107は金属配線,108は
素子分離領域である。
【0022】このチップの製造に当たっては、まず例え
ばP型シリコンからなる半導体基板1の表面を例えば9
80℃のスチーム雰囲気で酸化し、厚さ6000Åの二
酸化シリコン等の第1の絶縁膜2を形成する。次に例え
ば500℃の減圧化学的気相成長法により厚さ600Å
の第1の非晶質シリコン膜3を成長させ、例えば600
℃の窒素雰囲気で12時間アニールする。次に例えばボ
ロン等のP型不純物を3×10-16cm-3の濃度になる
ようにドーピングした後に、例えば減圧化学的気相成長
法で厚さ250Åの二酸化シリコン等の第1のゲート絶
縁膜4を形成する。次に例えば減圧化学的気相成長法で
厚さ1500ÅのN型不純物をドーピングされた第1の
多結晶シリコン膜5を形成し、続いて例えば化学的気相
成長法で厚さ200Åの二酸化シリコン等の第2のゲー
ト絶縁膜6を形成し、さらに例えば減圧化学的気相成長
法で厚さ500ÅのN型不純物をドーピングされた第2
の多結晶シリコン膜7を形成すると図2(a),(b)
の構造を得る。
ばP型シリコンからなる半導体基板1の表面を例えば9
80℃のスチーム雰囲気で酸化し、厚さ6000Åの二
酸化シリコン等の第1の絶縁膜2を形成する。次に例え
ば500℃の減圧化学的気相成長法により厚さ600Å
の第1の非晶質シリコン膜3を成長させ、例えば600
℃の窒素雰囲気で12時間アニールする。次に例えばボ
ロン等のP型不純物を3×10-16cm-3の濃度になる
ようにドーピングした後に、例えば減圧化学的気相成長
法で厚さ250Åの二酸化シリコン等の第1のゲート絶
縁膜4を形成する。次に例えば減圧化学的気相成長法で
厚さ1500ÅのN型不純物をドーピングされた第1の
多結晶シリコン膜5を形成し、続いて例えば化学的気相
成長法で厚さ200Åの二酸化シリコン等の第2のゲー
ト絶縁膜6を形成し、さらに例えば減圧化学的気相成長
法で厚さ500ÅのN型不純物をドーピングされた第2
の多結晶シリコン膜7を形成すると図2(a),(b)
の構造を得る。
【0023】続いて、例えばレジスト等のパターンニン
グマスク8を素子分離領域のみを露出するようにパター
ンニングし、このマスクを用いて第2の多結晶シリコン
膜7,第2のゲート絶縁膜6,第1の多結晶シリコン膜
5,第1のゲート絶縁膜4,第1の非晶質シリコン膜3
を順次選択的にエッチングし素子分離領域9を形成す
る。このエッチング技術には一般的にリアクティブ・イ
オン・エッチング法による異方性エッチングを使用す
る。この結果、図3(a),(b)の構造を得る。
グマスク8を素子分離領域のみを露出するようにパター
ンニングし、このマスクを用いて第2の多結晶シリコン
膜7,第2のゲート絶縁膜6,第1の多結晶シリコン膜
5,第1のゲート絶縁膜4,第1の非晶質シリコン膜3
を順次選択的にエッチングし素子分離領域9を形成す
る。このエッチング技術には一般的にリアクティブ・イ
オン・エッチング法による異方性エッチングを使用す
る。この結果、図3(a),(b)の構造を得る。
【0024】パターンニングマスク8を除去したのちに
例えば減圧化学的気相成長法で厚さ2000Åの二酸化
シリコン等の第2の絶縁膜10を形成する。次に例えば
リアクティブ・イオン・エッチング法で異方性エッチン
グを行い、第2の絶縁膜10をエッチバックし、素子分
離領域9の側壁に残すと、図4(a),(b)の構造を
得る。
例えば減圧化学的気相成長法で厚さ2000Åの二酸化
シリコン等の第2の絶縁膜10を形成する。次に例えば
リアクティブ・イオン・エッチング法で異方性エッチン
グを行い、第2の絶縁膜10をエッチバックし、素子分
離領域9の側壁に残すと、図4(a),(b)の構造を
得る。
【0025】引き続き例えば減圧化学的気相成長法で厚
さ500ÅのN型不純物をドーピングされた第3の多結
晶シリコン膜11を形成した後、例えばスパッタ等で厚
さ1500ÅのWSi等のシリサイド膜12と例えば厚
さ500Åのシリコン膜13を形成する。続いて例えば
減圧化学的気相成長法で厚さ2500Åの二酸化シリコ
ン等の第3の絶縁膜14を形成すると、図5(a),
(b)の構造を得る。
さ500ÅのN型不純物をドーピングされた第3の多結
晶シリコン膜11を形成した後、例えばスパッタ等で厚
さ1500ÅのWSi等のシリサイド膜12と例えば厚
さ500Åのシリコン膜13を形成する。続いて例えば
減圧化学的気相成長法で厚さ2500Åの二酸化シリコ
ン等の第3の絶縁膜14を形成すると、図5(a),
(b)の構造を得る。
【0026】続いて例えばレジスト等のパターンニング
マスク15を制御ゲート電極領域のみを覆うようにパタ
ーンニングして、例えばリアクティブ・イオン・エッチ
ング法で異方性エッチングを行い、第3の絶縁膜14,
シリコン膜13,シリサイド膜12,第3の多結晶シリ
コン膜11,第2の多結晶シリコン膜7,第2のゲート
絶縁膜6,第1の多結晶シリコン膜5を順次選択的にエ
ッチングすると、図6(a),(b)の構造を得る。
マスク15を制御ゲート電極領域のみを覆うようにパタ
ーンニングして、例えばリアクティブ・イオン・エッチ
ング法で異方性エッチングを行い、第3の絶縁膜14,
シリコン膜13,シリサイド膜12,第3の多結晶シリ
コン膜11,第2の多結晶シリコン膜7,第2のゲート
絶縁膜6,第1の多結晶シリコン膜5を順次選択的にエ
ッチングすると、図6(a),(b)の構造を得る。
【0027】パターンニングマスク15を除去したの
ち、例えば減圧化学的気相成長法で厚さ2000Åの二
酸化シリコン等の第4の絶縁膜16を形成すると、図7
(a),(b)の構造を得る。
ち、例えば減圧化学的気相成長法で厚さ2000Åの二
酸化シリコン等の第4の絶縁膜16を形成すると、図7
(a),(b)の構造を得る。
【0028】次に例えばレジスト等のパターンニングマ
スク17をソース領域のみを露出するようにパターンニ
ングし、例えばリアクティブ・イオン・エッチング法で
第4の絶縁膜16をエッチバックしてソースコンタクト
孔18を開孔すると、図8(a),(b)の構造を得
る。
スク17をソース領域のみを露出するようにパターンニ
ングし、例えばリアクティブ・イオン・エッチング法で
第4の絶縁膜16をエッチバックしてソースコンタクト
孔18を開孔すると、図8(a),(b)の構造を得
る。
【0029】次にパターンニングマスク17を除去す
る。続いて例えば減圧化学的気相成長法で厚さ1000
ÅのN型不純物をドーピングされた第4の多結晶シリコ
ン膜19を形成した後に、例えばレジスト等のパターン
ニングマスク20をソースコンタクト孔を覆うようにパ
ターンニングし、例えばリアクティブ・イオン・エッチ
ング法などでエッチングを行うと、図9(a),(b)
の構造を得る。
る。続いて例えば減圧化学的気相成長法で厚さ1000
ÅのN型不純物をドーピングされた第4の多結晶シリコ
ン膜19を形成した後に、例えばレジスト等のパターン
ニングマスク20をソースコンタクト孔を覆うようにパ
ターンニングし、例えばリアクティブ・イオン・エッチ
ング法などでエッチングを行うと、図9(a),(b)
の構造を得る。
【0030】次にパターンニングマスク20を除去す
る。次に例えばリアクティブ・イオン・エッチング法で
ドレイン側の第4の絶縁膜16をエッチバックした後、
不純物ドーピングをするためのマスクとして例えば常圧
化学的気相成長法で厚さ250Åの二酸化シリコン等の
第5の絶縁膜21を形成し、例えばヒ素などのN型不純
物を高濃度にドーピングしてドレイン領域22,ソース
領域23を形成する。次に例えば常圧化学的気相成長法
で厚さ1000Åの二酸化シリコン等の第6の絶縁膜2
4を形成すると、図10(a),(b)の構造を得る。
る。次に例えばリアクティブ・イオン・エッチング法で
ドレイン側の第4の絶縁膜16をエッチバックした後、
不純物ドーピングをするためのマスクとして例えば常圧
化学的気相成長法で厚さ250Åの二酸化シリコン等の
第5の絶縁膜21を形成し、例えばヒ素などのN型不純
物を高濃度にドーピングしてドレイン領域22,ソース
領域23を形成する。次に例えば常圧化学的気相成長法
で厚さ1000Åの二酸化シリコン等の第6の絶縁膜2
4を形成すると、図10(a),(b)の構造を得る。
【0031】次に例えば減圧化学的気相成長法で厚さ8
000ÅのTEOS BPSG等の第1の層間絶縁膜2
5を成長し、例えば900℃の窒素雰囲気で30分リフ
ローを行い平坦化すると、図11(a),(b)の構造
を得る。
000ÅのTEOS BPSG等の第1の層間絶縁膜2
5を成長し、例えば900℃の窒素雰囲気で30分リフ
ローを行い平坦化すると、図11(a),(b)の構造
を得る。
【0032】次に例えばレジスト等のパターンニングマ
スク26でドレインコンタクトとなる部分のみを露出す
るようにパターンニングし、既知の方法でドレインコン
タクト27を開孔すると、図12(a),(b)の構造
を得る。
スク26でドレインコンタクトとなる部分のみを露出す
るようにパターンニングし、既知の方法でドレインコン
タクト27を開孔すると、図12(a),(b)の構造
を得る。
【0033】パターンニングマスク26を除去後、例え
ば厚さ8000Åのアルミ等の金属配線28を形成する
ことによって、図13(a),(b)に示すような不揮
発性半導体記憶装置を得る。
ば厚さ8000Åのアルミ等の金属配線28を形成する
ことによって、図13(a),(b)に示すような不揮
発性半導体記憶装置を得る。
【0034】従来の不揮発性半導体記憶装置の製造方法
では、半導体基板上を直接酸化して素子分離領域を形成
している。さらに浮遊ゲート電極はチャンネル領域に対
してマージンを持ってパターンニングされる。またドレ
イン領域とソース領域及びチャンネル領域は直接半導体
基板上に形成される。
では、半導体基板上を直接酸化して素子分離領域を形成
している。さらに浮遊ゲート電極はチャンネル領域に対
してマージンを持ってパターンニングされる。またドレ
イン領域とソース領域及びチャンネル領域は直接半導体
基板上に形成される。
【0035】これに対し、本実施例では、ドレイン領域
とソース領域及びチャンネル領域は半導体基板上の第1
の絶縁膜上に設けられた第1の非晶質シリコン上に設け
られていることが第1の特徴である。このようにする
と、ドレイン領域・ソース領域に電圧が印加された際
に、接合リーク電流が半導体基板に流れず、無駄な消費
電流をなくすことができる。
とソース領域及びチャンネル領域は半導体基板上の第1
の絶縁膜上に設けられた第1の非晶質シリコン上に設け
られていることが第1の特徴である。このようにする
と、ドレイン領域・ソース領域に電圧が印加された際
に、接合リーク電流が半導体基板に流れず、無駄な消費
電流をなくすことができる。
【0036】さらに浮遊ゲート電極と素子分離領域が互
いに自己整合的に形成されていることが第2の特徴であ
る。このようにすると、浮遊ゲート電極は、チャンネル
領域に対してマージンを持たせることがなく、且つ素子
分離領域も自己整合的に形成されるから、メモリセルを
縮少化した時でもチャンネル幅を広くとることができ、
且つ素子分離間隔も容易に縮少化することが可能なこと
から高集積化が可能となる。
いに自己整合的に形成されていることが第2の特徴であ
る。このようにすると、浮遊ゲート電極は、チャンネル
領域に対してマージンを持たせることがなく、且つ素子
分離領域も自己整合的に形成されるから、メモリセルを
縮少化した時でもチャンネル幅を広くとることができ、
且つ素子分離間隔も容易に縮少化することが可能なこと
から高集積化が可能となる。
【0037】また、本実施例では制御ゲート電極に多結
晶シリコン膜とシリサイド膜の2層構造のポリサイド構
造としており、シリサイド膜は電気的抵抗が低いため、
制御ゲート電極の層抵抗を下げることができるという利
点も有している。
晶シリコン膜とシリサイド膜の2層構造のポリサイド構
造としており、シリサイド膜は電気的抵抗が低いため、
制御ゲート電極の層抵抗を下げることができるという利
点も有している。
【0038】(実施例2)図14〜図17は、本発明の
実施例2を各工程順に示す断面図であり、図14(a)
〜図17(a)は、図1のA−A′に沿った断面図、図
14(b)〜図17(b)は、図1のB−B′に沿った
断面図である。
実施例2を各工程順に示す断面図であり、図14(a)
〜図17(a)は、図1のA−A′に沿った断面図、図
14(b)〜図17(b)は、図1のB−B′に沿った
断面図である。
【0039】実施例1の図2(a),(b)〜図9
(a),(b)を参照して説明したのと同様の工程後
に、パターンニングマスク20を除去する。次に例えば
リアクティブ・イオン・エッチング法でドレイン側の第
4の絶縁膜16をエッチバックした後、例えばスパッタ
などでTiなどの金属材料膜を厚さ500Å形成し、例
えば800℃のアニールを加えてサリサイド層31に変
換させ、化合物反応を生じなかったTiをエッチング除
去する。その後、実施例1と同様に第5の絶縁膜21を
形成して、N型不純物のドーピングをしてドレイン領域
22とソース領域23の形成を行い、第6の絶縁膜24
を形成すると、図14(a),(b)の構造を得る。
(a),(b)を参照して説明したのと同様の工程後
に、パターンニングマスク20を除去する。次に例えば
リアクティブ・イオン・エッチング法でドレイン側の第
4の絶縁膜16をエッチバックした後、例えばスパッタ
などでTiなどの金属材料膜を厚さ500Å形成し、例
えば800℃のアニールを加えてサリサイド層31に変
換させ、化合物反応を生じなかったTiをエッチング除
去する。その後、実施例1と同様に第5の絶縁膜21を
形成して、N型不純物のドーピングをしてドレイン領域
22とソース領域23の形成を行い、第6の絶縁膜24
を形成すると、図14(a),(b)の構造を得る。
【0040】次に実施例1と同様に第1の層間絶縁膜2
5を形成すると、図15(a),(b)の構造を得る。
5を形成すると、図15(a),(b)の構造を得る。
【0041】次に実施例1と同様に例えばレジスト等の
パターンニングマスク26を用いて、ドレインコンタク
ト孔27の開孔を行う(図16(a),(b))。
パターンニングマスク26を用いて、ドレインコンタク
ト孔27の開孔を行う(図16(a),(b))。
【0042】パターンニングマスク26を除去後、例え
ば減圧化学的気相成長法で厚さ10000ÅのN型不純
物ドーピングされた第5の多結晶シリコン膜32を形成
し、例えばリアクティブ・イオン・エッチング法により
エッチバックを行い、ドレインコンタクト孔27に第5
の多結晶シリコン膜32を埋め込む。その後、例えばス
パッタなどでTiWなどの厚さ600Åのバリアメタル
33と例えば厚さ8000Åのアルミなどの金属配線2
8を形成しパターンニングすると、図17(a),
(b)に示す不揮発性半導体記憶装置が得られる。
ば減圧化学的気相成長法で厚さ10000ÅのN型不純
物ドーピングされた第5の多結晶シリコン膜32を形成
し、例えばリアクティブ・イオン・エッチング法により
エッチバックを行い、ドレインコンタクト孔27に第5
の多結晶シリコン膜32を埋め込む。その後、例えばス
パッタなどでTiWなどの厚さ600Åのバリアメタル
33と例えば厚さ8000Åのアルミなどの金属配線2
8を形成しパターンニングすると、図17(a),
(b)に示す不揮発性半導体記憶装置が得られる。
【0043】この実施例2では、第1にドレイン領域と
ソース領域上をサリサイド構造にしていることが特徴で
ある。これは、非晶質シリコン膜上に設けられた拡散層
(ドレイン領域,ソース領域)の層抵抗は、半導体基板
上に設けられた拡散層のそれよりも高いということが知
られている。このため、このようにすると拡散層の層抵
抗を下げることが可能となる。また第2にドレインコン
タクトを埋め込みコンタクト構造としていることが特徴
である。このようにすると、金属配線のコンタクト部で
の断線を防ぐことが可能となる。
ソース領域上をサリサイド構造にしていることが特徴で
ある。これは、非晶質シリコン膜上に設けられた拡散層
(ドレイン領域,ソース領域)の層抵抗は、半導体基板
上に設けられた拡散層のそれよりも高いということが知
られている。このため、このようにすると拡散層の層抵
抗を下げることが可能となる。また第2にドレインコン
タクトを埋め込みコンタクト構造としていることが特徴
である。このようにすると、金属配線のコンタクト部で
の断線を防ぐことが可能となる。
【0044】
【発明の効果】以上説明したように本発明は、第1にド
レイン領域とソース領域とチャンネル領域を半導体基板
上の第1の絶縁膜上に設けられた第1の非晶質シリコン
膜上に形成しているため、半導体基板への接合リーク電
流がまったく生じない。
レイン領域とソース領域とチャンネル領域を半導体基板
上の第1の絶縁膜上に設けられた第1の非晶質シリコン
膜上に形成しているため、半導体基板への接合リーク電
流がまったく生じない。
【0045】第2に浮遊ゲート電極とチャンネル領域を
自己整合的に形成するため、チャンネル幅に対する浮遊
ゲート電極のマージンをとる必要がなく、且つバースビ
ークが存在しないために素子分離領域の幅を縮少するこ
とが可能で、メモリセルサイズ及びチップサイズの縮少
化と、且つメモリセルの高集積化が可能となる。
自己整合的に形成するため、チャンネル幅に対する浮遊
ゲート電極のマージンをとる必要がなく、且つバースビ
ークが存在しないために素子分離領域の幅を縮少するこ
とが可能で、メモリセルサイズ及びチップサイズの縮少
化と、且つメモリセルの高集積化が可能となる。
【図1】本発明の実施例を示す平面図である。
【図2】本発明の実施例1を工程順に示す断面図で、
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
【図3】本発明の実施例1を工程順に示す断面図で、
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
【図4】本発明の実施例1を工程順に示す断面図で、
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
【図5】本発明の実施例1を工程順に示す断面図で、
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
【図6】本発明の実施例1を工程順に示す断面図で、
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
【図7】本発明の実施例1を工程順に示す断面図で、
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
【図8】本発明の実施例1を工程順に示す断面図で、
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
【図9】本発明の実施例1を工程順に示す断面図で、
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
【図10】本発明の実施例1を工程順に示す断面図で、
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
【図11】本発明の実施例1を工程順に示す断面図で、
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
【図12】本発明の実施例1を工程順に示す断面図で、
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
【図13】本発明の実施例1を工程順に示す断面図で、
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
【図14】本発明の実施例2を工程順に示す断面図で、
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
【図15】本発明の実施例2を工程順に示す断面図で、
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
【図16】本発明の実施例2を工程順に示す断面図で、
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
【図17】本発明の実施例2を工程順に示す断面図で、
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
(a)は図1のA−A′線断面図、(b)は図1のB−
B′線断面図である。
【図18】従来例を示す平面図である。
【図19】従来例を工程順に示す断面図で、(a)は図
18のA−A′線断面図、(b)は図18のB−B′線
断面図である。
18のA−A′線断面図、(b)は図18のB−B′線
断面図である。
【図20】従来例を工程順に示す断面図で、(a)は図
18のA−A′線断面図、(b)は図18のB−B′線
断面図である。
18のA−A′線断面図、(b)は図18のB−B′線
断面図である。
【図21】従来例を工程順に示す断面図で、(a)は図
18のA−A′線断面図、(b)は図18のB−B′線
断面図である。
18のA−A′線断面図、(b)は図18のB−B′線
断面図である。
【図22】従来例を工程順に示す断面図で、(a)は図
18のA−A′線断面図、(b)は図18のB−B′線
断面図である。
18のA−A′線断面図、(b)は図18のB−B′線
断面図である。
【図23】従来例を工程順に示す断面図で、(a)は図
18のA−A′線断面図、(b)は図18のB−B′線
断面図である。
18のA−A′線断面図、(b)は図18のB−B′線
断面図である。
【図24】従来例を工程順に示す断面図で、(a)は図
18のA−A′線断面図、(b)は図18のB−B′線
断面図である。
18のA−A′線断面図、(b)は図18のB−B′線
断面図である。
1 半導体基板 2 第1の絶縁膜 3 第1の非晶質シリコン膜 4 第1のゲート絶縁膜 5 第1の多結晶シリコン膜 6 第2のゲート絶縁膜 7 第2の多結晶シリコン膜 8,15,17,20,26 パターンニングマスク 9 素子分離領域 10 第2の絶縁膜 11 第3の多結晶シリコン膜 12 シリサイド膜 13 シリコン膜 14 第3の絶縁膜 16 第4の絶縁膜 18 ソースコンタクト孔 19 第4の多結晶シリコン膜 21 第5の絶縁膜 22 ドレイン領域 23 ソース領域 24 第6の絶縁膜 25 第1の層間絶縁膜 27 ドレインコンタクト孔 28 金属配線 29 ゲート窒化膜 30 第3のゲート絶縁膜 31 サリサイド層 32 第5の多結晶シリコン膜 33 バリアメタル 34 第7の絶縁膜 100,200 ドレイン領域 101,201 ソース領域 102 チャンネル領域,浮遊ゲート電極 103,203 制御ゲート電極 104 ソースコンタクト形成パターン 105 ソース配線領域 106,205 ドレインコンタクト孔 107,206 金属配線 108,207 素子分離領域 204 浮遊ゲート電極
Claims (4)
- 【請求項1】 制御ゲート電極と浮遊ゲート電極を有す
る2層ゲート電極構造の不揮発性半導体記憶装置の製造
方法において、 半導体基板の表面に第1の絶縁膜,第1の半導体材料
膜,第1のゲート絶縁膜,第2の半導体材料膜,第2の
ゲート絶縁膜,第3の半導体材料膜を順次積層し形成す
る工程と、 所定領域の前記第3の半導体材料膜,第2のゲート絶縁
膜,第2の半導体材料膜,第1のゲート絶縁膜,第1の
半導体材料膜を順次選択的に除去する工程と、 第2の絶縁膜を形成しエッチバックする工程と、 第4の半導体材料膜を積層し形成する工程とを含むこと
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項2】 前記第1の半導体材料膜は、ソース・ド
レイン領域及びチャンネル領域であり、前記第2の半導
体材料膜は浮遊ゲート電極であり、前記第3の半導体材
料膜と前記第4の半導体材料膜は制御ゲート電極であ
り、隣りあう前記第1の半導体材料膜の間は素子分離領
域であることを特徴とする請求項1に記載の不揮発性半
導体記憶装置の製造方法。 - 【請求項3】 制御ゲート電極と浮遊ゲート電極を有す
る2層ゲート電極構造の不揮発性半導体記憶装置の製造
方法において、 半導体基板の表面に第1の絶縁膜,第1の半導体材料
膜,第1のゲート絶縁膜,第2の半導体材料膜,第2の
ゲート絶縁膜,第3の半導体材料膜を順次積層し形成す
る工程と、 所定領域の前記第3の半導体材料膜,第2のゲート絶縁
膜,第2の半導体材料膜,第1のゲート絶縁膜,第1の
半導体材料膜を順次選択的に除去する工程と、 第2の絶縁膜を形成しエッチバックする工程と、 第4の半導体材料膜,第3の絶縁膜を順次積層し形成す
る工程と、 所定領域の前記第3の絶縁膜,第4の半導体材料膜,第
3の半導体材料膜,第2のゲート絶縁膜,第2の半導体
材料膜を順次選択的に除去する工程と、 ソース・ドレイン領域を形成する工程とを含むことを特
徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項4】 前記第1の半導体材料膜は浮遊ゲート電
極下がチャネル領域で、それ以外の領域はソース・ドレ
イン領域であり、前記第2の半導体材料膜は浮遊ゲート
電極であり、前記第3の半導体材料膜と前記第4の半導
体材料膜は制御ゲート電極であることを特徴とする請求
項3に記載の不揮発性半導体記憶装置の製造方法。
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