JPH0666446B2 - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPH0666446B2 JPH0666446B2 JP59059525A JP5952584A JPH0666446B2 JP H0666446 B2 JPH0666446 B2 JP H0666446B2 JP 59059525 A JP59059525 A JP 59059525A JP 5952584 A JP5952584 A JP 5952584A JP H0666446 B2 JPH0666446 B2 JP H0666446B2
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- H01L27/146—Imager structures
- H01L27/14679—Junction field effect transistor [JFET] imagers; static induction transistor [SIT] imagers
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- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明は、静電誘導トランジスタより成る固体撮像素子
に関するものである。
に関するものである。
（従来技術） 従来、ビデオカメラ、ファクシミリ等に用いられる固体
撮像装置として、BBD、CCD等の電荷転送素子あるいはMO
Sトランジスタ等を用いるものがある。しかし、これら
の固体撮像装置は、信号電荷転送時に電荷の洩れがある
こと、光検出感度が低いこと等の種々の問題点がある。
撮像装置として、BBD、CCD等の電荷転送素子あるいはMO
Sトランジスタ等を用いるものがある。しかし、これら
の固体撮像装置は、信号電荷転送時に電荷の洩れがある
こと、光検出感度が低いこと等の種々の問題点がある。
このような問題点を一挙に解決するものとして、静電誘
導トランジスタ（Static Induction Transistorの頭
文字をとってSITと呼ばれている）を用いた固体撮像装
置が既に提案されている。このSITは光電変換作用およ
び光電荷蓄積作用を有するフォトトランジスタの一種で
あり、電界効果トランジスタや接合形トランジスタに比
較して、高入力インピーダンス、高速性、非飽和性、低
雑音、低消費電力等の特長を備えているものである。
導トランジスタ（Static Induction Transistorの頭
文字をとってSITと呼ばれている）を用いた固体撮像装
置が既に提案されている。このSITは光電変換作用およ
び光電荷蓄積作用を有するフォトトランジスタの一種で
あり、電界効果トランジスタや接合形トランジスタに比
較して、高入力インピーダンス、高速性、非飽和性、低
雑音、低消費電力等の特長を備えているものである。
したがって、このSITを固体撮像素子として用いれば、
高感度、高速応答性および広いダイナミックレンジを有
する固体撮像装置を得ることができるものであり、かか
る装置は特開昭55-15229号公報に開示されている。
高感度、高速応答性および広いダイナミックレンジを有
する固体撮像装置を得ることができるものであり、かか
る装置は特開昭55-15229号公報に開示されている。
第１図はこの既知の固体撮像装置の各画素を構成するSI
Tの断面図を示すものである。このSIT1は縦形構造で、
ドレイン領域はn+形の基板２から成り、ソース領域は基
板２上に堆積されたチャネル領域を構成するn-形エピタ
キシャル層３の表面に形成されたn+形領域４から成る。
エピタキシャル層３の表面には、更にソース領域４を囲
むようにp+形の信号蓄積ゲート領域５が形成されてお
り、このゲート領域５上に絶縁膜６を介して電極７が設
けられ、これにより電極／絶縁膜／ゲート領域から成る
いわゆるMIS構造のゲート電極が形成されている。な
お、チャネル領域を構成するn-形エピタキシャル層３の
不純物濃度は、ゲート電極７の印加バイアスがOVでもチ
ャネル領域が空乏化され、高い電位障壁が生じてピンチ
オフするような低濃度に選択されている。
Tの断面図を示すものである。このSIT1は縦形構造で、
ドレイン領域はn+形の基板２から成り、ソース領域は基
板２上に堆積されたチャネル領域を構成するn-形エピタ
キシャル層３の表面に形成されたn+形領域４から成る。
エピタキシャル層３の表面には、更にソース領域４を囲
むようにp+形の信号蓄積ゲート領域５が形成されてお
り、このゲート領域５上に絶縁膜６を介して電極７が設
けられ、これにより電極／絶縁膜／ゲート領域から成る
いわゆるMIS構造のゲート電極が形成されている。な
お、チャネル領域を構成するn-形エピタキシャル層３の
不純物濃度は、ゲート電極７の印加バイアスがOVでもチ
ャネル領域が空乏化され、高い電位障壁が生じてピンチ
オフするような低濃度に選択されている。
かかるSITIの動作原理を以下に説明する。ドレイン・ソ
ース間にバイアスが印加されていない状態において、光
がチャネル領域３およびゲート領域５に入射すると、こ
こで生成した電子‐正孔対のうち正孔はゲート領域５に
蓄積され、電子はドレイン領域４を経てアースに流れ去
る。光入力に対応してゲート領域５に蓄積された正孔
は、ゲート領域５の電位を上げ、チャネル領域３の電位
障壁を光入力に応じて下げる。ドレイン・ソース間にバ
イアスを印加し、かつゲート電極７に順方向電圧を印加
すると、ゲート領域５の正孔蓄積量に応じてドレイン・
ソース間に電流が流れ、光入力に対し増幅された出力が
得られる。その光増幅率Ｓは、 で表わされ、その値は通常103以上であり、従来のバイ
ポーラトランジスタより１桁以上も高感度である。な
お、上式において2aはゲート領域5,5間の距離、l1はゲ
ート領域５の深さ、l2はゲート・ドレイン領域間の距離
を表わす。上式から明らかなように、一層高い光増幅率
を得るには、2aを小さくする一方、エピタキシャル層３
の厚さとゲート領域５の深さとを大きくする必要があ
る。例えば、103〜104のＳを得るには、通常l1＝２〜３
μｍ、l2＝５〜６μｍが必要とされる。
ース間にバイアスが印加されていない状態において、光
がチャネル領域３およびゲート領域５に入射すると、こ
こで生成した電子‐正孔対のうち正孔はゲート領域５に
蓄積され、電子はドレイン領域４を経てアースに流れ去
る。光入力に対応してゲート領域５に蓄積された正孔
は、ゲート領域５の電位を上げ、チャネル領域３の電位
障壁を光入力に応じて下げる。ドレイン・ソース間にバ
イアスを印加し、かつゲート電極７に順方向電圧を印加
すると、ゲート領域５の正孔蓄積量に応じてドレイン・
ソース間に電流が流れ、光入力に対し増幅された出力が
得られる。その光増幅率Ｓは、 で表わされ、その値は通常103以上であり、従来のバイ
ポーラトランジスタより１桁以上も高感度である。な
お、上式において2aはゲート領域5,5間の距離、l1はゲ
ート領域５の深さ、l2はゲート・ドレイン領域間の距離
を表わす。上式から明らかなように、一層高い光増幅率
を得るには、2aを小さくする一方、エピタキシャル層３
の厚さとゲート領域５の深さとを大きくする必要があ
る。例えば、103〜104のＳを得るには、通常l1＝２〜３
μｍ、l2＝５〜６μｍが必要とされる。
ところで、このように構成される固体撮像装置における
各SIT間には、図示のように、分離領域８を設けて、各S
ITの信号電荷を分離する必要があるが、この分離には酸
化膜分離、拡散分離、Ｖ字溝分離等の方法が一般に使用
されている。この場合、分離領域８はエピタキシャル層
３の表面から基板２に到るまで設けられるが、エピタキ
シャル層３が厚いと、それだけその領域の形成が困難に
なる。一方、光増幅率Ｓを上げるためにゲート領域５を
深く形成することは、拡散法等では限界がある。また、
ゲート領域５を深くすると、ゲート領域５で光の吸収が
起り分光感度が悪化する。これらの理由により、縦形構
造のSITから成る固体撮像装置においては、感度向上に
はおのずから限界があり、これはその構造上避けられな
い欠点である。
各SIT間には、図示のように、分離領域８を設けて、各S
ITの信号電荷を分離する必要があるが、この分離には酸
化膜分離、拡散分離、Ｖ字溝分離等の方法が一般に使用
されている。この場合、分離領域８はエピタキシャル層
３の表面から基板２に到るまで設けられるが、エピタキ
シャル層３が厚いと、それだけその領域の形成が困難に
なる。一方、光増幅率Ｓを上げるためにゲート領域５を
深く形成することは、拡散法等では限界がある。また、
ゲート領域５を深くすると、ゲート領域５で光の吸収が
起り分光感度が悪化する。これらの理由により、縦形構
造のSITから成る固体撮像装置においては、感度向上に
はおのずから限界があり、これはその構造上避けられな
い欠点である。
このような欠点を除去するものとして、本願人は特願昭
58-245059号において、横形構造のSITを用いる固体撮像
装置を開発した。第２図にその横形構造SITの一例の構
成を示す。この横形構造SIT（以下、LSITと略記する）1
1は、p-またはｐ形基板12上にチャネル領域を構成するn
-形エピタキシャル層13を成長させ、このエピタキシャ
ル層13に拡散法等によりその表面から基板12に達するn+
形のソース領域14およびドレイン領域15を形成すると共
に、これらソース領域14とドレイン領域15との間のエピ
タキシャル層13の表面にゲート絶縁膜16を介してポリシ
リコン等のゲート電極17を設けて絶縁ゲートを形成した
ものである。なお、ソース領域14およびドレイン領域15
には、それぞれAl等のソース電極18およびドレイン電極
19が接合して設けられ、また隣接するLSITとはエピタキ
シャル層13の表面から基板12に達して設けた絶縁物20で
分離されている。以下、このような絶縁ゲート構造のLS
ITを、IGLT（Insulated Gate Lateral Transistor）
と略記する。
58-245059号において、横形構造のSITを用いる固体撮像
装置を開発した。第２図にその横形構造SITの一例の構
成を示す。この横形構造SIT（以下、LSITと略記する）1
1は、p-またはｐ形基板12上にチャネル領域を構成するn
-形エピタキシャル層13を成長させ、このエピタキシャ
ル層13に拡散法等によりその表面から基板12に達するn+
形のソース領域14およびドレイン領域15を形成すると共
に、これらソース領域14とドレイン領域15との間のエピ
タキシャル層13の表面にゲート絶縁膜16を介してポリシ
リコン等のゲート電極17を設けて絶縁ゲートを形成した
ものである。なお、ソース領域14およびドレイン領域15
には、それぞれAl等のソース電極18およびドレイン電極
19が接合して設けられ、また隣接するLSITとはエピタキ
シャル層13の表面から基板12に達して設けた絶縁物20で
分離されている。以下、このような絶縁ゲート構造のLS
ITを、IGLT（Insulated Gate Lateral Transistor）
と略記する。
第２図に示すIGLT11において、光を照射しない暗電流状
態において、ソース（ドレイン）電極電圧Vs＝０、ドレ
イン（ソース）電極電圧VD＝０、ゲート電極電圧VG＝Ｖ
（Ｖ＜０）基板電圧VSUB＝V1（V1＜０）とすると、ゲー
ト電極17にゲート電圧Ｖが印加された状態によって、絶
縁膜からなるゲート領域16とチャネル領域13の境界から
空乏層がチャネル全体に広がる。しかして、この時点で
は非定常状態動作なので、空乏層中に正孔は存在しな
い。次に光を照射して空乏層中に入れると、正孔‐電子
対が発生し、正孔はゲート絶縁膜16とチャネル領域13の
界面に蓄積される。そして、界面に正孔が蓄積された分
だけ、ソース・ドレイン領域間の障壁ポテンシャルの高
さが減少する。
態において、ソース（ドレイン）電極電圧Vs＝０、ドレ
イン（ソース）電極電圧VD＝０、ゲート電極電圧VG＝Ｖ
（Ｖ＜０）基板電圧VSUB＝V1（V1＜０）とすると、ゲー
ト電極17にゲート電圧Ｖが印加された状態によって、絶
縁膜からなるゲート領域16とチャネル領域13の境界から
空乏層がチャネル全体に広がる。しかして、この時点で
は非定常状態動作なので、空乏層中に正孔は存在しな
い。次に光を照射して空乏層中に入れると、正孔‐電子
対が発生し、正孔はゲート絶縁膜16とチャネル領域13の
界面に蓄積される。そして、界面に正孔が蓄積された分
だけ、ソース・ドレイン領域間の障壁ポテンシャルの高
さが減少する。
ある一定の正孔蓄積時間後に、ドレイン電極19に正電圧
を印加すると、界面蓄積正孔に応じたソース・ドレイン
電流ISDが流れる。この電流ISDは、光が照射されず正孔
が界面に存在しない時に比べて増大する。すなわち、光
量がソース・ドレイン電流ISDの変化として取り出すこ
とができるものである。
を印加すると、界面蓄積正孔に応じたソース・ドレイン
電流ISDが流れる。この電流ISDは、光が照射されず正孔
が界面に存在しない時に比べて増大する。すなわち、光
量がソース・ドレイン電流ISDの変化として取り出すこ
とができるものである。
なお、本願人は上記特願昭58-245059号において、接合
ゲート構造のLSITも提案している。
ゲート構造のLSITも提案している。
（発明の目的） 本発明の目的は、上述した縦形構造における欠点を除去
し、高性能でかつ製作容易な固体撮像素子を提供しよう
とするものである。
し、高性能でかつ製作容易な固体撮像素子を提供しよう
とするものである。
（発明の概要） 本発明の固体撮像素子は、絶縁物または高抵抗半導体基
体上に形成した半導体層の表面に、静電誘導トランジス
タのソース領域およびドレイン領域を設けると共に、こ
れらソース領域およびドレイン領域の少なく共一方の領
域を完全に囲むように光信号を蓄積するゲート領域を設
け、前記半導体層の表面と平行にソース・ドレイン電流
が流れるように構成したことを特徴とするものである。
体上に形成した半導体層の表面に、静電誘導トランジス
タのソース領域およびドレイン領域を設けると共に、こ
れらソース領域およびドレイン領域の少なく共一方の領
域を完全に囲むように光信号を蓄積するゲート領域を設
け、前記半導体層の表面と平行にソース・ドレイン電流
が流れるように構成したことを特徴とするものである。
（実施例） 第３図ＡおよびＢは本発明の固体撮像素子の第１実施例
を示すもので、第３図Ａは平面図を、第３図Ｂは第３図
ＡのX-X′線断面図を表わす。本例の固体撮像素子21はI
GLT構造のもので、p-基板22にチャネル領域を構成するn
-形エピタキシャル層23を成長し、このエピタキシャル
層中にｎ形不純物を添加して成るn+形のソース領域24お
よびドレイン領域25を形成して、これら領域にそれぞれ
Al等より成るソース電極26およびドレイン電極27を接合
して設けると共に、ソース領域24およびドレイン領域25
の各々を完全に囲むように、エピタキシャル層23の表面
にゲート絶縁膜28を介してSnO2,ITO等の透明等電材料よ
り成るゲート電極29を設けて絶縁ゲートを形成する。な
お、本例では基板21に複数のIGLT22をマトリックス状に
形成するもので、隣接する画素間は、エピタキシャル層
23の表面から基板22に達して設けた半導体酸化物、絶縁
物等より成る分離領域30によって電気的に分離する。
を示すもので、第３図Ａは平面図を、第３図Ｂは第３図
ＡのX-X′線断面図を表わす。本例の固体撮像素子21はI
GLT構造のもので、p-基板22にチャネル領域を構成するn
-形エピタキシャル層23を成長し、このエピタキシャル
層中にｎ形不純物を添加して成るn+形のソース領域24お
よびドレイン領域25を形成して、これら領域にそれぞれ
Al等より成るソース電極26およびドレイン電極27を接合
して設けると共に、ソース領域24およびドレイン領域25
の各々を完全に囲むように、エピタキシャル層23の表面
にゲート絶縁膜28を介してSnO2,ITO等の透明等電材料よ
り成るゲート電極29を設けて絶縁ゲートを形成する。な
お、本例では基板21に複数のIGLT22をマトリックス状に
形成するもので、隣接する画素間は、エピタキシャル層
23の表面から基板22に達して設けた半導体酸化物、絶縁
物等より成る分離領域30によって電気的に分離する。
本実施例においては、ソース領域24およびドレイン領域
25の各々を完全に囲むように絶縁ゲートを設けものであ
るから、ゲート面積すなわち開口率を大きくとれると共
に、ソース・ドレイン間のチャネル領域を広くとれる。
その結果、光入力時のゲートポテンシャルの安定性が向
上し、良好なＳ／Ｎを得ることができる。
25の各々を完全に囲むように絶縁ゲートを設けものであ
るから、ゲート面積すなわち開口率を大きくとれると共
に、ソース・ドレイン間のチャネル領域を広くとれる。
その結果、光入力時のゲートポテンシャルの安定性が向
上し、良好なＳ／Ｎを得ることができる。
第４図ＡおよびＢは本発明の固体撮像素子の第２実施例
を示すもので、第４図Ａは平面図を、第４図Ｂは第４図
ＡのX-X′線断面図を表わす。この固体撮像素子31は第
１実施例と同様IGLT構造のものであるが、本例ではソー
ス領域、ドレイン領域および絶縁ゲートを同心円状に形
成すると共に、ソース領域のみを絶縁ゲートで完全に囲
むようにしたものである。すなわち、p-基板32上にチャ
ネル領域を構成するn-形エピタキシャル層33を成長し、
このエピタキシャル層中にｎ形不純物を添加して成るn+
形の円形のソース領域34およびこのソース領域34を完全
に囲むようにドレイン領域35を同心円状に形成して、こ
れら領域にそれぞれAl等より成るソース電極36およびド
レイン電極37を接合して設けると共に、ソース領域34と
ドレイン領域35との間のエピタキシャル層33の表面にソ
ース領域34を完全に囲むようにゲート絶縁膜38を介して
SnO2,ITO等の透明導電材料より成るゲート電極39を設け
て同心円状の絶縁ゲートを形成する。なお、本例では基
板32に複数のIGLTを、各々が正三角形の頂点に位置する
ように形成するもので、隣接する画素間は、エピタキシ
ャル層33の表面から基板32に達して設けた半導体酸化
物、絶縁物等より成る分離領域40によって電気的に分離
する。
を示すもので、第４図Ａは平面図を、第４図Ｂは第４図
ＡのX-X′線断面図を表わす。この固体撮像素子31は第
１実施例と同様IGLT構造のものであるが、本例ではソー
ス領域、ドレイン領域および絶縁ゲートを同心円状に形
成すると共に、ソース領域のみを絶縁ゲートで完全に囲
むようにしたものである。すなわち、p-基板32上にチャ
ネル領域を構成するn-形エピタキシャル層33を成長し、
このエピタキシャル層中にｎ形不純物を添加して成るn+
形の円形のソース領域34およびこのソース領域34を完全
に囲むようにドレイン領域35を同心円状に形成して、こ
れら領域にそれぞれAl等より成るソース電極36およびド
レイン電極37を接合して設けると共に、ソース領域34と
ドレイン領域35との間のエピタキシャル層33の表面にソ
ース領域34を完全に囲むようにゲート絶縁膜38を介して
SnO2,ITO等の透明導電材料より成るゲート電極39を設け
て同心円状の絶縁ゲートを形成する。なお、本例では基
板32に複数のIGLTを、各々が正三角形の頂点に位置する
ように形成するもので、隣接する画素間は、エピタキシ
ャル層33の表面から基板32に達して設けた半導体酸化
物、絶縁物等より成る分離領域40によって電気的に分離
する。
本実施例によれば、第１実施例と同様の効果がある他、
ソース領域34、ドレイン領域35および絶縁ゲートを同心
円状に形成するものであるから、画素間の特性のばらつ
きを小さくできると共に、絶縁ゲートが直接分離領域40
に接しないから分離領域40での表面漏れ電流を無視でき
る等の効果がある。
ソース領域34、ドレイン領域35および絶縁ゲートを同心
円状に形成するものであるから、画素間の特性のばらつ
きを小さくできると共に、絶縁ゲートが直接分離領域40
に接しないから分離領域40での表面漏れ電流を無視でき
る等の効果がある。
なお、ソース領域34とドレイン領域35との形成位置を入
れ替えてドレイン領域35を絶縁ゲートで完全に囲むよう
に構成することもでき、この場合にも同様の効果を得る
ことができる。また、本実施例による画素の平面形状は
円形に限らず、トポロジー的に等価な形状であればよ
い。
れ替えてドレイン領域35を絶縁ゲートで完全に囲むよう
に構成することもでき、この場合にも同様の効果を得る
ことができる。また、本実施例による画素の平面形状は
円形に限らず、トポロジー的に等価な形状であればよ
い。
第５図ＡおよびＢは本発明の固体撮像素子の第３実施例
を示すもので、第５図Ａは平面図を、第５図Ｂは第５図
ＡのX-X′線断面図を表わす。この固体撮像素子41は接
合ゲート構造のLSIT（以下これをJunction Gate Late
ral Transistorの頭文字をとってJGLTと略記する）
で、その接合ゲートにより第１実施例と同様にソース領
域およびドレイン領域の各々を完全に囲むように構成し
たものである。すなわち、p-基板42上にチャネル領域を
構成するn-形エピタキシャル層43を成長し、このエピタ
キシャル層中にｎ形不純物を添加して成るn+形のソース
領域44およびドレイン領域45を形成して、これら領域に
それぞれAl等より成るソース電極46およびドレイン電極
47を接合して設けると共に、ソース領域44およびドレイ
ン領域45の各々を完全に囲むように、ｐ形不純物を添加
して成るp+形のゲート領域48を形成して、このゲート領
域48にSnO2,ITO等の透明導電材料より成るゲート電極49
を接合して設けて接合ゲートを形成する。なお、マトリ
ックス状の隣接する各画素間は、エピタキシャル層43の
表面から基板42に達して設けた半導体酸化物、絶縁物等
より成る分離領域50によって電気的に分離する。
を示すもので、第５図Ａは平面図を、第５図Ｂは第５図
ＡのX-X′線断面図を表わす。この固体撮像素子41は接
合ゲート構造のLSIT（以下これをJunction Gate Late
ral Transistorの頭文字をとってJGLTと略記する）
で、その接合ゲートにより第１実施例と同様にソース領
域およびドレイン領域の各々を完全に囲むように構成し
たものである。すなわち、p-基板42上にチャネル領域を
構成するn-形エピタキシャル層43を成長し、このエピタ
キシャル層中にｎ形不純物を添加して成るn+形のソース
領域44およびドレイン領域45を形成して、これら領域に
それぞれAl等より成るソース電極46およびドレイン電極
47を接合して設けると共に、ソース領域44およびドレイ
ン領域45の各々を完全に囲むように、ｐ形不純物を添加
して成るp+形のゲート領域48を形成して、このゲート領
域48にSnO2,ITO等の透明導電材料より成るゲート電極49
を接合して設けて接合ゲートを形成する。なお、マトリ
ックス状の隣接する各画素間は、エピタキシャル層43の
表面から基板42に達して設けた半導体酸化物、絶縁物等
より成る分離領域50によって電気的に分離する。
本実施例は、ゲート構造のみが第１実施例と異なるもの
で、その作用、効果は第１実施例と同様である。
で、その作用、効果は第１実施例と同様である。
第６図ＡおよびＢは本発明の固体撮像素子の第４実施例
を示すもので、第６図Ａは平面図を、第６図Ｂは第６図
ＡのX-X′線断面図を表わす。この固体撮像素子51は、
第３実施例と同様JGLT構造のものであるが、本例では第
２実施例と同様に、ソース領域、ドレイン領域およびゲ
ート領域を同心状に形成すると共に、ソース領域のみを
ゲート領域で囲むようにしたものである。すなわち、p-
基板52上にチャネル領域を構成するn-形エピタキシャル
層53を成長し、このエピタキシャル層中にｎ形不純物を
添加して成るn+形の円形のソース領域54およびこのソー
ス領域54を完全に囲むようにドレイン領域55を同心円状
に形成して、これら領域にそれぞれAl等より成るソース
電極56およびドレイン電極57を接合して設けると共に、
ソース領域54とドレイン領域55との間にソース領域54を
完全に囲むように、ｐ形不純物を添加して成るp+形のゲ
ート領域58を形成して、このゲート領域58にSnO2,ITO等
の透明導電材料より成るゲート電極59を接合して設けて
同心円状の接合ゲートを形成する。なお、隣接する各画
素間は、エピタキシャル層53の表面から基板52に達して
設けた半導体酸化物、絶縁物等より成る分離領域60によ
って電気的に分離する。
を示すもので、第６図Ａは平面図を、第６図Ｂは第６図
ＡのX-X′線断面図を表わす。この固体撮像素子51は、
第３実施例と同様JGLT構造のものであるが、本例では第
２実施例と同様に、ソース領域、ドレイン領域およびゲ
ート領域を同心状に形成すると共に、ソース領域のみを
ゲート領域で囲むようにしたものである。すなわち、p-
基板52上にチャネル領域を構成するn-形エピタキシャル
層53を成長し、このエピタキシャル層中にｎ形不純物を
添加して成るn+形の円形のソース領域54およびこのソー
ス領域54を完全に囲むようにドレイン領域55を同心円状
に形成して、これら領域にそれぞれAl等より成るソース
電極56およびドレイン電極57を接合して設けると共に、
ソース領域54とドレイン領域55との間にソース領域54を
完全に囲むように、ｐ形不純物を添加して成るp+形のゲ
ート領域58を形成して、このゲート領域58にSnO2,ITO等
の透明導電材料より成るゲート電極59を接合して設けて
同心円状の接合ゲートを形成する。なお、隣接する各画
素間は、エピタキシャル層53の表面から基板52に達して
設けた半導体酸化物、絶縁物等より成る分離領域60によ
って電気的に分離する。
本実施例は、ゲート構造のみが第２実施例と異なるもの
で、その作用、効果は第２実施例と同様である。また、
ソース領域54とドレイン領域55との形成位置を入れ替え
てドレイン領域55をゲート領域58で完全に囲むよう構成
することもでき、この場合にも同様の効果を得ることが
できる。
で、その作用、効果は第２実施例と同様である。また、
ソース領域54とドレイン領域55との形成位置を入れ替え
てドレイン領域55をゲート領域58で完全に囲むよう構成
することもでき、この場合にも同様の効果を得ることが
できる。
第７図ＡおよびＢは本発明の固体撮像素子の第５実施例
を示すもので、第７図Ａは平面図を、第７図Ｂは第７図
ＡのX-X′線断面図を表わす。この固体撮像素子61は、
分離領域62を、チャネル領域を構成するn-形エピタキシ
ャル層33の表面から基板32に達して、エピタキシャル層
33とは逆導電形のp+拡散層をもって六角形状に形成した
点のみが第４図A,Bに示す第２実施例と異なるものであ
り、第４図A,Bに示す符号と同一符号は同一作用を成す
ものを表わす。
を示すもので、第７図Ａは平面図を、第７図Ｂは第７図
ＡのX-X′線断面図を表わす。この固体撮像素子61は、
分離領域62を、チャネル領域を構成するn-形エピタキシ
ャル層33の表面から基板32に達して、エピタキシャル層
33とは逆導電形のp+拡散層をもって六角形状に形成した
点のみが第４図A,Bに示す第２実施例と異なるものであ
り、第４図A,Bに示す符号と同一符号は同一作用を成す
ものを表わす。
このように、分離領域62を拡散層をもって構成すること
により、これを半導体酸化物や絶縁物で構成する場合に
比べ、分離領域界面すなわち画素間でのリーク電流をよ
り安定に抑えることができると共に、製作も容易にでき
る。
により、これを半導体酸化物や絶縁物で構成する場合に
比べ、分離領域界面すなわち画素間でのリーク電流をよ
り安定に抑えることができると共に、製作も容易にでき
る。
第７図A,Bに示す実施例ではp+拡散層より成る分離領域6
2を、エピタキシャル層33の表面から基板32に達して設
けたが、この分離領域62は必ずしも基板32に達して設け
る必要はない。この場合の本発明に係わる固体撮像素子
を第６実施例として第８図Ａに示す。
2を、エピタキシャル層33の表面から基板32に達して設
けたが、この分離領域62は必ずしも基板32に達して設け
る必要はない。この場合の本発明に係わる固体撮像素子
を第６実施例として第８図Ａに示す。
第８図Ａに示す固体撮像素子65は、p+拡散層より成る分
離領域62をエピタキシャル層33の表面から基板32に達し
ない深さに形成した点のみが、第５実施例と異なるもの
である。この場合には、分離領域62の下方に基板32に達
する空乏層が形成されるように、分離領域62に電極66を
介してエピタキシャル層33に対して適当な逆バイアスVR
を印加して、隣接する画素間を電気的に分離する。
離領域62をエピタキシャル層33の表面から基板32に達し
ない深さに形成した点のみが、第５実施例と異なるもの
である。この場合には、分離領域62の下方に基板32に達
する空乏層が形成されるように、分離領域62に電極66を
介してエピタキシャル層33に対して適当な逆バイアスVR
を印加して、隣接する画素間を電気的に分離する。
本実施例によれば、第５実施例と同様の効果が得られる
と共に、分離領域62の深さが基板32に達しないから、そ
の面積を基板32に達するまで形成する場合に比べ３〜５
倍小さくでき、したがって画素寸法の縮小化が図れ、高
密度化に極めて有利となる。
と共に、分離領域62の深さが基板32に達しないから、そ
の面積を基板32に達するまで形成する場合に比べ３〜５
倍小さくでき、したがって画素寸法の縮小化が図れ、高
密度化に極めて有利となる。
なお、このように分離領域を拡散により形成する構成
は、上記特願昭58-245059号に記載したLSITおよび本発
明に係わる他の固体撮像素子にも同様に適用することが
できる。
は、上記特願昭58-245059号に記載したLSITおよび本発
明に係わる他の固体撮像素子にも同様に適用することが
できる。
また、分離領域は第２実施例や第４実施例に示すよう
に、最外側にソース領域またはドレイン領域を形成する
場合においては、その最外側の領域をもって構成するこ
とができる。この場合の本発明に係わる固体撮像素子を
第７および第８実施例として第8BおよびＣにそれぞれ示
す。
に、最外側にソース領域またはドレイン領域を形成する
場合においては、その最外側の領域をもって構成するこ
とができる。この場合の本発明に係わる固体撮像素子を
第７および第８実施例として第8BおよびＣにそれぞれ示
す。
第８図Ｂに示す固体撮像素子67は、n+形のドレイン領域
35の中央部を深くし、また第８図Ｃに示す固体撮像素子
69は、n+形のドレイン領域35全体の深さを深くして、そ
れぞれドレイン領域35を分離領域としても作用させるよ
うにした点のみが、第２実施例と異なるものである。
35の中央部を深くし、また第８図Ｃに示す固体撮像素子
69は、n+形のドレイン領域35全体の深さを深くして、そ
れぞれドレイン領域35を分離領域としても作用させるよ
うにした点のみが、第２実施例と異なるものである。
このように、ドレイン領域35の一部または全体の深さを
深くすることによって、このドレイン領域35を画素間の
分離領域としても作用させることができ、これにより高
密度化および製作性を容易にできる。なお、このように
ドレイン領域を分離領域としても作用させる構成は第４
実施例に示すJGLT構造のものにも有効に適用することが
できると共に、最外側がソース領域の場合でも、同様に
してこのソース領域を分離領域としても作用さることが
できる。
深くすることによって、このドレイン領域35を画素間の
分離領域としても作用させることができ、これにより高
密度化および製作性を容易にできる。なお、このように
ドレイン領域を分離領域としても作用させる構成は第４
実施例に示すJGLT構造のものにも有効に適用することが
できると共に、最外側がソース領域の場合でも、同様に
してこのソース領域を分離領域としても作用さることが
できる。
第1,第2,第５〜第８実施例および第２図に示すようなIG
LT構造のものにおいては、ゲート絶縁膜に接するエピタ
キシャル層の表面に、エピタキシャル層とは逆導電形の
ゲート領域を形成することができる。この場合の本発明
に係わる固体撮像素子を第９および第10実施例として第
９図A,Bおよび第10図にそれぞれ示す。
LT構造のものにおいては、ゲート絶縁膜に接するエピタ
キシャル層の表面に、エピタキシャル層とは逆導電形の
ゲート領域を形成することができる。この場合の本発明
に係わる固体撮像素子を第９および第10実施例として第
９図A,Bおよび第10図にそれぞれ示す。
第９図ＡおよびＢに平面図およびそのX-X′線断面図で
示す固体撮像素子71は、第７図A,Bに示す第５実施例のI
GLTにおいて、ゲート絶縁膜38に接するn-形エピタキシ
ャル層33の表面に、n+形のソース領域34およびドレイン
領域35に亘ってイオン注入法等によりｐ形のゲート領域
73を形成したものである。また、第10図に示す固体撮像
素子75は、同様に第７図A,Bに示すIGLTにおいて、ゲー
ト絶縁膜38に接するn-形エピタキシャル層33の表面の一
部にイオン注入法等によりｐ形のチャネル領域73を形成
したものである。
示す固体撮像素子71は、第７図A,Bに示す第５実施例のI
GLTにおいて、ゲート絶縁膜38に接するn-形エピタキシ
ャル層33の表面に、n+形のソース領域34およびドレイン
領域35に亘ってイオン注入法等によりｐ形のゲート領域
73を形成したものである。また、第10図に示す固体撮像
素子75は、同様に第７図A,Bに示すIGLTにおいて、ゲー
ト絶縁膜38に接するn-形エピタキシャル層33の表面の一
部にイオン注入法等によりｐ形のチャネル領域73を形成
したものである。
このように、ゲート絶縁膜直下の半導体層表面に、該半
導体層とは逆導電形のゲート領域を設けることにより、
飽和露光量をより大きくすることができると共に、特に
第９実施例のようにゲート領域をソース領域およびドレ
イン領域に亘って形成する場合には、JGLT構造のものに
比べて、ソース、ゲートおよびドレイン位置において、
いわゆる自己整合構造プロセスを採用することができ
る。
導体層とは逆導電形のゲート領域を設けることにより、
飽和露光量をより大きくすることができると共に、特に
第９実施例のようにゲート領域をソース領域およびドレ
イン領域に亘って形成する場合には、JGLT構造のものに
比べて、ソース、ゲートおよびドレイン位置において、
いわゆる自己整合構造プロセスを採用することができ
る。
上述した本発明に係わるIGLTおよびJGLTにおいて、ソー
ス領域およびドレイン領域の各々をゲート領域で完全に
囲む構成のものとしては第１および第３実施例を示した
が、これら各領域を同心円状に形成してソース領域およ
びドレイン領域の各々をゲート領域で完全に囲むことも
できる。
ス領域およびドレイン領域の各々をゲート領域で完全に
囲む構成のものとしては第１および第３実施例を示した
が、これら各領域を同心円状に形成してソース領域およ
びドレイン領域の各々をゲート領域で完全に囲むことも
できる。
第11図ＡおよびＢは本発明の固体撮像素子の第11実施例
を示すもので、第11図Ａは平面図を、第11図Ｂは第11図
ＡのX-X′線断面図を表わす。この固体撮像素子81はIGL
T構造のもので、ソース領域およびドレイン領域の各々
をゲート領域で完全に囲むように、これら各領域を同心
円状に形成したものである。すなわちp-基板82上にチャ
ネル領域を構成するn-形エピタキシャル層83を成長し、
このエピタキシャル層中にｎ形不純物を添加して成るn+
形の円形のソース領域84および切欠き部を有するリング
状のドレイン領域85を同心円状に形成して、これら領域
にそれぞれAl等より成るソース電極86およびドレイン電
極87を接合して設けると共に、ソース領域84およびドレ
イン領域85の各々を完全に囲むようにドレイン領域85の
切欠き部を通して連結してエピタキシャル層83の表面に
ゲート絶縁膜88を介してSnO2,ITO等の透明導電材料より
成るゲート電極89を設けて同心円状の絶縁ゲートを形成
する。なお、本例では基板82に複数のIGLTを、各々が三
角形の頂点に位置するように形成するもので、隣接する
画素間は、エピタキシャル層83の表面から基板82に達し
て設けた半導体酸化物、絶縁物等より成る分離領域90に
よって電気的に分離する。
を示すもので、第11図Ａは平面図を、第11図Ｂは第11図
ＡのX-X′線断面図を表わす。この固体撮像素子81はIGL
T構造のもので、ソース領域およびドレイン領域の各々
をゲート領域で完全に囲むように、これら各領域を同心
円状に形成したものである。すなわちp-基板82上にチャ
ネル領域を構成するn-形エピタキシャル層83を成長し、
このエピタキシャル層中にｎ形不純物を添加して成るn+
形の円形のソース領域84および切欠き部を有するリング
状のドレイン領域85を同心円状に形成して、これら領域
にそれぞれAl等より成るソース電極86およびドレイン電
極87を接合して設けると共に、ソース領域84およびドレ
イン領域85の各々を完全に囲むようにドレイン領域85の
切欠き部を通して連結してエピタキシャル層83の表面に
ゲート絶縁膜88を介してSnO2,ITO等の透明導電材料より
成るゲート電極89を設けて同心円状の絶縁ゲートを形成
する。なお、本例では基板82に複数のIGLTを、各々が三
角形の頂点に位置するように形成するもので、隣接する
画素間は、エピタキシャル層83の表面から基板82に達し
て設けた半導体酸化物、絶縁物等より成る分離領域90に
よって電気的に分離する。
本実施例によれば、第１実施例において説明したと同様
の効果を得ることができると共に、特に各領域を同心円
状に形成するものであるから、各画素間のばらつきを小
さくできる。なお、このようにソース領域およびドレイ
ン領域の各々をゲート領域で完全に囲むように、これら
各領域を同心円状に形成する構成は、IGLT構造のものに
限らず、JGLT構造のものにも有効に適することができ
る。
の効果を得ることができると共に、特に各領域を同心円
状に形成するものであるから、各画素間のばらつきを小
さくできる。なお、このようにソース領域およびドレイ
ン領域の各々をゲート領域で完全に囲むように、これら
各領域を同心円状に形成する構成は、IGLT構造のものに
限らず、JGLT構造のものにも有効に適することができ
る。
第12図ＡおよびＢは本発明の固体撮像素子の第12実施例
を示すもので、第12図Ａは平面図を、第12図Ｂは第12図
ＡのX-X′線断面図を表わす。この固体撮像素子91は、
第11実施例に示したIGLT81において、ドレイン領域85の
切欠き部におけるゲート領域を除去して、ソース領域84
を囲む第１のゲート領域と、ドレイン領域85を囲む第２
のゲート領域とを分離して設けたものである。これら第
1,第２のゲート領域は、それぞれエピタキシャル層83の
表面にゲート絶縁膜88-1,88-2を介してゲート電極89-1,
89-2を設けて構成する。
を示すもので、第12図Ａは平面図を、第12図Ｂは第12図
ＡのX-X′線断面図を表わす。この固体撮像素子91は、
第11実施例に示したIGLT81において、ドレイン領域85の
切欠き部におけるゲート領域を除去して、ソース領域84
を囲む第１のゲート領域と、ドレイン領域85を囲む第２
のゲート領域とを分離して設けたものである。これら第
1,第２のゲート領域は、それぞれエピタキシャル層83の
表面にゲート絶縁膜88-1,88-2を介してゲート電極89-1,
89-2を設けて構成する。
このようにゲート領域を分離することにより、増幅の段
階で最外側の第２のゲート領域に蓄積した光信号電荷
を、ソース領域84とドレイン領域85との間の電流を制御
する内側の第１のゲート領域に転送することができ、こ
れにより単一のゲート構成に比べてより大きい増幅率を
得ることができる。
階で最外側の第２のゲート領域に蓄積した光信号電荷
を、ソース領域84とドレイン領域85との間の電流を制御
する内側の第１のゲート領域に転送することができ、こ
れにより単一のゲート構成に比べてより大きい増幅率を
得ることができる。
第13図ＡおよびＢは本発明の固体撮像素子の第13実施例
を示すもので、第13図Ａは平面図を、第13図Ｂは第13図
ＡのX-X′線断面図を表わす。この固体撮像素子101は、
第２実施例（第４図A,B）に示したIGLT31において、ゲ
ート電極を同一のゲート絶縁膜38上で第１のゲート電極
39-1と第２のゲート電極39-2とに二重のリング状に分離
して、各々のゲート電極によって第１および第２のゲー
ト領域を形成したものである。
を示すもので、第13図Ａは平面図を、第13図Ｂは第13図
ＡのX-X′線断面図を表わす。この固体撮像素子101は、
第２実施例（第４図A,B）に示したIGLT31において、ゲ
ート電極を同一のゲート絶縁膜38上で第１のゲート電極
39-1と第２のゲート電極39-2とに二重のリング状に分離
して、各々のゲート電極によって第１および第２のゲー
ト領域を形成したものである。
かかる構成によれば、前述した第12実施例における効果
に加えて、第１または第２のゲート領域から第２または
第１のゲート領域への光信号電荷の転送効率を大きくで
きる。
に加えて、第１または第２のゲート領域から第２または
第１のゲート領域への光信号電荷の転送効率を大きくで
きる。
なお、第12および第13実施例における構成は、上述した
JGLT構造のものおよび他のIGLT構造のものにも有効に適
用することができる。
JGLT構造のものおよび他のIGLT構造のものにも有効に適
用することができる。
上述した本発明の固体撮像素子の各実施例では、ソース
電極およびドレイン電極を各々Al等の金属で形成した
が、ゲート電極に接するソース領域およびドレイン領域
下でも入射光を受光していることが実験で判明した。し
たがって、ソース電極およびドレイン電極を、ゲート電
極と同様に透明電極またはポリシリコン等の半透明電極
で構成することもでき、これにより光受光効率を更に増
加させることができる。また、上記各実施例では、n-／
p-又はｐのエピタキシャルによる２層構造としたが、p-
のみを基板として用い、エピタキシャル層無しでも良好
な光電変換特性をもつIGLTおよびJGLTを得ることがで
き、これによりプロセスを更に容易にできると共に、安
価にできる。また、このようにp-のみを基板として用い
ても、n-／ｐ構造同様、基板からバックゲートを印加す
るよう構成することができる。このように構成すること
により、チャネル電流を表面のゲートと基板との両方で
制御できるから、同じ構造のデバイスでも、その基板バ
イアスによって、光電変換特性を変化させることができ
る。したがって、基板バイアスを適当に選定すれば、所
望の光電変換特性を自由に設定することができる。更
に、n-（チャネル）／p-又はｐ基板の他に、n-（チャネ
ル）／絶縁物あるいはn-（チャネル）／絶縁物／Siの層
構造とすることができ、特に後者の場合においては完全
に絶縁した形でバックゲートをかけられる利点がある。
更にまた、上記各実施例では、全てチャネル領域を流れ
る電荷が電子の場合、すなわち、ｎチャネルのものを示
したが、チャネル領域はｐチャネルで形成してもよい。
ただし、この場合は、各領域の導電形を反対にし、バイ
アス印加電圧の極性を逆にする必要がある。また、半導
体材料としては、周期律表のIV族、Ｖ族の単体元素や、
III-V族、II-VI族化合物半導体のようなバルク結晶の他
に、これらのアモルファス体を用いることもできる。
電極およびドレイン電極を各々Al等の金属で形成した
が、ゲート電極に接するソース領域およびドレイン領域
下でも入射光を受光していることが実験で判明した。し
たがって、ソース電極およびドレイン電極を、ゲート電
極と同様に透明電極またはポリシリコン等の半透明電極
で構成することもでき、これにより光受光効率を更に増
加させることができる。また、上記各実施例では、n-／
p-又はｐのエピタキシャルによる２層構造としたが、p-
のみを基板として用い、エピタキシャル層無しでも良好
な光電変換特性をもつIGLTおよびJGLTを得ることがで
き、これによりプロセスを更に容易にできると共に、安
価にできる。また、このようにp-のみを基板として用い
ても、n-／ｐ構造同様、基板からバックゲートを印加す
るよう構成することができる。このように構成すること
により、チャネル電流を表面のゲートと基板との両方で
制御できるから、同じ構造のデバイスでも、その基板バ
イアスによって、光電変換特性を変化させることができ
る。したがって、基板バイアスを適当に選定すれば、所
望の光電変換特性を自由に設定することができる。更
に、n-（チャネル）／p-又はｐ基板の他に、n-（チャネ
ル）／絶縁物あるいはn-（チャネル）／絶縁物／Siの層
構造とすることができ、特に後者の場合においては完全
に絶縁した形でバックゲートをかけられる利点がある。
更にまた、上記各実施例では、全てチャネル領域を流れ
る電荷が電子の場合、すなわち、ｎチャネルのものを示
したが、チャネル領域はｐチャネルで形成してもよい。
ただし、この場合は、各領域の導電形を反対にし、バイ
アス印加電圧の極性を逆にする必要がある。また、半導
体材料としては、周期律表のIV族、Ｖ族の単体元素や、
III-V族、II-VI族化合物半導体のようなバルク結晶の他
に、これらのアモルファス体を用いることもできる。
次に上述した横形静電誘導トランジスタ（LSIT）を具え
る本発明の固体撮像素子の動作および特性について説明
する。上述したように本発明の固体撮像素子はそのゲー
ト構造によって絶縁ゲート横形静電誘導トランジスタ
（IGLT）と、接合ゲート横形静電誘導トランジスタ（JG
LT）とに大別されるが、以下IGLTを例にとって説明す
る。
る本発明の固体撮像素子の動作および特性について説明
する。上述したように本発明の固体撮像素子はそのゲー
ト構造によって絶縁ゲート横形静電誘導トランジスタ
（IGLT）と、接合ゲート横形静電誘導トランジスタ（JG
LT）とに大別されるが、以下IGLTを例にとって説明す
る。
第14図はIGLT構造の一例を示すものであり、上述した第
４図に示す第２の実施例に対応するものである。ｐ形基
板111の上にn-形エピタキシャル層112を成長し、このエ
ピタキシャル層中にn+拡散層より成るドレイン領域113
と、同じくn+形拡散層より成るソース領域114とを同心
円状に形成する。これらドレイン領域113とソース領域1
14との間のエピタキシャル層112の表面にはゲート絶縁
膜115を形成し、その上に透明導電材料より成るゲート
電極116を設けて絶縁ゲート構造を形成したものであ
る。したがって本例ではゲート領域によってソース領域
114を完全に囲む構造となっている。ソース領域114に接
続されたソース端子117、ドレイン領域113に接続された
ドレイン端子118、ゲート電極116に接続されたゲート端
子119および基板111に接続された基板端子120にはそれ
ぞれソース電圧VS、ドレインVD、ゲート電圧VGおよび基
板電圧VSUBを印加するものとする。
４図に示す第２の実施例に対応するものである。ｐ形基
板111の上にn-形エピタキシャル層112を成長し、このエ
ピタキシャル層中にn+拡散層より成るドレイン領域113
と、同じくn+形拡散層より成るソース領域114とを同心
円状に形成する。これらドレイン領域113とソース領域1
14との間のエピタキシャル層112の表面にはゲート絶縁
膜115を形成し、その上に透明導電材料より成るゲート
電極116を設けて絶縁ゲート構造を形成したものであ
る。したがって本例ではゲート領域によってソース領域
114を完全に囲む構造となっている。ソース領域114に接
続されたソース端子117、ドレイン領域113に接続された
ドレイン端子118、ゲート電極116に接続されたゲート端
子119および基板111に接続された基板端子120にはそれ
ぞれソース電圧VS、ドレインVD、ゲート電圧VGおよび基
板電圧VSUBを印加するものとする。
第15図は第14図に示す固体撮像素子の等価回路図を示す
ものである。本例の固体撮像素子の諸元は次の通りであ
る。基板111はシリコンより成り、そのｐ形不純物濃度
は１×1012原子／cm3であり、チャネルを構成するエピ
タキシャル層112はシリコンより成り、そのｎ形不純物
濃度は７×1012原子／cm3である。チャネの厚さd2＋d3
は４〜10μｍ、ドレイン領域113およびソース領域114の
拡散深さd2は0.5μｍ、酸化シリコンより成るゲート絶
縁膜115の厚さd1は800Å、円形のソース領域114の径l1
は６μｍ、リング状のゲート領域の長さl2は３μｍ程度
である。このように構成したIGLTではゲート領域によっ
てソース領域を取囲むためチャネル領域の面積を十分広
くとることができ、良好な光電変換特性を得ることがで
きることを確認した。
ものである。本例の固体撮像素子の諸元は次の通りであ
る。基板111はシリコンより成り、そのｐ形不純物濃度
は１×1012原子／cm3であり、チャネルを構成するエピ
タキシャル層112はシリコンより成り、そのｎ形不純物
濃度は７×1012原子／cm3である。チャネの厚さd2＋d3
は４〜10μｍ、ドレイン領域113およびソース領域114の
拡散深さd2は0.5μｍ、酸化シリコンより成るゲート絶
縁膜115の厚さd1は800Å、円形のソース領域114の径l1
は６μｍ、リング状のゲート領域の長さl2は３μｍ程度
である。このように構成したIGLTではゲート領域によっ
てソース領域を取囲むためチャネル領域の面積を十分広
くとることができ、良好な光電変換特性を得ることがで
きることを確認した。
次に上述した固体撮像素子の特性を説明する。
第16図において、横軸にゲート端子119に印加されるゲ
ート電圧VGをリニアスケールでとり、縦軸にソース端子
117とドレイン端子118との間を流れる電流IDを対数スケ
ールでとり、ドレイン端子118に印加される電圧VD（＞
０）をパラメータとして示すものでありソース電圧VSは
VS＝０、基板電圧VSUBは負として基板111とエピタキシ
ャル層112との間のpn接合は逆バイアスしてある。これ
らグラフからわかるように、ドレイン電圧VDが大きいほ
ど大きな電流IDが流れ、また、ゲート電圧VGが正で大き
いほど、大きな電流IDが流れることもわかる。第16図に
おいて、実線はゲート絶縁膜115の直下に正孔の反転層
が殆んど存在しない非定常状態での電流IDを示し、点線
は正孔反転層が完全に存在する熱的平衡状態での電流ID
を示している。ここで VS＝0, VSUB＝VSUB1（＜０）は同一の条件とする。
ート電圧VGをリニアスケールでとり、縦軸にソース端子
117とドレイン端子118との間を流れる電流IDを対数スケ
ールでとり、ドレイン端子118に印加される電圧VD（＞
０）をパラメータとして示すものでありソース電圧VSは
VS＝０、基板電圧VSUBは負として基板111とエピタキシ
ャル層112との間のpn接合は逆バイアスしてある。これ
らグラフからわかるように、ドレイン電圧VDが大きいほ
ど大きな電流IDが流れ、また、ゲート電圧VGが正で大き
いほど、大きな電流IDが流れることもわかる。第16図に
おいて、実線はゲート絶縁膜115の直下に正孔の反転層
が殆んど存在しない非定常状態での電流IDを示し、点線
は正孔反転層が完全に存在する熱的平衡状態での電流ID
を示している。ここで VS＝0, VSUB＝VSUB1（＜０）は同一の条件とする。
次に、上述した固体撮像素子の受光動作原理を第17図を
参照して説明する。まず光が照射されていない暗状態に
おいて、ソース電圧VS＝0,ドレイン電圧VD＝VD1＝0,ゲ
ート電圧VG＝VG1（＜０），基板電圧VSUB＝VSUB1（＜
０）とする。ここでゲート端子119にゲート電圧VG1が印
加されていることによってゲート絶縁膜115とエピタキ
シャル層112との境界から空乏層がチャネル領域全体に
拡がる。この時点では、非定常状態であるので、空乏層
中には正孔は存在しない。次に光が照射されると空乏層
内で正孔‐電子対が発生し、正孔はゲート絶縁膜115と
エピタキシャル層112との界面にあるゲート領域に蓄積
される。このように界面に正孔が蓄積されると、それに
対応してソース・ドレイン領域間の障壁ポテンシャルの
高さが低くなる。
参照して説明する。まず光が照射されていない暗状態に
おいて、ソース電圧VS＝0,ドレイン電圧VD＝VD1＝0,ゲ
ート電圧VG＝VG1（＜０），基板電圧VSUB＝VSUB1（＜
０）とする。ここでゲート端子119にゲート電圧VG1が印
加されていることによってゲート絶縁膜115とエピタキ
シャル層112との境界から空乏層がチャネル領域全体に
拡がる。この時点では、非定常状態であるので、空乏層
中には正孔は存在しない。次に光が照射されると空乏層
内で正孔‐電子対が発生し、正孔はゲート絶縁膜115と
エピタキシャル層112との界面にあるゲート領域に蓄積
される。このように界面に正孔が蓄積されると、それに
対応してソース・ドレイン領域間の障壁ポテンシャルの
高さが低くなる。
ある一定の正孔蓄積時間後に、ドレイン端子118に正電
圧VD2を印加すると、界面に蓄積された正孔に応じてソ
ース・ドレイン領域間に電流IDが流れる。この電流I
Dは、光が照射されず、正孔が界面に存在しないときに
ソース・ドレイン領域間に流れる暗電流ID1に比べて大
きなものとなる。すなわち、入射光量の変化をソース・
ドレイン領域間を流れる電流IDの変化として取出すこと
ができる。
圧VD2を印加すると、界面に蓄積された正孔に応じてソ
ース・ドレイン領域間に電流IDが流れる。この電流I
Dは、光が照射されず、正孔が界面に存在しないときに
ソース・ドレイン領域間に流れる暗電流ID1に比べて大
きなものとなる。すなわち、入射光量の変化をソース・
ドレイン領域間を流れる電流IDの変化として取出すこと
ができる。
この場合本発明の固体撮像素子ではゲート領域によって
ソースまたはドレイン領域の少なくとも一方を囲むよう
に構成したため、ゲート領域の面積、したがってチャネ
ル領域の面積が大きくなり開口率がが大きくなるので、
光電変換率は高くなり、入射光量に正確に対応した量の
正孔をゲート領域に安定に蓄積することができ、したが
って電流IDのＳ／Ｎを大きくすることができる。
ソースまたはドレイン領域の少なくとも一方を囲むよう
に構成したため、ゲート領域の面積、したがってチャネ
ル領域の面積が大きくなり開口率がが大きくなるので、
光電変換率は高くなり、入射光量に正確に対応した量の
正孔をゲート領域に安定に蓄積することができ、したが
って電流IDのＳ／Ｎを大きくすることができる。
飽和露光量以上の光が光蓄積時間に入射すると飽和量以
上の正孔が発生されるが、これらは大部分基板111へ流
れ去る。したがって飽和露光量以上の光量が入射する場
合にはソース・ドレイン間電流IDは飽和電流値ID2に固
定される。
上の正孔が発生されるが、これらは大部分基板111へ流
れ去る。したがって飽和露光量以上の光量が入射する場
合にはソース・ドレイン間電流IDは飽和電流値ID2に固
定される。
第18図は横軸に光蓄積時間をリニアスケールでとり、縦
軸にソース・ドレイン間電流IDを対数スケールでとり、
光強度をパラメータとして示すものである。強度が強い
程ソース・ドレイン間電流IDは速く立ち上がり、強度が
弱い程立ち上がりは緩かとなる。暗時において飽和電流
ID2に達するまでの時間は約10秒であり、この時間は、
正孔の熱的な発生レートによって決まる。
軸にソース・ドレイン間電流IDを対数スケールでとり、
光強度をパラメータとして示すものである。強度が強い
程ソース・ドレイン間電流IDは速く立ち上がり、強度が
弱い程立ち上がりは緩かとなる。暗時において飽和電流
ID2に達するまでの時間は約10秒であり、この時間は、
正孔の熱的な発生レートによって決まる。
上述した固体撮像素子を実際に固体撮像装置に組込む場
合には、電流IDの変化を主として電圧の変化に変換して
信号処理を行なっている。主な電流電圧変換方法として
は、ソースフォロワおよびソース接地があるが、次にこ
れを第19図および第20図を参照して説明する。
合には、電流IDの変化を主として電圧の変化に変換して
信号処理を行なっている。主な電流電圧変換方法として
は、ソースフォロワおよびソース接地があるが、次にこ
れを第19図および第20図を参照して説明する。
第19図はソースフォロワを示し、ソース端子117に負荷
抵抗RLを接続し、出力電圧VOUTはこの負荷抵抗間から取
出す。第20図はソース接地の例を示し、本例ではドレイ
ン端子118に負荷抵抗RLを接続し、出力電圧VOUTはこの
負荷抵抗間から取出すようになっている。これら第19図
および第20図においては、ゲート領域に入射する光ｈν
で示した。
抵抗RLを接続し、出力電圧VOUTはこの負荷抵抗間から取
出す。第20図はソース接地の例を示し、本例ではドレイ
ン端子118に負荷抵抗RLを接続し、出力電圧VOUTはこの
負荷抵抗間から取出すようになっている。これら第19図
および第20図においては、ゲート領域に入射する光ｈν
で示した。
第21図は光電変換動作のタイミングチャートを示すもの
であり、横軸に時間ｔをとり、縦軸にゲート電圧VG,ド
レイン電圧VD,ソース電圧VSおよび基板電圧VSUBをそれ
ぞれとって示す。基板電圧VSUBは常時逆バイアス電圧V
SUB1（＜０）となっており、ソース電圧VSは常時グラウ
ンドレベルVS1（＝０）に保たれている。動作周期Ｔ
は、蓄積時間T1と、読み出し時間T2と、リセット時間T3
とから構成されている。蓄積時間T1中はゲート電圧VGは
反転バイアス電圧VG1（＜０）、ドレイン電圧VDはグラ
ウンドレベルVD1（＝０）に保たれている。このような
バイアス状態では入射光によって生じる正孔はゲート領
域に蓄積されるが、信号出力は生じない。読み出し時間
T2中は、ゲート電圧VGは読み出し電圧VG2（VG1≦VG2＜
０）に保たれ、ドレイン電圧VDはハイレベルVD2（＞
０）となり、信号を読み出し得る状態となる。第21図で
はVG1＜VG2としたが、VG1＝VG2とすることもできる。リ
セット時間T3中は、ドレイン電圧VDはハイレベルVD2に
維持したままゲート電圧VGを順方向リセット電圧V
G3（＞０）とし、ゲート領域に蓄積された正孔を放出さ
せる。ここでリセット時間T3中には、出力信号が出なく
てもよいような場合には、ドレイン電圧VDはグランドレ
ベルVD1（＝０）としてもよい。また、リセット方法と
しては、ソース電圧VSおよびドレイン電圧VDのどちらか
一方または双方をゲートに対して順バイアスにする方法
もある。
であり、横軸に時間ｔをとり、縦軸にゲート電圧VG,ド
レイン電圧VD,ソース電圧VSおよび基板電圧VSUBをそれ
ぞれとって示す。基板電圧VSUBは常時逆バイアス電圧V
SUB1（＜０）となっており、ソース電圧VSは常時グラウ
ンドレベルVS1（＝０）に保たれている。動作周期Ｔ
は、蓄積時間T1と、読み出し時間T2と、リセット時間T3
とから構成されている。蓄積時間T1中はゲート電圧VGは
反転バイアス電圧VG1（＜０）、ドレイン電圧VDはグラ
ウンドレベルVD1（＝０）に保たれている。このような
バイアス状態では入射光によって生じる正孔はゲート領
域に蓄積されるが、信号出力は生じない。読み出し時間
T2中は、ゲート電圧VGは読み出し電圧VG2（VG1≦VG2＜
０）に保たれ、ドレイン電圧VDはハイレベルVD2（＞
０）となり、信号を読み出し得る状態となる。第21図で
はVG1＜VG2としたが、VG1＝VG2とすることもできる。リ
セット時間T3中は、ドレイン電圧VDはハイレベルVD2に
維持したままゲート電圧VGを順方向リセット電圧V
G3（＞０）とし、ゲート領域に蓄積された正孔を放出さ
せる。ここでリセット時間T3中には、出力信号が出なく
てもよいような場合には、ドレイン電圧VDはグランドレ
ベルVD1（＝０）としてもよい。また、リセット方法と
しては、ソース電圧VSおよびドレイン電圧VDのどちらか
一方または双方をゲートに対して順バイアスにする方法
もある。
上述したようにして光蓄積を行なった後、読み出しを行
なって得られた出力信号を第22図および第23図に示す。
なって得られた出力信号を第22図および第23図に示す。
第22図は横軸に入射光量を対数スケールでとり、縦軸に
光入射時の出力電圧VOUTと暗状態での出力電圧VDARKと
の差、すなわちVOUT−VDARKの絶対値を対数スケールで
とって示すものである。第22図から明らかなように階調
度はγ１の良好な特性が得られることが実験により確
認された。
光入射時の出力電圧VOUTと暗状態での出力電圧VDARKと
の差、すなわちVOUT−VDARKの絶対値を対数スケールで
とって示すものである。第22図から明らかなように階調
度はγ１の良好な特性が得られることが実験により確
認された。
第23図は横軸に読み出し時のドレイ電圧VD2をリニアス
ケールでとり、縦軸に光入射時と暗状態との出力電圧の
差の絶対値|VOUT−VDARK|をリニアスケールでとって示
すものである。第23図から明らかなように、読み出し時
のドレイン電圧VD2が高いほど大きな出力電圧が得ら
れ、しかもこの関係は良好な直線性となっていることが
実験的に確認された。また、本発明の固体撮像素子にお
いては、ゲート電圧VG,ソース電圧VS,ドレイン電圧VD,
基板電圧VSUBを調整することにより飽和露光量、感度、
階調度γなどを変えることができることも実験により確
認した。
ケールでとり、縦軸に光入射時と暗状態との出力電圧の
差の絶対値|VOUT−VDARK|をリニアスケールでとって示
すものである。第23図から明らかなように、読み出し時
のドレイン電圧VD2が高いほど大きな出力電圧が得ら
れ、しかもこの関係は良好な直線性となっていることが
実験的に確認された。また、本発明の固体撮像素子にお
いては、ゲート電圧VG,ソース電圧VS,ドレイン電圧VD,
基板電圧VSUBを調整することにより飽和露光量、感度、
階調度γなどを変えることができることも実験により確
認した。
本発明の固体撮像素子の動作方法は第21図に示したもの
だけに限られるものではなく、他の方法も考えられる。
蓄積時間T1中には出力信号が出ない状態とすればよいの
であるから、この蓄積時間中にソース電圧VSをハイレベ
ルVS2＝VD2（＞０）とすることもできる。この場合の動
作タイミングチャートを第24図を参照して説明する。
だけに限られるものではなく、他の方法も考えられる。
蓄積時間T1中には出力信号が出ない状態とすればよいの
であるから、この蓄積時間中にソース電圧VSをハイレベ
ルVS2＝VD2（＞０）とすることもできる。この場合の動
作タイミングチャートを第24図を参照して説明する。
第24図において横軸は時間ｔを示し、縦軸はゲート電圧
VG,ドレイン電圧VD,ソース電圧VSをそれぞれ示す。な
お、基板電圧VSUBは一定であり、VSUB＜０である。蓄積
時間T1中はゲート電圧VGは反転バイアス電圧VG1（＜
０）、ドレイン電圧VDおよびソース電圧VSはハイレベル
VS2＝VD2（＞０）となっており、光を受光するが信号は
出力しない状態になっている。読み出し時間T2中は、ゲ
ート電圧VGは読み出し電圧VG2（VG1≦VG2＜０）とし、
ソース電圧VSはローレベルVS1（＝０）とする。これに
よって信号を読み出す状態となる。またリセット時間T3
中は、ゲート電圧VGを順方向リセット電圧VG3（＞０）
として光の入射によって蓄積された正孔ゲート電極直下
にあるゲート領域から放出する状態となる。なお、第24
図に示す例ではリセット時間T3中、VS1＝VD1（＝０）と
して信号が出ないようにしたが、リセット時にも信号が
出てもよい場合にはドレイン電圧VDはハイレベルVD2と
することもできる。さらにVG3を大きくとることができ
る場合には、ドレイン電圧VDをVD2とし、ソース電圧VS
をVS2とすることもできる。第24図に示す例では蓄積時
間T1中にソース電圧VSをハイレベルVS2とするので光の
効果および正孔保持能力を向上することができる効果が
ある。
VG,ドレイン電圧VD,ソース電圧VSをそれぞれ示す。な
お、基板電圧VSUBは一定であり、VSUB＜０である。蓄積
時間T1中はゲート電圧VGは反転バイアス電圧VG1（＜
０）、ドレイン電圧VDおよびソース電圧VSはハイレベル
VS2＝VD2（＞０）となっており、光を受光するが信号は
出力しない状態になっている。読み出し時間T2中は、ゲ
ート電圧VGは読み出し電圧VG2（VG1≦VG2＜０）とし、
ソース電圧VSはローレベルVS1（＝０）とする。これに
よって信号を読み出す状態となる。またリセット時間T3
中は、ゲート電圧VGを順方向リセット電圧VG3（＞０）
として光の入射によって蓄積された正孔ゲート電極直下
にあるゲート領域から放出する状態となる。なお、第24
図に示す例ではリセット時間T3中、VS1＝VD1（＝０）と
して信号が出ないようにしたが、リセット時にも信号が
出てもよい場合にはドレイン電圧VDはハイレベルVD2と
することもできる。さらにVG3を大きくとることができ
る場合には、ドレイン電圧VDをVD2とし、ソース電圧VS
をVS2とすることもできる。第24図に示す例では蓄積時
間T1中にソース電圧VSをハイレベルVS2とするので光の
効果および正孔保持能力を向上することができる効果が
ある。
上述したように、リセット動作は正孔をゲート直下から
掃き出せよいのであるから、基板電圧VSUBを変えてもリ
セットを行なうことができる。次にそのような例を第25
図を参照して説明する。
掃き出せよいのであるから、基板電圧VSUBを変えてもリ
セットを行なうことができる。次にそのような例を第25
図を参照して説明する。
第25図において、横軸は時間ｔを示し、縦軸は順次上か
らゲート電圧VG,ドレイン電圧VD,ソース電圧VS,基板電
圧VSUBをそれぞれ示している。本例では、リセット時間
T3中は、基板電位VSUBをVSUB2（＜０）とすることによ
り、ゲート直下に蓄積されている正孔を強制的に基板に
掃き出すことができる。この方法ではゲート電圧VGが２
値でよいため駆動回路が簡単となる。更に、リセットは
基板電圧VSUBを変えるだけでよいので一括してチップ全
体をリセットすることができる効果が得られる。
らゲート電圧VG,ドレイン電圧VD,ソース電圧VS,基板電
圧VSUBをそれぞれ示している。本例では、リセット時間
T3中は、基板電位VSUBをVSUB2（＜０）とすることによ
り、ゲート直下に蓄積されている正孔を強制的に基板に
掃き出すことができる。この方法ではゲート電圧VGが２
値でよいため駆動回路が簡単となる。更に、リセットは
基板電圧VSUBを変えるだけでよいので一括してチップ全
体をリセットすることができる効果が得られる。
ある入射光強度に対する最適受光動作状態を決める一つ
の要因に蓄積時間T1を変える方法があるが、この場合の
動作特性を第26図に示す。第26図において、横軸に入射
光強度を対数スケールでとり、縦軸に出力|VOUT−VDARK
|を対数スケールでとり、蓄積時間T1をパラメータとし
て示すグラフである。入射光強度が弱い場合には出力が
小さくなることは第18図に示した通りであるが、同じ入
射光強度に対しては蓄積時間T1が短くなると出力が小さ
くなることが第26図からわかる。したがって入射光の強
度を検出し、それらに応じて蓄積時間T1を決定し、入射
光強度が大きい場合には蓄積時間T1を短くし、入射光強
度が小さい場合は蓄積時間T1を長くすることによって最
適な露光状態が得られることになる。
の要因に蓄積時間T1を変える方法があるが、この場合の
動作特性を第26図に示す。第26図において、横軸に入射
光強度を対数スケールでとり、縦軸に出力|VOUT−VDARK
|を対数スケールでとり、蓄積時間T1をパラメータとし
て示すグラフである。入射光強度が弱い場合には出力が
小さくなることは第18図に示した通りであるが、同じ入
射光強度に対しては蓄積時間T1が短くなると出力が小さ
くなることが第26図からわかる。したがって入射光の強
度を検出し、それらに応じて蓄積時間T1を決定し、入射
光強度が大きい場合には蓄積時間T1を短くし、入射光強
度が小さい場合は蓄積時間T1を長くすることによって最
適な露光状態が得られることになる。
上述したような最適露光状態を得るには、ゲート電圧V
G2を変えることによっても行なうことができる。第27図
において、横軸には読み出しゲート電圧VG2をリニアス
ケールでとり、縦軸には出力電圧|VOUT−VDARK|を対数
スケールでとり、入射光強度をパラメータとして示すも
のである。ゲート電圧VG2が低く、入射光強度が低い場
合には出力電圧が小さく、またゲート電圧VG2が高く、
入射光強度が高いときに出力電圧は早く飽和してしまう
ことがわかる。したがって、入射光強度を検出し、入射
光強度が低いときにはゲート電圧VG2を高くして信号の
読み出しを行ない、入射光強度が大きいときにはゲート
電圧VG2を低くして読み出しを行なうことによって常に
最適の受光動作が達成されることになる。さらに、蓄積
時間T1中にゲート電圧VG1または基板電圧VSUB1を変える
ことにより、一層広い範囲で良好な露光状態が得られる
ことも明らかである。
G2を変えることによっても行なうことができる。第27図
において、横軸には読み出しゲート電圧VG2をリニアス
ケールでとり、縦軸には出力電圧|VOUT−VDARK|を対数
スケールでとり、入射光強度をパラメータとして示すも
のである。ゲート電圧VG2が低く、入射光強度が低い場
合には出力電圧が小さく、またゲート電圧VG2が高く、
入射光強度が高いときに出力電圧は早く飽和してしまう
ことがわかる。したがって、入射光強度を検出し、入射
光強度が低いときにはゲート電圧VG2を高くして信号の
読み出しを行ない、入射光強度が大きいときにはゲート
電圧VG2を低くして読み出しを行なうことによって常に
最適の受光動作が達成されることになる。さらに、蓄積
時間T1中にゲート電圧VG1または基板電圧VSUB1を変える
ことにより、一層広い範囲で良好な露光状態が得られる
ことも明らかである。
上述した固体撮像素子の動作説明では絶縁ゲート構造を
有するIGLTを例にとったが、ゲート拡散領域を容量を介
して取ったJGLTにも同様の説明が当て嵌まることは勿論
である。
有するIGLTを例にとったが、ゲート拡散領域を容量を介
して取ったJGLTにも同様の説明が当て嵌まることは勿論
である。
次に、本発明の固体撮像素子を用いる固体撮像装置につ
いて説明する。固体撮像装置では固体撮像素子をマトリ
ックス状態に配列し、これをラスタ走査することにより
映像信号を取り出しているがこの走査方法としては、ド
レイン・ゲート選択方式、ソース・ゲート選択方式、ソ
ース・ドレイン選択方式があり、以下その各々について
説明する。
いて説明する。固体撮像装置では固体撮像素子をマトリ
ックス状態に配列し、これをラスタ走査することにより
映像信号を取り出しているがこの走査方法としては、ド
レイン・ゲート選択方式、ソース・ゲート選択方式、ソ
ース・ドレイン選択方式があり、以下その各々について
説明する。
固体撮像装置の第１の例においては、第28図に示すよう
にｍ×ｎ個のLSIT250-11,250-12,…,250-21,250-22,…,
250-mnをマトリックス状に配列し、XYアドレス方式によ
り順次信号を読み出すように構成する。角画素を構成す
るLSITとしては第３〜13図に示したようにゲート領域に
よってソースおよびドレイン領域の少なくとも一方を囲
む構成とした横形の静電誘導トランジスタを用いる。第
１の例では各LSITのソース端子は接地し、Ｘ方向に配列
された各行のLSIT群のゲート端子は行ライン251-1,251-
2,…,251-mにそれぞれ接続する。またＹ方向に配列され
た各列のLSIT群のドレイン端子は列ライン252-1,252-2
…252-nにそれぞれ接続し、これら列ラインはそれぞれ
列選択用トランジスタ253-1,253-2…253-nおよび253-
1′,253-2′…253-n′を介してそれぞれビデオライン25
4およびグラウンドライン254′に共通に接続する。ビデ
オライン254には負荷抵抗255を介してビデオ電源VDDを
接続する。行ライン251-1,251-2…251-mは垂直走査回路
256に接続され、それぞれ信号φG1,φG2,…，φGmが順
次に印加されるように構成する。また、列選択トランジ
スタ253-1,253-2…235-nおよび253-1′,253-2′…253-
n′のゲート端子は水平走査回路257に接続され、それぞ
れ信号φD1,φD2…φDnおよびその反転信号が印加され
るように構成する。
にｍ×ｎ個のLSIT250-11,250-12,…,250-21,250-22,…,
250-mnをマトリックス状に配列し、XYアドレス方式によ
り順次信号を読み出すように構成する。角画素を構成す
るLSITとしては第３〜13図に示したようにゲート領域に
よってソースおよびドレイン領域の少なくとも一方を囲
む構成とした横形の静電誘導トランジスタを用いる。第
１の例では各LSITのソース端子は接地し、Ｘ方向に配列
された各行のLSIT群のゲート端子は行ライン251-1,251-
2,…,251-mにそれぞれ接続する。またＹ方向に配列され
た各列のLSIT群のドレイン端子は列ライン252-1,252-2
…252-nにそれぞれ接続し、これら列ラインはそれぞれ
列選択用トランジスタ253-1,253-2…253-nおよび253-
1′,253-2′…253-n′を介してそれぞれビデオライン25
4およびグラウンドライン254′に共通に接続する。ビデ
オライン254には負荷抵抗255を介してビデオ電源VDDを
接続する。行ライン251-1,251-2…251-mは垂直走査回路
256に接続され、それぞれ信号φG1,φG2,…，φGmが順
次に印加されるように構成する。また、列選択トランジ
スタ253-1,253-2…235-nおよび253-1′,253-2′…253-
n′のゲート端子は水平走査回路257に接続され、それぞ
れ信号φD1,φD2…φDnおよびその反転信号が印加され
るように構成する。
次に、第29図を参照して本例の固体撮像装置の動作を説
明する。第29図は垂直走査信号φＧおよび水平操作信号
φＤを示すものである。行ライン251-1,251-2…に印加
される信号φG1,φG2…は小さい振幅の読み出しゲート
電圧ＶφＧと、それより大きい振幅のリセットゲート電
圧ＶφＲとより成るもので、一つの行ラインの走査期間
tHの間はＶφＧ、次の行ラインの水平走査に移るまでの
水平ブランキング期間tBLにはＶφＲの値になるように
設定されている。列選択用トランジスタのゲート端子に
加えられる水平走査信号φD1,φD2…は列ライン252-1,2
52-2…を選択するための信号であり、低レベルは列選択
用トランジスタ253-1,253-2…をオフ、反選択用トラン
ジスタ253-1′,253-2′…をオン、高レベルは列選択用
トランジスタをオン、反選択用トランジスタをオフとす
る電圧値となるように設定されている。
明する。第29図は垂直走査信号φＧおよび水平操作信号
φＤを示すものである。行ライン251-1,251-2…に印加
される信号φG1,φG2…は小さい振幅の読み出しゲート
電圧ＶφＧと、それより大きい振幅のリセットゲート電
圧ＶφＲとより成るもので、一つの行ラインの走査期間
tHの間はＶφＧ、次の行ラインの水平走査に移るまでの
水平ブランキング期間tBLにはＶφＲの値になるように
設定されている。列選択用トランジスタのゲート端子に
加えられる水平走査信号φD1,φD2…は列ライン252-1,2
52-2…を選択するための信号であり、低レベルは列選択
用トランジスタ253-1,253-2…をオフ、反選択用トラン
ジスタ253-1′,253-2′…をオン、高レベルは列選択用
トランジスタをオン、反選択用トランジスタをオフとす
る電圧値となるように設定されている。
次に上述したLSITの動作原理に基いて第28図に示した固
体撮像装置の動作を第29図に示す信号波形を参照して説
明する。垂直走査回路256の作動により信号φG1がＶ
φＧとなると、行ライン251-1に接続されたLSIT群250-1
1,250-12…250-1nが選択され、水平走査回路257より出
力される信号φD1,φD2…により水平選択トランジスタ2
53-1,253-2…253-nが順次オンすると、LSIT250-11,250-
12…250-1nの信号が順次にビデオライン254より出力さ
れる。続いて、このLSIT群250-11,250-12…250-1nは信
号φG1が高レベルＶφＲになったときに一斉にリセット
され、次に光信号を蓄積し得る状態となる。次いで信号
φG2がＶφＧとなると行ライン251-2に接続されたLSIT
群250-21,250-22…250-2nが選択され、水平走査信号φ
D1,φD2…によりLSIT250-21,250-22…250-2nの光信号が
順次に読み出され、続いてφG2がＶφＲとなることによ
り一斉にリセットされる。以下同様にして順次のLSITの
光信号が読み出され、１フィールドのビデオ信号が出力
される。
体撮像装置の動作を第29図に示す信号波形を参照して説
明する。垂直走査回路256の作動により信号φG1がＶ
φＧとなると、行ライン251-1に接続されたLSIT群250-1
1,250-12…250-1nが選択され、水平走査回路257より出
力される信号φD1,φD2…により水平選択トランジスタ2
53-1,253-2…253-nが順次オンすると、LSIT250-11,250-
12…250-1nの信号が順次にビデオライン254より出力さ
れる。続いて、このLSIT群250-11,250-12…250-1nは信
号φG1が高レベルＶφＲになったときに一斉にリセット
され、次に光信号を蓄積し得る状態となる。次いで信号
φG2がＶφＧとなると行ライン251-2に接続されたLSIT
群250-21,250-22…250-2nが選択され、水平走査信号φ
D1,φD2…によりLSIT250-21,250-22…250-2nの光信号が
順次に読み出され、続いてφG2がＶφＲとなることによ
り一斉にリセットされる。以下同様にして順次のLSITの
光信号が読み出され、１フィールドのビデオ信号が出力
される。
この第１のにおいて、反選択トランジスタ群253-1′,25
3-2′…253-n′を設けたのは選択されていないLSITのド
レインをこれらトランジスタを介してグラウンド電位に
固定するためであるが、これらの反選択トランジスタ群
を設けなくてもゲートに光信号を蓄積することは可能で
あるので、本例から反選択トランジスタを省くこともで
きる。また、本例では垂直走査信号φＧの電圧を蓄積時
と読み出し時とで相違させたが、蓄積時と読み出し時と
もＶφＧとすることもできる。この場合には、ゲートパ
ルスＶφＧは２つのレベルを有するものでよいので垂直
走査回路256の構成が簡単となる。
3-2′…253-n′を設けたのは選択されていないLSITのド
レインをこれらトランジスタを介してグラウンド電位に
固定するためであるが、これらの反選択トランジスタ群
を設けなくてもゲートに光信号を蓄積することは可能で
あるので、本例から反選択トランジスタを省くこともで
きる。また、本例では垂直走査信号φＧの電圧を蓄積時
と読み出し時とで相違させたが、蓄積時と読み出し時と
もＶφＧとすることもできる。この場合には、ゲートパ
ルスＶφＧは２つのレベルを有するものでよいので垂直
走査回路256の構成が簡単となる。
上述した第１の例ではLSIT250-11,250-12…250-mnのソ
ース端子は総て一定の電位すなわちグラウンドレベルと
なっているが、各列のLSIT群のソース端子を共通とし、
水平走査回路と並列に設けたシフトレジスタより成る水
平リセット回路に接続することもできる。
ース端子は総て一定の電位すなわちグラウンドレベルと
なっているが、各列のLSIT群のソース端子を共通とし、
水平走査回路と並列に設けたシフトレジスタより成る水
平リセット回路に接続することもできる。
第30図はこのような水平リセット回路を設けた第２の例
を示すものである。第30図において、各列のLSIT群250-
11,250-21…250−m1;250-12,250-22…250-m2;…;250-1
n,250-2n…250-mnのソース端子をそれぞれソースライン
259-1,259-2…259-nに共通に接続し、これらソースライ
ンを水平走査回路257に対して並列に配置した水平リセ
ット回路258に接続する。
を示すものである。第30図において、各列のLSIT群250-
11,250-21…250−m1;250-12,250-22…250-m2;…;250-1
n,250-2n…250-mnのソース端子をそれぞれソースライン
259-1,259-2…259-nに共通に接続し、これらソースライ
ンを水平走査回路257に対して並列に配置した水平リセ
ット回路258に接続する。
次に第２の例における動作を第31図を参照して説明す
る。垂直走査回路256の作動により信号φG1がＶφＧと
なると、行ライン251-1に選択されたLSIT群250-11,250-
12…250-1nが選択され、水平走査回路257より順次に出
力される信号φD1,φD2…により水平選択トランジスタ2
53-1,253-2…253-nが順次にオンとなり、選択されたLSI
T群250-11,250-12…250-1nが順次にオンとなりゲート領
域に蓄積された光電荷に対応したソース・ドレイン電流
がビデオライン254に流れ、負荷抵抗255間に出力信号が
得られる。各LSITのリセットは信号φD1,φD2…の直後
に水平リセット回路258から信号φS1,φS2…φSnをソー
スライン259-1,259-2…259-nに与えることにより行な
う。すなわち、各LSITのソース領域に、ゲート電圧Ｖ
φＧに対して順バイアスの電位を印加することによりゲ
ート領域に蓄積された正孔を掃き出すことができる。
る。垂直走査回路256の作動により信号φG1がＶφＧと
なると、行ライン251-1に選択されたLSIT群250-11,250-
12…250-1nが選択され、水平走査回路257より順次に出
力される信号φD1,φD2…により水平選択トランジスタ2
53-1,253-2…253-nが順次にオンとなり、選択されたLSI
T群250-11,250-12…250-1nが順次にオンとなりゲート領
域に蓄積された光電荷に対応したソース・ドレイン電流
がビデオライン254に流れ、負荷抵抗255間に出力信号が
得られる。各LSITのリセットは信号φD1,φD2…の直後
に水平リセット回路258から信号φS1,φS2…φSnをソー
スライン259-1,259-2…259-nに与えることにより行な
う。すなわち、各LSITのソース領域に、ゲート電圧Ｖ
φＧに対して順バイアスの電位を印加することによりゲ
ート領域に蓄積された正孔を掃き出すことができる。
第１の例では、リセットは各行のLSIT群毎に行なうが、
第２の例では各LSIT毎に行なうことができるので、総て
のLSITの光蓄積時間を完全に同一となることができる効
果がある。また、ゲート電圧のパルスレベルが２値とな
るため垂直走査回路256の設計が容易となる効果もあ
る。
第２の例では各LSIT毎に行なうことができるので、総て
のLSITの光蓄積時間を完全に同一となることができる効
果がある。また、ゲート電圧のパルスレベルが２値とな
るため垂直走査回路256の設計が容易となる効果もあ
る。
第32図はソース・ゲート選択方式を採用した固体撮像装
置の第３の例を示すものである。第32図に示すように、
本例の固体撮像装置では、LSIT260-11,260-12…260-mn
をマトリックス状に配置し、XYアドレス方式により信号
を読み出すように構成する点は前例と同様である。すな
わち各画素を構成するLSITのドレインをビデオ電源VDD
に共通に接続し、Ｘ方向に配列された各行のLSIT群のゲ
ート端子を、行ライン261-1,261-2…261-mにそれぞれ接
続する。またＹ方向に配列された各列のLSIT群のソース
端子は、列ライン262-1,262-2…262-nにそれぞれ接続
し、これらの列ラインは、それぞれ列選択用トランジス
タ263-1,263-2…263-nおよび263-1′,263-2′…263-n′
を介してビデオライン264及びグラウンドライン264′に
それぞれ共通に接続し、ビデオライン264は負荷抵抗265
を介して接地する。そして行ライン261-1,261-2…261-m
は垂直走査回路266に接続し、それぞれ信号φG1,φ
G2…，φGmが印加されるようになっている。また、列選
択用トランジスタ263-1,263-2…263-n及び263-1′,263-
2′…263-n′のゲート端子は、水平走査回路267に接続
し、それぞれ信号φS1,φS2,…，φSn及び各々の反転信
号が印加するように構成する。
置の第３の例を示すものである。第32図に示すように、
本例の固体撮像装置では、LSIT260-11,260-12…260-mn
をマトリックス状に配置し、XYアドレス方式により信号
を読み出すように構成する点は前例と同様である。すな
わち各画素を構成するLSITのドレインをビデオ電源VDD
に共通に接続し、Ｘ方向に配列された各行のLSIT群のゲ
ート端子を、行ライン261-1,261-2…261-mにそれぞれ接
続する。またＹ方向に配列された各列のLSIT群のソース
端子は、列ライン262-1,262-2…262-nにそれぞれ接続
し、これらの列ラインは、それぞれ列選択用トランジス
タ263-1,263-2…263-nおよび263-1′,263-2′…263-n′
を介してビデオライン264及びグラウンドライン264′に
それぞれ共通に接続し、ビデオライン264は負荷抵抗265
を介して接地する。そして行ライン261-1,261-2…261-m
は垂直走査回路266に接続し、それぞれ信号φG1,φ
G2…，φGmが印加されるようになっている。また、列選
択用トランジスタ263-1,263-2…263-n及び263-1′,263-
2′…263-n′のゲート端子は、水平走査回路267に接続
し、それぞれ信号φS1,φS2,…，φSn及び各々の反転信
号が印加するように構成する。
次に第33図に示した信号波形図に基いて、垂直走査信号
φＧ及び水平走査信号φＳについて説明する。行ライン
に加えられる信号φG1,φG2…は、小さい振幅の読み出
しゲート電圧ＶφＧとそれより大きい振幅のリセット電
圧ＶφＲより成るもので、一つの行ラインの走査期間tH
の間はＶφＧ、次の行ラインの水平走査に移るまでのブ
ランキング期間tBLにはＶφＲの値になるように設定さ
れている。列選択用トランジスタ263-1,263-2…263-nの
ゲート端子に加えられる水平走査信号φS1,φS2…は列
ラインを選択するための信号で、低レベルは列選択用ト
ランジスタ263-1,263-2,…,263-nをオフ、反選択用トラ
ンジスタ263-1′,263-2′…263-n′をオン、高レベルは
列選択用トランジスタをオン、反選択用トランジスタを
オフする電圧値になるように設定されている。
φＧ及び水平走査信号φＳについて説明する。行ライン
に加えられる信号φG1,φG2…は、小さい振幅の読み出
しゲート電圧ＶφＧとそれより大きい振幅のリセット電
圧ＶφＲより成るもので、一つの行ラインの走査期間tH
の間はＶφＧ、次の行ラインの水平走査に移るまでのブ
ランキング期間tBLにはＶφＲの値になるように設定さ
れている。列選択用トランジスタ263-1,263-2…263-nの
ゲート端子に加えられる水平走査信号φS1,φS2…は列
ラインを選択するための信号で、低レベルは列選択用ト
ランジスタ263-1,263-2,…,263-nをオフ、反選択用トラ
ンジスタ263-1′,263-2′…263-n′をオン、高レベルは
列選択用トランジスタをオン、反選択用トランジスタを
オフする電圧値になるように設定されている。
次にLSITの動作原理に基いて、第32図に示した固体撮像
装置の動作を説明する。垂直走査回路266の作動によ
り、信号φG1が読み出しレベルＶφＧになると、行ライ
ン261-1に接続されたLSIT群260-11,260-12…260-1nが選
択され、水平走査回路267より出力される信号φS1,
φS2,…，φSnにより、水平選択トランジスタ263-1,263
-2…263-nが順次オンすると、順次LSIT260-11,260-12…
260-1nの信号がビデオライン264より出力される。続い
て、このLSIT群ほ、信号φG1が高レベルＶφＲになった
時に一斉にリセットされる。次いで、信号φG2がＶφＧ
となると、行ライン261-2に接続されたLSIT群260-21,26
0-22…260-2nが選択され、水平走査信号φS1,φS2…φS
nにより、LSIT260-21,260-22…260-2nの光信号が順次読
み出され、続いて一斉にリセットされる。以下同様にし
て順次各画素の光信号が読み出され、１フィールドのビ
デオ信号が得られる。
装置の動作を説明する。垂直走査回路266の作動によ
り、信号φG1が読み出しレベルＶφＧになると、行ライ
ン261-1に接続されたLSIT群260-11,260-12…260-1nが選
択され、水平走査回路267より出力される信号φS1,
φS2,…，φSnにより、水平選択トランジスタ263-1,263
-2…263-nが順次オンすると、順次LSIT260-11,260-12…
260-1nの信号がビデオライン264より出力される。続い
て、このLSIT群ほ、信号φG1が高レベルＶφＲになった
時に一斉にリセットされる。次いで、信号φG2がＶφＧ
となると、行ライン261-2に接続されたLSIT群260-21,26
0-22…260-2nが選択され、水平走査信号φS1,φS2…φS
nにより、LSIT260-21,260-22…260-2nの光信号が順次読
み出され、続いて一斉にリセットされる。以下同様にし
て順次各画素の光信号が読み出され、１フィールドのビ
デオ信号が得られる。
本例において、反選択トランジスタ群263-1′,263-2′
…263-n′を設けたのは、非選択LSITのソースをグラウ
ンド電位に固定するためであるが、反選択トランジスタ
群がない場合でも、ゲート光信号を蓄積することは可能
であり、したって、本例の変形例として、反選択トラン
ジスタがない固体撮像装置がある。また本例において読
み出し時のゲート電圧ＶφＧを蓄積時のレベルと同レベ
ルとすることもできる。
…263-n′を設けたのは、非選択LSITのソースをグラウ
ンド電位に固定するためであるが、反選択トランジスタ
群がない場合でも、ゲート光信号を蓄積することは可能
であり、したって、本例の変形例として、反選択トラン
ジスタがない固体撮像装置がある。また本例において読
み出し時のゲート電圧ＶφＧを蓄積時のレベルと同レベ
ルとすることもできる。
本例では、第１の例に比べてドレインの配線が容易であ
り、また画素分離を簡略化することができる特徴があ
り、したがって一画素の微細化に有利であることを実験
的に確認した。また、各画素信号をソースフォロワー形
式で読出すようにしたので、ドレイン寄生容量の影響が
少ないと共に列ラインの負荷容量を小さくでき、高速読
出しに有利である。
り、また画素分離を簡略化することができる特徴があ
り、したがって一画素の微細化に有利であることを実験
的に確認した。また、各画素信号をソースフォロワー形
式で読出すようにしたので、ドレイン寄生容量の影響が
少ないと共に列ラインの負荷容量を小さくでき、高速読
出しに有利である。
第32図に示す第３の例では各LSITのドレイン端子を電源
VDDに共通に接続したが、第34図に示すように、各LSIT
のドレイン端子をビデオライン264に接続し、このビデ
オライン264を負荷抵抗265を介して電源VDDに接続する
こともできる（ソース接地形式読み出し）。この第４の
例では選択されていない総てのLSITのソース・ドレイン
は反選択トランジスタを介して相互接続されるため選択
されたLSIT以外のLSITからは信号（反選択信号）がまっ
たく出力されない特徴がある。
VDDに共通に接続したが、第34図に示すように、各LSIT
のドレイン端子をビデオライン264に接続し、このビデ
オライン264を負荷抵抗265を介して電源VDDに接続する
こともできる（ソース接地形式読み出し）。この第４の
例では選択されていない総てのLSITのソース・ドレイン
は反選択トランジスタを介して相互接続されるため選択
されたLSIT以外のLSITからは信号（反選択信号）がまっ
たく出力されない特徴がある。
第35図はソース・ドレイン選択方式を採用した固体撮像
装置の第５の例を示すものである。第35図に示すよう
に、本例の固体撮像装置は、LSIT270-11,270-12…270-m
nが、マトリックス状に配置され、XYアドレス方式によ
り信号を読み出すように構成されている。すなわち各画
素を構成するLSITのゲート端子は接地されており、Ｘ方
向に配列された各行のLSIT群のソース端子は、行ライン
271-1,271-2,…,271-mにそれぞれ接続されている。
装置の第５の例を示すものである。第35図に示すよう
に、本例の固体撮像装置は、LSIT270-11,270-12…270-m
nが、マトリックス状に配置され、XYアドレス方式によ
り信号を読み出すように構成されている。すなわち各画
素を構成するLSITのゲート端子は接地されており、Ｘ方
向に配列された各行のLSIT群のソース端子は、行ライン
271-1,271-2,…,271-mにそれぞれ接続されている。
またＹ方向に配列された各列のLSIT群のドレイン端子
は、列ライン272-1,272-2…272-nに接続され、これらの
列ラインは、それぞれ列選択用トランジスタ273-1,273-
2…273-nおよび273-1′,273-2′…273-n′を介してビデ
オライン274及びビデオ電源VDDにそれぞれ共通に接続さ
れている。ビデオライン274は電流計275を介してビデオ
電源VDDに接続されている。そして行ライン271-1,271-2
…271-mは垂直走査回路276に接続され、それぞれ信号φ
S1,φS2,…，φSmが加わるようになっている。また、列
選択用トランジスタ273-1,273-2…273-nおよび273-1′,
273-2′…273-n′のゲート端子は水平走査回路277に接
続され、それぞれ信号φD1,φD2,…，φDnおよびその反
転信号が加わるように構成されている。
は、列ライン272-1,272-2…272-nに接続され、これらの
列ラインは、それぞれ列選択用トランジスタ273-1,273-
2…273-nおよび273-1′,273-2′…273-n′を介してビデ
オライン274及びビデオ電源VDDにそれぞれ共通に接続さ
れている。ビデオライン274は電流計275を介してビデオ
電源VDDに接続されている。そして行ライン271-1,271-2
…271-mは垂直走査回路276に接続され、それぞれ信号φ
S1,φS2,…，φSmが加わるようになっている。また、列
選択用トランジスタ273-1,273-2…273-nおよび273-1′,
273-2′…273-n′のゲート端子は水平走査回路277に接
続され、それぞれ信号φD1,φD2,…，φDnおよびその反
転信号が加わるように構成されている。
第36図に示した波形図に基いて、垂直走査信号φＳ及び
水平走査信号φＤについて説明する。行ラインに加えら
れる信号φS1,φS2,…は、小さい振幅の読み出しソース
電圧ＶφSとそれより大きい振幅のリット電圧ＶφＲよ
り成るもので、一つの行ラインの走査期間tHの間はＶ
φS、次の行ラインの水平走査に移るまでのブランキン
グ期間tBLにはＶφＲの値になるように設定されてい
る。列選択用トランジスタ273-1,273-2…273-nのゲート
端子に加えられる水平走査信号φD1,φD2…は列ライン
を選択するための信号で、低レベルは列選択用トランジ
スタ273-1,273-2…273-nをオフ、反選択用トランジスタ
273-1′,273-2′…273-n′をオン、高レベルは列選択用
トランジスタをオン、反選択用トランジスタをオフする
電圧値になるように選定されている。
水平走査信号φＤについて説明する。行ラインに加えら
れる信号φS1,φS2,…は、小さい振幅の読み出しソース
電圧ＶφSとそれより大きい振幅のリット電圧ＶφＲよ
り成るもので、一つの行ラインの走査期間tHの間はＶ
φS、次の行ラインの水平走査に移るまでのブランキン
グ期間tBLにはＶφＲの値になるように設定されてい
る。列選択用トランジスタ273-1,273-2…273-nのゲート
端子に加えられる水平走査信号φD1,φD2…は列ライン
を選択するための信号で、低レベルは列選択用トランジ
スタ273-1,273-2…273-nをオフ、反選択用トランジスタ
273-1′,273-2′…273-n′をオン、高レベルは列選択用
トランジスタをオン、反選択用トランジスタをオフする
電圧値になるように選定されている。
次にLSITの動作原理に基いて、第35図に示した固体撮像
装置の動作を説明する。垂直走査回路276の作動によ
り、信号φS1がＶφSになると、行ライン271-1に接続さ
れたLSIT群270-11,270-12…270-1nが選択され、水平走
査回路277より出力される信号φD1,φD2…φDnにより、
水平選択トランジスタ273-1,273-2…273-nが順次オンす
ると、順次LSIT270-11,270-12…270-1nの信号ビデオラ
イン274より出力される。続いて、このLSIT群は、ブラ
ンキング期間tBL中信号φS1が高レベルＶφＲになった
時に一斉にリセットされる。次いで、信号φS2がＶφS
となると、行ライン271-2に接続されたLSIT群270-21,27
0-2…270-2nが選択され、水平走査信号φD1,φD2…φDn
により、LSIT270-21,270-22…270-2nの光信号が順次読
み出され、続いて一斉にリセットされる。以下同様にし
て順次各画素の光信号が読み出され、１フィールドのビ
デオ電流信号が得られる。
装置の動作を説明する。垂直走査回路276の作動によ
り、信号φS1がＶφSになると、行ライン271-1に接続さ
れたLSIT群270-11,270-12…270-1nが選択され、水平走
査回路277より出力される信号φD1,φD2…φDnにより、
水平選択トランジスタ273-1,273-2…273-nが順次オンす
ると、順次LSIT270-11,270-12…270-1nの信号ビデオラ
イン274より出力される。続いて、このLSIT群は、ブラ
ンキング期間tBL中信号φS1が高レベルＶφＲになった
時に一斉にリセットされる。次いで、信号φS2がＶφS
となると、行ライン271-2に接続されたLSIT群270-21,27
0-2…270-2nが選択され、水平走査信号φD1,φD2…φDn
により、LSIT270-21,270-22…270-2nの光信号が順次読
み出され、続いて一斉にリセットされる。以下同様にし
て順次各画素の光信号が読み出され、１フィールドのビ
デオ電流信号が得られる。
本例において、反選択トランジスタ群273-1′,273-2′
…273-n′を設けたのは、非選択LSITのドレインを電源V
DDの電位に固定するためであるが、反選択トランジスタ
群がない場合でも、ゲートに光信号が蓄積される事は可
能であり、したがって、本例の変形例として、反選択ト
ランジスタがない固体撮像装置が考えられる。
…273-n′を設けたのは、非選択LSITのドレインを電源V
DDの電位に固定するためであるが、反選択トランジスタ
群がない場合でも、ゲートに光信号が蓄積される事は可
能であり、したがって、本例の変形例として、反選択ト
ランジスタがない固体撮像装置が考えられる。
本例の特徴は、選択されたLSIT以外のLSITからは信号
（反選択信号）がまったく出力されない点である。
（反選択信号）がまったく出力されない点である。
（発明の効果） 以上詳細に説明したように、本発明の固体撮像素子は静
電誘導トランジスタを基本構成としているので、光電変
換機能のみならず、増幅機能も持たせることができ、し
たがって、Ｓ／ＮをMOSトランジスタやCCDのような増幅
機能のない素子を用いた装置より大きくすることができ
ると共に、ソース、ドレイン、ゲート領域を半導体層の
表面に形成した横形構造としてので、寸法規制が、縦形
構造ほど厳しくなく、寸法制御が容易であり、光増幅率
及び光感度を容易に向上させることでき、プロセスも簡
単である。また、周辺デバイスをMOSで構成するとき
は、そのMOSプロセスとのプロセス融合性が高く、一層
プロセス能率を向上させることができ、また、縦形構造
よりも端子の配置関係の自由度を大きくすることもでき
る。さらにソース、ドレイン領域の少なくとも一方をゲ
ート領域で囲む構成としたため、チャネル領域の面積を
広くすることができ、光電荷を交互にゲート領域に蓄積
でき、したがって良好なＳ／Ｎを得ることができる。
電誘導トランジスタを基本構成としているので、光電変
換機能のみならず、増幅機能も持たせることができ、し
たがって、Ｓ／ＮをMOSトランジスタやCCDのような増幅
機能のない素子を用いた装置より大きくすることができ
ると共に、ソース、ドレイン、ゲート領域を半導体層の
表面に形成した横形構造としてので、寸法規制が、縦形
構造ほど厳しくなく、寸法制御が容易であり、光増幅率
及び光感度を容易に向上させることでき、プロセスも簡
単である。また、周辺デバイスをMOSで構成するとき
は、そのMOSプロセスとのプロセス融合性が高く、一層
プロセス能率を向上させることができ、また、縦形構造
よりも端子の配置関係の自由度を大きくすることもでき
る。さらにソース、ドレイン領域の少なくとも一方をゲ
ート領域で囲む構成としたため、チャネル領域の面積を
広くすることができ、光電荷を交互にゲート領域に蓄積
でき、したがって良好なＳ／Ｎを得ることができる。
更にまた、本発明に係わる固体撮像素子は、デバイスサ
イズの微細化が可能なので、集積化に有利であり、三次
元積層化デバイスにも適するものである。
イズの微細化が可能なので、集積化に有利であり、三次
元積層化デバイスにも適するものである。
第１図は従来の縦形SITの構成を示す断面図、 第２図は本発明の固体撮像装置に適用可能な横形SITの
一例の構成を示す断面図、 第３図ＡおよびＢは本発明の固体撮像素子の第１実施例
を示す平面図および断面図、 第４図ＡおよびＢは同じく第２実施例を示す平面図およ
び断面図、 第５図ＡおよびＢは同じく第３実施例を示す平面図およ
び断面図、 第６図ＡおよびＢは同じく第４実施例を示す平面図およ
び断面図、 第７図ＡおよびＢは同じく第５実施例を示す平面図おび
断面図、 第８図A,BおよびＣは同じく第6,7および第８実施例をそ
れぞれ示す断面図、 第９図ＡおよびＢは同じく第９実施例を示す平面図およ
び断面図、 第10図は同じく第10実施例を示す断面図、 第11図ＡおよびＢは同じく第11実施例を示す平面図およ
び断面図、 第12図ＡおよびＢは同じく第12実施例を示す平面図およ
び断面図、 第13図ＡおよびＢは同じく第13実施例を示す平面図およ
び断面図、 第14図は本発明の固体撮像素子の動作を説明するために
第４図に示す固体撮像素子を切断して示す斜視図、 第15図は同じくその等価回路図、 第16図はゲート電圧対ソース・ドレイン電流特性をドレ
イン電圧をパラメータとして示すグラフ、 第17図はゲート電圧対ソース・ドレイン電流の特性を示
すグラフ、 第18図は蓄積時間対ソース・ドレイン電流特性を入射光
強度をパラメータとして示すグラフ、 第19図はソースホロワ形の電流電圧変換方法を示す回路
図、 第20図はソース接地形の電流電圧変換方法を示す回路
図、 第21図は蓄積時、読み出し時およびリセット時のゲー
ト、ドレインおよびソース電圧の変化を示す信号波形
図、 第22図は入射光量対出力電圧特性を示すグラフ、 第23図はドレイン電圧対出力電圧特性を示すグラフ、 第24図はドレイン電圧を制御してリセットを行なう場合
の動作を示す信号波形図、 第25図は基板電圧を抑制してリセットを行なうようにし
た動作を示す信号波形図、 第26図は入射光強度対出力電圧特性を蓄積時間をパラメ
ータとして示すグラフ、 第27図はゲート電圧対出力電圧特性を入射光強度をパラ
メータとして示すグラフ、 第28図はゲートおよびドレイン電圧によって固体撮像素
子の選択を行なうようにした固体撮像装置の第１の例の
構成を示す回路図、 第29図は同じくその動作を説明するための信号波形図、 第30図はゲートおよびドレイン電圧によって選択を行な
う固体撮像装置の第２の例を示す回路図、 第31図は同じくその動作説明用の信号波形図、 第32図はソースおよびゲート電圧によって画素を選択す
るようにした固体撮像装置の第３の例を示す回路図、 第33図を同じくその動作説明用信号波形図、 第34図は同じくソースおよびゲート電圧によって画素を
選択するようにした固体撮像装置の第４の例を示す回路
図、 第35図はソースおよびドレイン電圧を制御して画素の選
択を行なうようにした固体撮像装置の第５の例を示す回
路図、 第36図は同じくその動作を説明するための信号波形図で
ある。 11,21,31,41,51,61,65,67,69,71,75,81,91,101……固体
撮像素子 12,22,32,42,52,82……基板 13,23,33,43,53,83……エピタキシャル層 14,24,34,44,54,84……ソース領域 15,25,35,45,55,85……ドレイン領域 16,28,38,88……ゲート絶縁膜 17,29,39,49,59,89……ゲート電極 18,26,36,46,56,86……ソース電極 19,27,37,47,57,87……ドレイン電極 20,30,40,50,60,62,90……分離領域 48,58……ゲート領域、66……電極 73……ゲート領域、111……半導体基板 112……エピタキシャル層 113……ドレイン領域、114……ゲート領域 115……ゲート絶縁膜、116……ゲート電極 117……ソース素子、118……ドレイン端子 119……ゲート端子、120……基板端子 VS……ソース電圧、VG……ゲート電圧 VD……ドレイン電圧、VSUB……基板電圧 250-11,250-12…250-mn……固体撮像素子 251-1,251-2…251-m……行ライン 252-1,252-2…252-n……列ライン 253-1,253-2…253-n;253-1′,253-2′…253-n′……列
選択トランジスタ 254……ビデオライン、254′……グラウンドライン 255……負荷抵抗、VDD……ビデオ電源 256……垂直走査回路、257……水平走査回路 258……水平リセット回路 260-11,260-12…260-mn……固体撮像素子 261-1,261-2…261-m……行ライン 262-1,262-2…262-n……列ライン 263-1,263-2…263-n;263-1′,263-2′…263-n′……列
選択用トランジスタ 264……ビデオライン、265……負荷抵抗 266……垂直走査回路、267……水平走査回路 270-11,270-12…270-mn……固体撮像素子 271-1,271-2…271-m……行ライン 272-1,272-2…272-n……列ライン 273-1,273-2…273-n;273-1′,273-2′…273-n′……列
選択用トランジスタ 274……ビデオライン、275……電流計 276……垂直走査回路、277……水平走査回路。
一例の構成を示す断面図、 第３図ＡおよびＢは本発明の固体撮像素子の第１実施例
を示す平面図および断面図、 第４図ＡおよびＢは同じく第２実施例を示す平面図およ
び断面図、 第５図ＡおよびＢは同じく第３実施例を示す平面図およ
び断面図、 第６図ＡおよびＢは同じく第４実施例を示す平面図およ
び断面図、 第７図ＡおよびＢは同じく第５実施例を示す平面図おび
断面図、 第８図A,BおよびＣは同じく第6,7および第８実施例をそ
れぞれ示す断面図、 第９図ＡおよびＢは同じく第９実施例を示す平面図およ
び断面図、 第10図は同じく第10実施例を示す断面図、 第11図ＡおよびＢは同じく第11実施例を示す平面図およ
び断面図、 第12図ＡおよびＢは同じく第12実施例を示す平面図およ
び断面図、 第13図ＡおよびＢは同じく第13実施例を示す平面図およ
び断面図、 第14図は本発明の固体撮像素子の動作を説明するために
第４図に示す固体撮像素子を切断して示す斜視図、 第15図は同じくその等価回路図、 第16図はゲート電圧対ソース・ドレイン電流特性をドレ
イン電圧をパラメータとして示すグラフ、 第17図はゲート電圧対ソース・ドレイン電流の特性を示
すグラフ、 第18図は蓄積時間対ソース・ドレイン電流特性を入射光
強度をパラメータとして示すグラフ、 第19図はソースホロワ形の電流電圧変換方法を示す回路
図、 第20図はソース接地形の電流電圧変換方法を示す回路
図、 第21図は蓄積時、読み出し時およびリセット時のゲー
ト、ドレインおよびソース電圧の変化を示す信号波形
図、 第22図は入射光量対出力電圧特性を示すグラフ、 第23図はドレイン電圧対出力電圧特性を示すグラフ、 第24図はドレイン電圧を制御してリセットを行なう場合
の動作を示す信号波形図、 第25図は基板電圧を抑制してリセットを行なうようにし
た動作を示す信号波形図、 第26図は入射光強度対出力電圧特性を蓄積時間をパラメ
ータとして示すグラフ、 第27図はゲート電圧対出力電圧特性を入射光強度をパラ
メータとして示すグラフ、 第28図はゲートおよびドレイン電圧によって固体撮像素
子の選択を行なうようにした固体撮像装置の第１の例の
構成を示す回路図、 第29図は同じくその動作を説明するための信号波形図、 第30図はゲートおよびドレイン電圧によって選択を行な
う固体撮像装置の第２の例を示す回路図、 第31図は同じくその動作説明用の信号波形図、 第32図はソースおよびゲート電圧によって画素を選択す
るようにした固体撮像装置の第３の例を示す回路図、 第33図を同じくその動作説明用信号波形図、 第34図は同じくソースおよびゲート電圧によって画素を
選択するようにした固体撮像装置の第４の例を示す回路
図、 第35図はソースおよびドレイン電圧を制御して画素の選
択を行なうようにした固体撮像装置の第５の例を示す回
路図、 第36図は同じくその動作を説明するための信号波形図で
ある。 11,21,31,41,51,61,65,67,69,71,75,81,91,101……固体
撮像素子 12,22,32,42,52,82……基板 13,23,33,43,53,83……エピタキシャル層 14,24,34,44,54,84……ソース領域 15,25,35,45,55,85……ドレイン領域 16,28,38,88……ゲート絶縁膜 17,29,39,49,59,89……ゲート電極 18,26,36,46,56,86……ソース電極 19,27,37,47,57,87……ドレイン電極 20,30,40,50,60,62,90……分離領域 48,58……ゲート領域、66……電極 73……ゲート領域、111……半導体基板 112……エピタキシャル層 113……ドレイン領域、114……ゲート領域 115……ゲート絶縁膜、116……ゲート電極 117……ソース素子、118……ドレイン端子 119……ゲート端子、120……基板端子 VS……ソース電圧、VG……ゲート電圧 VD……ドレイン電圧、VSUB……基板電圧 250-11,250-12…250-mn……固体撮像素子 251-1,251-2…251-m……行ライン 252-1,252-2…252-n……列ライン 253-1,253-2…253-n;253-1′,253-2′…253-n′……列
選択トランジスタ 254……ビデオライン、254′……グラウンドライン 255……負荷抵抗、VDD……ビデオ電源 256……垂直走査回路、257……水平走査回路 258……水平リセット回路 260-11,260-12…260-mn……固体撮像素子 261-1,261-2…261-m……行ライン 262-1,262-2…262-n……列ライン 263-1,263-2…263-n;263-1′,263-2′…263-n′……列
選択用トランジスタ 264……ビデオライン、265……負荷抵抗 266……垂直走査回路、267……水平走査回路 270-11,270-12…270-mn……固体撮像素子 271-1,271-2…271-m……行ライン 272-1,272-2…272-n……列ライン 273-1,273-2…273-n;273-1′,273-2′…273-n′……列
選択用トランジスタ 274……ビデオライン、275……電流計 276……垂直走査回路、277……水平走査回路。
Claims (10)
- 【請求項１】絶縁物または高抵抗半導体基体上に形成し
た半導体層の表面に、静電誘導トランジスタのソース領
域およびドレイン領域を設けると共に、これらソース領
域およびドレイン領域の少なく共一方の領域を完全に囲
むように光信号を蓄積するゲート領域を設け、前記半導
体層の表面と平行にソース・ドレイン電流が流れるよう
に構成したことを特徴とする固体撮像素子。 - 【請求項２】前記ゲート領域を、前記ソース領域および
ドレイン領域の双方を完全に囲むように設けたことを特
徴とする特許請求の範囲第１項記載の固体撮像素子。 - 【請求項３】前記ソース領域またはドレイン領域を完全
に囲むように前記ゲート領域を設けると共に、このゲー
ト領域の外側に前記ドレイン領域またはソース領域を設
けることを特徴とする特許請求の範囲第１項記載の固体
撮像素子。 - 【請求項４】前記半導体層の、前記ソース領域、ドレイ
ン領域およびゲート領域を形成する領域を、該半導体層
とは逆導電形の拡散層より成る分離領域によって取囲ん
だことを特徴とする特許請求の範囲第３項記載の固体撮
像素子。 - 【請求項５】前記分離領域を、最外側に形成したドレイ
ン領域またはソース領域をもって構成したことを特徴と
する特許請求の範囲第３項記載の固体撮像素子。 - 【請求項６】前記ゲート領域を複数個設けたことを特徴
とする特許請求の範囲第1,2,3,4または５項記載の固体
撮像素子。 - 【請求項７】前記半導体層に形成した、該半導体層とは
逆導電形を有する拡散層と、この拡散層に接合して設け
たゲート電極とを有する接合ゲート構造により、前記ゲ
ート領域を形成するよう構成したことを特徴とする特許
請求の範囲第1,2,3,4,5または６項記載の固体撮像素
子。 - 【請求項８】前記半導体層の表面に絶縁膜を介してゲー
ト電極を設けて成る絶縁ゲート構造により、前記ゲート
領域を形成するよう構成したことを特徴とする特許請求
の範囲第1,2,3,4,5または６項記載の固体撮像素子。 - 【請求項９】前記半導体層に形成した、該半導体層とは
逆導電形を有する拡散層と、この拡散層の表面に絶縁膜
を介して設けたゲート電極とにより、前記ゲート領域を
形成するよう構成したことを特徴とする特許請求の範囲
第1,2,3,4,5または６項記載の固体撮像素子。 - 【請求項１０】前記ソース領域、ドレイン領域およびゲ
ート領域を同心円状に設けたことを特徴とする特許請求
の範囲第1,2,3,4,5,6,7,8または９項記載の固体撮像素
子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59059525A JPH0666446B2 (ja) | 1984-03-29 | 1984-03-29 | 固体撮像素子 |
| US06/715,641 US4878120A (en) | 1984-03-29 | 1985-03-25 | Solid state image sensor including static induction transistor with gate surrounding source and/or drain |
| DE3510965A DE3510965C2 (de) | 1984-03-29 | 1985-03-26 | Bildelement für einen Festkörper-Bildsensor |
| DE3546487A DE3546487C2 (ja) | 1984-03-29 | 1985-03-26 | |
| FR8504687A FR2563657B1 (fr) | 1984-03-29 | 1985-03-28 | Element capteur d'images a semi-conducteurs et analyseur d'images qui comporte cet element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59059525A JPH0666446B2 (ja) | 1984-03-29 | 1984-03-29 | 固体撮像素子 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5142293A Division JPH0736439B2 (ja) | 1993-06-14 | 1993-06-14 | 固体撮像装置 |
| JP5142294A Division JP2513981B2 (ja) | 1993-06-14 | 1993-06-14 | 固体撮像素子の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60206063A JPS60206063A (ja) | 1985-10-17 |
| JPH0666446B2 true JPH0666446B2 (ja) | 1994-08-24 |
Family
ID=13115768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59059525A Expired - Lifetime JPH0666446B2 (ja) | 1984-03-29 | 1984-03-29 | 固体撮像素子 |
Country Status (4)
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