JPS60229368A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPS60229368A JPS60229368A JP59085904A JP8590484A JPS60229368A JP S60229368 A JPS60229368 A JP S60229368A JP 59085904 A JP59085904 A JP 59085904A JP 8590484 A JP8590484 A JP 8590484A JP S60229368 A JPS60229368 A JP S60229368A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14679—Junction field effect transistor [JFET] imagers; static induction transistor [SIT] imagers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/112—Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor
- H01L31/113—Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor being of the conductor-insulator-semiconductor type, e.g. metal-insulator-semiconductor field-effect transistor
- H01L31/1136—Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor being of the conductor-insulator-semiconductor type, e.g. metal-insulator-semiconductor field-effect transistor the device being a metal-insulator-semiconductor field-effect transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技 術 分 野）
本発明は、撮像素子として静電誘導トランジスタを用い
る固体撮像装置に関するものである。
る固体撮像装置に関するものである。
（従 来 技 術）
従来、ビデオカメラ、ファクンミリ等に用いられる固体
撮像装置として、ＢＢＤ、ＣＣＤ等の電荷転送素子或い
はＭＯＳ ）ランジスタ等を用いるものがある。しかし
、これらの固体撮像装置は、信号電荷転送時に電荷の洩
れがあること、光検出感度が低いこと等の種々の問題点
がある。
撮像装置として、ＢＢＤ、ＣＣＤ等の電荷転送素子或い
はＭＯＳ ）ランジスタ等を用いるものがある。しかし
、これらの固体撮像装置は、信号電荷転送時に電荷の洩
れがあること、光検出感度が低いこと等の種々の問題点
がある。
このような問題点を一挙に解決するものとして、静電誘
導トランジスタ（Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ
Ｔｒａｎｓ−ｉｓｔｏｒ の頭文字をとってＳＩＴと呼
ばれている）を用いた固体撮像装置が既に促案されてい
る。このＳＩＴは光電変換作用および光電荷蓄積作用を
有するフォトトランジスタの一種であり、電解効果トラ
ンジスタや接合形トランジスタに比較して、高人力イン
ピーダンス、高速性、非飽和性、低雑音、低消費電力等
の特長を備えているものである。
導トランジスタ（Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ
Ｔｒａｎｓ−ｉｓｔｏｒ の頭文字をとってＳＩＴと呼
ばれている）を用いた固体撮像装置が既に促案されてい
る。このＳＩＴは光電変換作用および光電荷蓄積作用を
有するフォトトランジスタの一種であり、電解効果トラ
ンジスタや接合形トランジスタに比較して、高人力イン
ピーダンス、高速性、非飽和性、低雑音、低消費電力等
の特長を備えているものである。
したがって、このＳＩＴを固体撮像素子として用いれば
、高感度、高速応答性および広いダイナミックレンジを
有する固体撮像装置を得ることができるものであり、か
かる装置は特開昭５５−１５２２９号公報に開示されて
いる。
、高感度、高速応答性および広いダイナミックレンジを
有する固体撮像装置を得ることができるものであり、か
かる装置は特開昭５５−１５２２９号公報に開示されて
いる。
第１図はこの既知の固体撮像装置の各画素を構成するＳ
ＩＴの断面図を示すものである。この５ＩＴＩは縦形構
造で、ドレイン領域はｎ＋形の基板２から成り、ソース
領域は基板２上に堆積されたチャネル領域を構成するロ
ー形エピタキシャル層３の表面に形成されたｎｌ 影領
域４から成る。
ＩＴの断面図を示すものである。この５ＩＴＩは縦形構
造で、ドレイン領域はｎ＋形の基板２から成り、ソース
領域は基板２上に堆積されたチャネル領域を構成するロ
ー形エピタキシャル層３の表面に形成されたｎｌ 影領
域４から成る。
エピタキシャル層３の表面には、さらにソース領域４を
囲むようにｐｌ 形の信号蓄積ゲート領域５が形成され
ており、このゲート領域５上に絶縁膜６を介して電極７
が設けられ、これにより電極／絶縁膜／ゲート領域から
成るいわゆるＭ Ｉ Ｓｌ造のゲート電極が形成されて
いる。なお、チャネル領域を構成するロー形エピタキン
ヤル層３の不純物濃度は１、ゲート電極７の印加バイア
スがＯｖでもチャネル領域が空乏化され、高い電位障壁
が生じてピンチオフするような低濃度に選択されている
。
囲むようにｐｌ 形の信号蓄積ゲート領域５が形成され
ており、このゲート領域５上に絶縁膜６を介して電極７
が設けられ、これにより電極／絶縁膜／ゲート領域から
成るいわゆるＭ Ｉ Ｓｌ造のゲート電極が形成されて
いる。なお、チャネル領域を構成するロー形エピタキン
ヤル層３の不純物濃度は１、ゲート電極７の印加バイア
スがＯｖでもチャネル領域が空乏化され、高い電位障壁
が生じてピンチオフするような低濃度に選択されている
。
かかる５ＩＴＩの動作原理を以下に説明する。
トンイン・ソース間にバイアスが印加されていない状態
において、光がチャネル領域３およびゲート領域５に入
射すると、ここで生成した電子 正孔対のうち正孔はゲ
ート領域５に蓄積され、電子はドレイン領域４を経てア
ースに流れ去る。光入力に対応してゲート領域５に蓄積
された正孔は、ゲート領域５の電位を上げ、チャネル領
域３の電位障壁を光入力に応じて下げる。ドレイン・ソ
ース間にバイアスを印加し、かつゲート電極７に順方向
電圧を印加すると、ゲート領域５の正孔蓄積量に応じて
ドレイン・ソース間に電流が流ね、光入力に対し増幅さ
れた出力が得られる。その光増幅率Ｓは、 ａ′ で表され、その値は通常１０３ 以上であり、従来のバ
イポーラトランジスタより１桁以上も高感度である。な
お、上式において２ａはゲート領域５，５間の距離、１
−′！アゲート域５の深さ、１２はゲート・ドレン領域
間の距離を表す。上式から明らかなように、一層高い光
増幅率を得るには、２ａを小さくする一方、エピタキシ
ャル層３の厚さとゲート領域５の深さとを大きくする必
要がある。例えば、１０３〜１０４ のＳを得るには、
通常１１−２〜３μｍ、１２・５〜６μｍが必要とされ
る。
において、光がチャネル領域３およびゲート領域５に入
射すると、ここで生成した電子 正孔対のうち正孔はゲ
ート領域５に蓄積され、電子はドレイン領域４を経てア
ースに流れ去る。光入力に対応してゲート領域５に蓄積
された正孔は、ゲート領域５の電位を上げ、チャネル領
域３の電位障壁を光入力に応じて下げる。ドレイン・ソ
ース間にバイアスを印加し、かつゲート電極７に順方向
電圧を印加すると、ゲート領域５の正孔蓄積量に応じて
ドレイン・ソース間に電流が流ね、光入力に対し増幅さ
れた出力が得られる。その光増幅率Ｓは、 ａ′ で表され、その値は通常１０３ 以上であり、従来のバ
イポーラトランジスタより１桁以上も高感度である。な
お、上式において２ａはゲート領域５，５間の距離、１
−′！アゲート域５の深さ、１２はゲート・ドレン領域
間の距離を表す。上式から明らかなように、一層高い光
増幅率を得るには、２ａを小さくする一方、エピタキシ
ャル層３の厚さとゲート領域５の深さとを大きくする必
要がある。例えば、１０３〜１０４ のＳを得るには、
通常１１−２〜３μｍ、１２・５〜６μｍが必要とされ
る。
ところで、このように構成される固体撮像装置における
各ＳＩＴ間には、図示のように、分離領ｌ或８を設けて
、各ＳＩＴの信号電荷を分離する必要があるが、この分
離には酸化膜分離、拡散分離、Ｖ字溝分離等の方法が一
般に使用されている。
各ＳＩＴ間には、図示のように、分離領ｌ或８を設けて
、各ＳＩＴの信号電荷を分離する必要があるが、この分
離には酸化膜分離、拡散分離、Ｖ字溝分離等の方法が一
般に使用されている。
この場合、分離領域８はエピタキシャル層３の表面から
基板２に到るまで設けられるが、エピタキシャル層３が
厚いと、それだけその領域の形成が困難になる。一方、
光増幅率Ｓを上げるためにゲート領域５を深く形成する
ことは、拡散法等では限界がある。また、ゲート領域５
を深くすると、ゲート領域５て光の吸収が起り分光感度
が悪化する。これらの理由により、縦形構造のＳＩＴが
ら成る固体撮像装置においては、感度向上にはおのずか
ら限界があり、これはその構造上帯けられない欠点であ
る。
基板２に到るまで設けられるが、エピタキシャル層３が
厚いと、それだけその領域の形成が困難になる。一方、
光増幅率Ｓを上げるためにゲート領域５を深く形成する
ことは、拡散法等では限界がある。また、ゲート領域５
を深くすると、ゲート領域５て光の吸収が起り分光感度
が悪化する。これらの理由により、縦形構造のＳＩＴが
ら成る固体撮像装置においては、感度向上にはおのずか
ら限界があり、これはその構造上帯けられない欠点であ
る。
また、ソース・ゲート構造を微細化するに必要な自己整
合（ｓｅｌｆ−ａｌ＋ｇｎｍｅｎｔ）プロセスを行う場
合には、ゲート領域５を形成する際にソース領域４の上
部を覆う工程が必要となるため、プロセスが複雑になっ
て高価になると共に、またこのように微細化するとソー
ス・ゲート拡散耐圧が低くなってリーク電流が増加する
という欠点もある。
合（ｓｅｌｆ−ａｌ＋ｇｎｍｅｎｔ）プロセスを行う場
合には、ゲート領域５を形成する際にソース領域４の上
部を覆う工程が必要となるため、プロセスが複雑になっ
て高価になると共に、またこのように微細化するとソー
ス・ゲート拡散耐圧が低くなってリーク電流が増加する
という欠点もある。
（発明の目的）
本発明の目的は、上述した欠点を除去し、高感度でかつ
容易に微細化でき、しかも安価にてきるよう適切に構成
した固体撮像装置を提供しようとするものである。
容易に微細化でき、しかも安価にてきるよう適切に構成
した固体撮像装置を提供しようとするものである。
（発明の概要）
本発明の固体撮像装置は、画素を、半導体基体表面に垂
直な方向に電位障壁を有し、かつ前記半導体基体表面に
形成したＭＯＳゲート構造を有する静電誘導トランジス
タをもって構成したことを特徴とするものである。
直な方向に電位障壁を有し、かつ前記半導体基体表面に
形成したＭＯＳゲート構造を有する静電誘導トランジス
タをもって構成したことを特徴とするものである。
（実 施 例）
第２図ＡおよびＢは本発明の固体撮像装置の一画素を構
成するＳＩＴの一例の構成を示す平面図および断面図で
ある。この５ＩＴＩＩは、基体となるロー または真性
半導体基板１２の表面に円状に形成したｎ“ ソース拡
散層１３と、このソース拡散層１３に接合して設けたソ
ース電極１４と、ソース拡散層１３を囲むように基板１
２０表面にゲート絶縁膜１５を介してポリシリコン、Ｓ
ｎＯ２、ＩＴＯ等より成るリンク状のゲート電極１６を
設けて成るＭＯＳゲート構造と、基板１２の裏面に設け
たｎ゛ ドレイン拡散層１７とを具える。ゲート電極１
６はその表面を絶縁膜１８で覆う。また、ゲート絶縁膜
１５は各５ＩＴ１１のソース拡散層１３に対応する部分
を除いて基板１２の表面に一様に設け、このゲート絶縁
膜下て、隣接する５ＩＴＩＩ間の基板１２の表面にはｎ
゛ アイソレーション用拡散層１９を設けて、各５ＩＴ
ＩＩ間を電気的、光学的に分離する。
成するＳＩＴの一例の構成を示す平面図および断面図で
ある。この５ＩＴＩＩは、基体となるロー または真性
半導体基板１２の表面に円状に形成したｎ“ ソース拡
散層１３と、このソース拡散層１３に接合して設けたソ
ース電極１４と、ソース拡散層１３を囲むように基板１
２０表面にゲート絶縁膜１５を介してポリシリコン、Ｓ
ｎＯ２、ＩＴＯ等より成るリンク状のゲート電極１６を
設けて成るＭＯＳゲート構造と、基板１２の裏面に設け
たｎ゛ ドレイン拡散層１７とを具える。ゲート電極１
６はその表面を絶縁膜１８で覆う。また、ゲート絶縁膜
１５は各５ＩＴ１１のソース拡散層１３に対応する部分
を除いて基板１２の表面に一様に設け、このゲート絶縁
膜下て、隣接する５ＩＴＩＩ間の基板１２の表面にはｎ
゛ アイソレーション用拡散層１９を設けて、各５ＩＴ
ＩＩ間を電気的、光学的に分離する。
第２図ＡおよびＢに示すＭＯＳゲート構造の５ＩＴ（以
下ＭＯ３ＳＩＴと略記する）１１において、基板１２を
ロー半導体とする場合の濃度は好適にはｌＸｌ０”ｃｍ
−３以下とし、ソース拡散層１３およびアイソレーショ
ン用拡散層１９の深さ×。
下ＭＯ３ＳＩＴと略記する）１１において、基板１２を
ロー半導体とする場合の濃度は好適にはｌＸｌ０”ｃｍ
−３以下とし、ソース拡散層１３およびアイソレーショ
ン用拡散層１９の深さ×。
はほぼ同じで好適には０２μｍ以下とする。また、ソー
ス拡散層１３の直径φ１およびゲート電極１６の外径φ
２は、好適にはφ１が１．０ μｍ以下、φ、が２θ〜
６．０ μｍ とすると共に、ゲート絶縁膜１５の厚さ
は２００〜１０００人とする。
ス拡散層１３の直径φ１およびゲート電極１６の外径φ
２は、好適にはφ１が１．０ μｍ以下、φ、が２θ〜
６．０ μｍ とすると共に、ゲート絶縁膜１５の厚さ
は２００〜１０００人とする。
第２図ＣはＭＯ３ＳＩＴＩＩの等価回路を示すもので、
ゲート電極１６にはゲート端子２１を介してゲート電圧
Ｖ、を、ソース電極１４にはソース端子２２を介してソ
ース電圧ν、を、ドレイン拡散層１７に接続されるドレ
イン端子２３にはドレイン電圧Ｖ、を、またアイソレー
ション用拡散層１９に接続されるアイソレーション端子
２４にはアイソレーション電圧ＶＩＳＯをそれぞれ印加
する。
ゲート電極１６にはゲート端子２１を介してゲート電圧
Ｖ、を、ソース電極１４にはソース端子２２を介してソ
ース電圧ν、を、ドレイン拡散層１７に接続されるドレ
イン端子２３にはドレイン電圧Ｖ、を、またアイソレー
ション用拡散層１９に接続されるアイソレーション端子
２４にはアイソレーション電圧ＶＩＳＯをそれぞれ印加
する。
次に、上記ＭＯ３ＳＩＴＩＩの動作を、第３図および第
４図Ａ−Ｄを参照して説明する。第３図は、アイソレー
ション電圧ＶＩＳ。、ゲート電圧ｖ６、ドレイン電圧Ｖ
。およびソース電圧Ｖ、の波形図を示し、横軸は時間ｔ
を、縦軸は電圧値を表す。ＭＯ３ＳＩＴＩＩの受光−周
期Ｔは、蓄積時間Ｔ、と、読出し時間Ｔ２と、リセット
時間Ｔ３との和であり、この周期Ｔにおいてアイソレー
ション電圧ＶＩＳ。およびドレイン電圧ＶＤ は一定の
等しい電圧Ｖ［＋２ （＞０）を印加する。また、ゲー
ト電圧Ｖ、およびソース電圧νＳ については、蓄積時
間Ｔ１中はゲート電圧Ｖ、を蓄積ゲート電圧Ｖｃ＋ （
＜０）に、ソース電圧Ｖ、をドレイン電圧Ｖ。と等しい
電圧ＶＳ２（＝ＶＤ２） とし、読出し時間Ｔ２中はゲ
ート電圧Ｖ、を続出しゲート電圧ＶＧ２（ＶＧＩ ＜
ＶＯ２＜Ｑ ）に、ソース電圧Ｖ、をグランド電圧Ｖｓ
＋（＜ Ｖ ５２）とし、リセット時間Ｔ３中はゲート
電圧ｖＧ のみをリセットゲート電圧Ｖｃａ（＞０）と
してソース電圧ｖｓ はクランド電圧ＶＳＩのままとす
る。
４図Ａ−Ｄを参照して説明する。第３図は、アイソレー
ション電圧ＶＩＳ。、ゲート電圧ｖ６、ドレイン電圧Ｖ
。およびソース電圧Ｖ、の波形図を示し、横軸は時間ｔ
を、縦軸は電圧値を表す。ＭＯ３ＳＩＴＩＩの受光−周
期Ｔは、蓄積時間Ｔ、と、読出し時間Ｔ２と、リセット
時間Ｔ３との和であり、この周期Ｔにおいてアイソレー
ション電圧ＶＩＳ。およびドレイン電圧ＶＤ は一定の
等しい電圧Ｖ［＋２ （＞０）を印加する。また、ゲー
ト電圧Ｖ、およびソース電圧νＳ については、蓄積時
間Ｔ１中はゲート電圧Ｖ、を蓄積ゲート電圧Ｖｃ＋ （
＜０）に、ソース電圧Ｖ、をドレイン電圧Ｖ。と等しい
電圧ＶＳ２（＝ＶＤ２） とし、読出し時間Ｔ２中はゲ
ート電圧Ｖ、を続出しゲート電圧ＶＧ２（ＶＧＩ ＜
ＶＯ２＜Ｑ ）に、ソース電圧Ｖ、をグランド電圧Ｖｓ
＋（＜ Ｖ ５２）とし、リセット時間Ｔ３中はゲート
電圧ｖＧ のみをリセットゲート電圧Ｖｃａ（＞０）と
してソース電圧ｖｓ はクランド電圧ＶＳＩのままとす
る。
リセット直後においては、第４図へに示すように、ゲー
ト絶縁膜１５と基板１２との界面がら空乏層３１が基板
方向に大きくのびる。この状態は、ゲート電圧１６に光
が入射しない場合には読出し時間まで続くが、光が入射
すると空乏層３】およびその周辺で電子−正孔対が生成
され、そのうち正孔３２が第４図Ｂに示すようにゲート
絶縁膜１５直下の基板１２の表面に蓄積され、その結果
空乏層３１の広がりが小さくなって、第４図Ａに比べて
縦方向での電子に対するポテンシャル障壁が低くなる。
ト絶縁膜１５と基板１２との界面がら空乏層３１が基板
方向に大きくのびる。この状態は、ゲート電圧１６に光
が入射しない場合には読出し時間まで続くが、光が入射
すると空乏層３】およびその周辺で電子−正孔対が生成
され、そのうち正孔３２が第４図Ｂに示すようにゲート
絶縁膜１５直下の基板１２の表面に蓄積され、その結果
空乏層３１の広がりが小さくなって、第４図Ａに比べて
縦方向での電子に対するポテンシャル障壁が低くなる。
以上の蓄積時間Ｔ、が経過して、ゲート電圧Ｖ。
がシ、ｌからＶＯ２に上昇すると、第４図Ｃに示すよう
に、そのゲート電圧Ｖ、の上昇分だけ電子に対応するポ
テンシャル障壁が更に低くなり、その結果ソースートレ
イン間に増幅された信号電流が流れる。この出力電流は
、蓄積時間Ｔ１における入射積分光量に近似的に比例す
ることが実験により確かめられている。
に、そのゲート電圧Ｖ、の上昇分だけ電子に対応するポ
テンシャル障壁が更に低くなり、その結果ソースートレ
イン間に増幅された信号電流が流れる。この出力電流は
、蓄積時間Ｔ１における入射積分光量に近似的に比例す
ることが実験により確かめられている。
この読出し時間Ｔ２が経過して、ゲート電圧Ｖ。
がＶＯ２からＶＯ２（＞シ、１）に更に上昇すると、ゲ
ート絶縁膜１５直下の基板１２０表面に蓄積されていた
正孔３２は、第４図りに示すように、ソース拡散層１３
およびソース電極１４を経てはき出される。その後、こ
のリセット時間Ｔ３が終了してゲート電圧Ｖ、がＶｃ＋
に、ソース電圧Ｖ、がＶＳ２となることにより、次の受
光周期が開始される。
ート絶縁膜１５直下の基板１２０表面に蓄積されていた
正孔３２は、第４図りに示すように、ソース拡散層１３
およびソース電極１４を経てはき出される。その後、こ
のリセット時間Ｔ３が終了してゲート電圧Ｖ、がＶｃ＋
に、ソース電圧Ｖ、がＶＳ２となることにより、次の受
光周期が開始される。
なお、ゲート絶縁膜１５の直下に蓄積された正孔３２の
隣接する画素への移動は、アイソレーション電圧ＶＩＳ
。（・Ｖｏ２） が印加されたアイソレーンヨン用拡散
層１９が高い正孔に対しての横方向の障壁を形成するこ
とによって防止される。
隣接する画素への移動は、アイソレーション電圧ＶＩＳ
。（・Ｖｏ２） が印加されたアイソレーンヨン用拡散
層１９が高い正孔に対しての横方向の障壁を形成するこ
とによって防止される。
第５図Ａは第２図Ａ−Ｃに示したＭＯ３ＳＩＴを用いる
本発明の固体撮像装置の一例の全体の回路構成を示し、
第５図Ｂはその部分平面図を示す。
本発明の固体撮像装置の一例の全体の回路構成を示し、
第５図Ｂはその部分平面図を示す。
本例テハ、ｍ Ｘｎ個のＭＯ３ＳＩＴ １ｕｌｌ ＝１
１− ｍｎをマトリックス状に配列し、ソース・ゲート
選択方式によるＸＹアドレス方式により順次画素信号を
を読出す。Ｘ方向に配列された各行のＭＯ３ＳＩＴｆｆ
￥１１−１１〜１ｌ−Ｉｎ、−−−−−、１１−ｍ１〜
１ｍ−ｍｎのゲート端子には各行ライン ４１−］、−
−−−−，４４１ｍを接続し、これらの行ラインに垂直
走査回路４２から垂直走査信号φＧ＋、−’−’−’
＋φ０を印加する。また、Ｙ方向に配列された各列のＭ
Ｏ３ＳＩＴ群＋１−．１１〜１１−＋ｎ１．−−−−−
、１ｌ−１ｎ 〜１１−ｍｎのソース端子には各列ライ
ン４３−１、−−−−．４３−ｎを接続し、これら列ラ
インをそれぞれ列選択トランジスタ４４−Ｌ、 ４４−
ｎ および反選択トランジスタ４５−１．−．−−−−
、４５ｎを経てビデオライン４６およびグランドライン
４７にそれぞれ接続して、列選択トランジスタ４４１゜
−−−−、４４−ｎのゲルト端子に水平走査回路４８か
ら水平走査信号φＳＩ＋−１φｓｎ を、反選択トラン
ジスタ４５−１．−−−−−、４５−ｎ のゲート端子
にその各々の反転信号をそれぞれ印加する。更に、ビデ
オライン４６には各画素を構成する ＭＯ３ＳＩＴ １
１−１１〜１１ｍｎ のドレインを共通に接続して、負
荷抵抗４９を経てビデオ電＃Ｖｏｏを印加する。なお、
隣接する画素間のアイソレーンヨン用拡散層には、ビデ
オ電源ｖｌ］Ｄと同じ電圧を印加する。
１− ｍｎをマトリックス状に配列し、ソース・ゲート
選択方式によるＸＹアドレス方式により順次画素信号を
を読出す。Ｘ方向に配列された各行のＭＯ３ＳＩＴｆｆ
￥１１−１１〜１ｌ−Ｉｎ、−−−−−、１１−ｍ１〜
１ｍ−ｍｎのゲート端子には各行ライン ４１−］、−
−−−−，４４１ｍを接続し、これらの行ラインに垂直
走査回路４２から垂直走査信号φＧ＋、−’−’−’
＋φ０を印加する。また、Ｙ方向に配列された各列のＭ
Ｏ３ＳＩＴ群＋１−．１１〜１１−＋ｎ１．−−−−−
、１ｌ−１ｎ 〜１１−ｍｎのソース端子には各列ライ
ン４３−１、−−−−．４３−ｎを接続し、これら列ラ
インをそれぞれ列選択トランジスタ４４−Ｌ、 ４４−
ｎ および反選択トランジスタ４５−１．−．−−−−
、４５ｎを経てビデオライン４６およびグランドライン
４７にそれぞれ接続して、列選択トランジスタ４４１゜
−−−−、４４−ｎのゲルト端子に水平走査回路４８か
ら水平走査信号φＳＩ＋−１φｓｎ を、反選択トラン
ジスタ４５−１．−−−−−、４５−ｎ のゲート端子
にその各々の反転信号をそれぞれ印加する。更に、ビデ
オライン４６には各画素を構成する ＭＯ３ＳＩＴ １
１−１１〜１１ｍｎ のドレインを共通に接続して、負
荷抵抗４９を経てビデオ電＃Ｖｏｏを印加する。なお、
隣接する画素間のアイソレーンヨン用拡散層には、ビデ
オ電源ｖｌ］Ｄと同じ電圧を印加する。
第５図Ｃは、行ライン４１−Ｌ ４１−２−−−−−に
印加する垂直走査信号φ、１．φ０．−−−−−−およ
び列選択トランジスタ４４−１，４４２−−−−のゲー
ト端子に印加する水平走査信号φ、１．φ５２−−−一
の波形図を示すものである。垂直走査信号φ、１．φ、
２−一−は、小さい振幅の読出しゲート電圧Ｖφ、と、
それより大きい振幅のリセット電圧νφＲとを有し、一
つの行ラインの走査期間１．の間はＶφ。、次の行ライ
ンの水平走査に移るまでのブランキング期間ｔＢＬには
Ｖ（６Ｒの値になるように設定る。また、水平走査信号
φ５３．φ５２−−−−−は、列ラインを選択するだめ
の信号で、低レベルは選択トランジスタ４４−１．４４
−２−−−−−をオフ、反選択トランジスタ４５−１．
４５−２−−−−一をオン、高レベルは列選択トランジ
スタ４４−１．４４−２−−−−−をオン、反選択トラ
ンジスタ ４５−１．４５−２−−−をオフする電圧値
に設定する。
印加する垂直走査信号φ、１．φ０．−−−−−−およ
び列選択トランジスタ４４−１，４４２−−−−のゲー
ト端子に印加する水平走査信号φ、１．φ５２−−−一
の波形図を示すものである。垂直走査信号φ、１．φ、
２−一−は、小さい振幅の読出しゲート電圧Ｖφ、と、
それより大きい振幅のリセット電圧νφＲとを有し、一
つの行ラインの走査期間１．の間はＶφ。、次の行ライ
ンの水平走査に移るまでのブランキング期間ｔＢＬには
Ｖ（６Ｒの値になるように設定る。また、水平走査信号
φ５３．φ５２−−−−−は、列ラインを選択するだめ
の信号で、低レベルは選択トランジスタ４４−１．４４
−２−−−−−をオフ、反選択トランジスタ４５−１．
４５−２−−−−一をオン、高レベルは列選択トランジ
スタ４４−１．４４−２−−−−−をオン、反選択トラ
ンジスタ ４５−１．４５−２−−−をオフする電圧値
に設定する。
次に、第５図へに示した固体撮像装置の動作を第５図Ｃ
に示す信号波形図を参照しながら説明する。垂直走査回
路４２の作動により、信号φいが続出しレベルＶφ、に
なると、行うイン４１ ］に接続されたＭＯ５ＳＩＴ群
ｌｌ−１１〜月１０ が選択され、水平走査回路４８か
ら出力される信号φ、１〜φ３．．により、列選択トラ
ンジスタ４４−１〜４４−ｎが順次オンすることにより
、順次のＭＯ３ＳＩＴ］］１１．ｌｌ １２゜−、ｌｌ
−Ｉｎの画素信号がビデオライン４６から出力される。
に示す信号波形図を参照しながら説明する。垂直走査回
路４２の作動により、信号φいが続出しレベルＶφ、に
なると、行うイン４１ ］に接続されたＭＯ５ＳＩＴ群
ｌｌ−１１〜月１０ が選択され、水平走査回路４８か
ら出力される信号φ、１〜φ３．．により、列選択トラ
ンジスタ４４−１〜４４−ｎが順次オンすることにより
、順次のＭＯ３ＳＩＴ］］１１．ｌｌ １２゜−、ｌｌ
−Ｉｎの画素信号がビデオライン４６から出力される。
続イテ１．：、 （７）ＭＯ５ＳＩＴ群ＩＩ−ＩＩ 〜
ＩＩ １ｎ は、信号φ、１が高レベルＶφ３になると
同時に、４３号φ、１〜φＳｎが高レベルとなことによ
りリセットされる。次いで、信号φ、２が読出しレベル
Ｖφ、になると、行ライン４１−２に接続されたＭＯ５
ＳＩＴ ｌ！Ｔ ｌｌ−２１〜１ｌ−２ｎが選択され、
水平走査信号 φ５、〜φ３．．により、ＭＯ３ＳＩＴ
１１−２１．１］−２２，−、、、ｌｌ−２ｎ の画素
信号が順次読出され、続いて一斉にリセットされる。以
下同様にして順次の画素信号が読出されて一フイールド
のビデオ信号が得られる０本実施例によれば、反選択ト
ランジスタ４５−１〜４５−ｎにより非選択ＳＩＴ の
ソース・ドレインを相互接続するようにしたから、非選
択ＭＯ３ＳＩＴからは信号（非選択信号）が全く出力さ
れない特長がある。
ＩＩ １ｎ は、信号φ、１が高レベルＶφ３になると
同時に、４３号φ、１〜φＳｎが高レベルとなことによ
りリセットされる。次いで、信号φ、２が読出しレベル
Ｖφ、になると、行ライン４１−２に接続されたＭＯ５
ＳＩＴ ｌ！Ｔ ｌｌ−２１〜１ｌ−２ｎが選択され、
水平走査信号 φ５、〜φ３．．により、ＭＯ３ＳＩＴ
１１−２１．１］−２２，−、、、ｌｌ−２ｎ の画素
信号が順次読出され、続いて一斉にリセットされる。以
下同様にして順次の画素信号が読出されて一フイールド
のビデオ信号が得られる０本実施例によれば、反選択ト
ランジスタ４５−１〜４５−ｎにより非選択ＳＩＴ の
ソース・ドレインを相互接続するようにしたから、非選
択ＭＯ３ＳＩＴからは信号（非選択信号）が全く出力さ
れない特長がある。
第５図へに示す固体撮像装置は、各画素を構成するＭＯ
Ｓ５ＴＩＩ−１１〜１１−ｍｎ を有する受光デバイス
と、これを駆動するための垂直走査回路４２、列選択ト
ランジスタ４４−１〜４４−ｎ、反選択トランジスタ４
５４〜４５ｎ、水）１１走査回路４８等の周辺回路デバ
イスとを同一基体に形成する。
Ｓ５ＴＩＩ−１１〜１１−ｍｎ を有する受光デバイス
と、これを駆動するための垂直走査回路４２、列選択ト
ランジスタ４４−１〜４４−ｎ、反選択トランジスタ４
５４〜４５ｎ、水）１１走査回路４８等の周辺回路デバ
イスとを同一基体に形成する。
以下、これら受光デバイスと周辺回路デバイスとを形成
するプロセスを第６図Ａ−Ｈを参照して説明する。
するプロセスを第６図Ａ−Ｈを参照して説明する。
先ず、第６図Ａに示すように、基体となるウェハー１２
の表面に熱酸化等によりフィールド絶縁膜５１を厚さ
７０００人程度まで一様に形成し、その後ホトリソグラ
フィにより受光デバイス部分５２上にレジスト膜５３を
形成してから、周辺回路デバイス部分５４のウェルを形
成すべき領域の絶縁膜をエツチングして、この領域にボ
ロン等のウェル用アクセプタ不純物を濃度ｌＸｌ０”ｃ
ｍ−３程度にデポジションする。次に、基板１２の裏面
に受光デバイスの０゛ ドレイン拡散層１７を形成した
後、ウェル形成用のレジスト膜５３を除去すると共に、
第６図Ｂに示すように、ウェルドライブインを行って深
さ５μｍ程度のウェル５５を形成し、その後ゲート絶縁
膜を形成すべき領域上の絶縁膜を、それ以外の領域上に
ホトリソグラフィによりレジスト膜５６を形１戊してエ
ツチングにより除去してから、７１６図Ｃに示すように
、厚さ２００〜１０００人のゲート絶縁膜１５を形成す
る。
の表面に熱酸化等によりフィールド絶縁膜５１を厚さ
７０００人程度まで一様に形成し、その後ホトリソグラ
フィにより受光デバイス部分５２上にレジスト膜５３を
形成してから、周辺回路デバイス部分５４のウェルを形
成すべき領域の絶縁膜をエツチングして、この領域にボ
ロン等のウェル用アクセプタ不純物を濃度ｌＸｌ０”ｃ
ｍ−３程度にデポジションする。次に、基板１２の裏面
に受光デバイスの０゛ ドレイン拡散層１７を形成した
後、ウェル形成用のレジスト膜５３を除去すると共に、
第６図Ｂに示すように、ウェルドライブインを行って深
さ５μｍ程度のウェル５５を形成し、その後ゲート絶縁
膜を形成すべき領域上の絶縁膜を、それ以外の領域上に
ホトリソグラフィによりレジスト膜５６を形１戊してエ
ツチングにより除去してから、７１６図Ｃに示すように
、厚さ２００〜１０００人のゲート絶縁膜１５を形成す
る。
次に、第６図りに示すように、厚さ５００〜３０００人
のゲート電極となる電極膜５７を形成した後、この電極
膜５７上にホトリソグラフィにより、受光デノ＼イスの
ＭＤＳＳＩＴおよび周辺回路デバイスのＮＭＯ３ＦＡＴ
のそれぞれのゲート電極を形成するためのレジスト膜５
８を形成する。その後、第６図Ｈに示すように、エツチ
ングにより電極膜５７を除去して、ＭＯＳ５ＩＴおよび
８ＭＯ３ＦＥＴのそれぞれのゲート電極１６を形成して
から、これらゲート電極１６をマスクとしてＭＧＳＳ［
Ｔの口゛ ソース拡散層１３および「アイソレーンヨン
用拡散層１９と、ＮＭＯ３ＦＢＴ のｎ”７一ス拡散層
５９およびｎ゛ ドレイン拡散層６０とを、それぞれイ
オン注入法等でヒ素、リン等を濃度ｌ〜ＩＯＸＩＯ１５
ｃｍ−’にデポジションして形成する。
のゲート電極となる電極膜５７を形成した後、この電極
膜５７上にホトリソグラフィにより、受光デノ＼イスの
ＭＤＳＳＩＴおよび周辺回路デバイスのＮＭＯ３ＦＡＴ
のそれぞれのゲート電極を形成するためのレジスト膜５
８を形成する。その後、第６図Ｈに示すように、エツチ
ングにより電極膜５７を除去して、ＭＯＳ５ＩＴおよび
８ＭＯ３ＦＥＴのそれぞれのゲート電極１６を形成して
から、これらゲート電極１６をマスクとしてＭＧＳＳ［
Ｔの口゛ ソース拡散層１３および「アイソレーンヨン
用拡散層１９と、ＮＭＯ３ＦＢＴ のｎ”７一ス拡散層
５９およびｎ゛ ドレイン拡散層６０とを、それぞれイ
オン注入法等でヒ素、リン等を濃度ｌ〜ＩＯＸＩＯ１５
ｃｍ−’にデポジションして形成する。
その後、ゲート電極形成に用いたレジスト膜５８を除去
して、ゲート電極１６の表面に絶縁膜１８を被着した後
、第６図Ｆに示すように、ホトリソグラフィによりレジ
スト膜６１を形成して、受光デバイスのソース電極およ
びアイソレーション用電極と、周辺回路デバイスの８Ｍ
Ｏ３ＦＥＴのソース電極およびドレイン電極とをそれぞ
れ形成するためのコンタクト穴６２を形成する。次に、
このコンタクト穴形成に用いたレジスト膜６１を除去し
てから、受光デバイスのソース電極およびアイソレーシ
ョン用電極と、周辺回路デバイスのＮＭＯ３ＦＢＴのソ
ース電極およびドレイン電極とをそれぞれ形成するため
の電極膜を形成する。その後、第６図Ｇに示すように、
ホトリソグラフィによりレジスト膜６３を形成し、エツ
チングにより余分な電極膜を除去して受光デバイスのソ
ース電極１４およびアイツレ−シン用電極（図示せず）
と、周辺回路デバイスのＮＭＯ３ＰＩＩ！Ｔ のソース
電極６４およびドレイン電極６５とをそれぞれ形成して
から、これら電極上のレジスト膜６３を除去して第６図
Ｈに示すように、同一基板１２上にＭＤＳＳＩＴを有す
る受光デバイスと、８ＭＯ５ＦＥＴを有する周辺回路デ
バイスとを形成する。
して、ゲート電極１６の表面に絶縁膜１８を被着した後
、第６図Ｆに示すように、ホトリソグラフィによりレジ
スト膜６１を形成して、受光デバイスのソース電極およ
びアイソレーション用電極と、周辺回路デバイスの８Ｍ
Ｏ３ＦＥＴのソース電極およびドレイン電極とをそれぞ
れ形成するためのコンタクト穴６２を形成する。次に、
このコンタクト穴形成に用いたレジスト膜６１を除去し
てから、受光デバイスのソース電極およびアイソレーシ
ョン用電極と、周辺回路デバイスのＮＭＯ３ＦＢＴのソ
ース電極およびドレイン電極とをそれぞれ形成するため
の電極膜を形成する。その後、第６図Ｇに示すように、
ホトリソグラフィによりレジスト膜６３を形成し、エツ
チングにより余分な電極膜を除去して受光デバイスのソ
ース電極１４およびアイツレ−シン用電極（図示せず）
と、周辺回路デバイスのＮＭＯ３ＰＩＩ！Ｔ のソース
電極６４およびドレイン電極６５とをそれぞれ形成して
から、これら電極上のレジスト膜６３を除去して第６図
Ｈに示すように、同一基板１２上にＭＤＳＳＩＴを有す
る受光デバイスと、８ＭＯ５ＦＥＴを有する周辺回路デ
バイスとを形成する。
このように、本実施例によれば、５〜６枚という少ない
マスクで、同一基板上に受光デバイスと周辺回路デバイ
スとを形成することができるから簡単かつ安価にできる
。
マスクで、同一基板上に受光デバイスと周辺回路デバイ
スとを形成することができるから簡単かつ安価にできる
。
第７図ＡおよびＢは本発明の固体撮像装置の一画素を構
成するＭＤＳＳＩＴの他の例の構成を示す平面図および
断面図である。このＭＯ３ＳＩ７７１は、半導体基体を
ｐ形基板７２の表面にｎ−または真性半導体のエピタキ
シャル層７３を堆積した二層構造をもって構成しそのエ
ピタキシャル層７３の表面に円状に形成した０１ ソー
ス拡散層７４と、このソース拡散層７４に接合して設け
たソース電極７５と、ソース拡散層７４を囲むようにエ
ピタキシャル層７３の表面にゲート絶縁膜７６を介して
ポリンリコン、５ｎ０２、ＩＴＯ等より成るリング状の
ゲート電極７７を設けて成るＭＯＳゲート構造と、この
ＭＯＳゲートを囲むようにエピタキシャル層７３の表面
に設けたｎ“ ドレイン兼アイソレーション用拡散層７
８とを具えるものである。ゲート電極７７はその表面を
絶縁膜７９で覆う。また、ゲート絶縁膜７６は各ＭＯ３
ＳＩＴ７１のソース拡散層７４に対応する部分を除いて
エピタキシャル層７３の表面に一様に設ける。
成するＭＤＳＳＩＴの他の例の構成を示す平面図および
断面図である。このＭＯ３ＳＩ７７１は、半導体基体を
ｐ形基板７２の表面にｎ−または真性半導体のエピタキ
シャル層７３を堆積した二層構造をもって構成しそのエ
ピタキシャル層７３の表面に円状に形成した０１ ソー
ス拡散層７４と、このソース拡散層７４に接合して設け
たソース電極７５と、ソース拡散層７４を囲むようにエ
ピタキシャル層７３の表面にゲート絶縁膜７６を介して
ポリンリコン、５ｎ０２、ＩＴＯ等より成るリング状の
ゲート電極７７を設けて成るＭＯＳゲート構造と、この
ＭＯＳゲートを囲むようにエピタキシャル層７３の表面
に設けたｎ“ ドレイン兼アイソレーション用拡散層７
８とを具えるものである。ゲート電極７７はその表面を
絶縁膜７９で覆う。また、ゲート絶縁膜７６は各ＭＯ３
ＳＩＴ７１のソース拡散層７４に対応する部分を除いて
エピタキシャル層７３の表面に一様に設ける。
第７図ＡおよびＢに示すＭＯ５ＳＩ７７１において、エ
ピタキシャル層７３はこれをロー形とする場合には好適
にはその濃度をｌＸｌ０１３ｃ＋ｎ−３程度で厚さを８
μｍ程度とし、ソース拡散層７４およびドレイン兼アイ
ソレーンヨン用拡散層７８の深さＸ、はほぼ同じで好適
には０．２ μｍ以下とする。また、ソース拡散層７４
の直径φ１およびゲート電極７７の外径。
ピタキシャル層７３はこれをロー形とする場合には好適
にはその濃度をｌＸｌ０１３ｃ＋ｎ−３程度で厚さを８
μｍ程度とし、ソース拡散層７４およびドレイン兼アイ
ソレーンヨン用拡散層７８の深さＸ、はほぼ同じで好適
には０．２ μｍ以下とする。また、ソース拡散層７４
の直径φ１およびゲート電極７７の外径。
は、好適にはφ１ が１．０ μｍ以下、φ２が２．０
〜６．０ μｍ とすると共に、ゲート絶縁膜７６の厚
さは２００〜１０００ Ａとする。
〜６．０ μｍ とすると共に、ゲート絶縁膜７６の厚
さは２００〜１０００ Ａとする。
第７図ＣはＭＯ３ＳＩＴ７１の等価回路を示すもので、
ゲート電極７７にはゲート端子８１を介してゲート電圧
Ｖ、を、ソース電極７５にはソース端子８２を介してソ
ース電圧ＶＳ ヲ、ドレイン兼アイソレーション用拡散
層７８に接続されるドレイン端子８３にはドレイン電圧
Ｖ。を、また基板７２には基板端子８４を介して基板電
圧ＶＳＬＩＢ をそれぞれ印加する。
ゲート電極７７にはゲート端子８１を介してゲート電圧
Ｖ、を、ソース電極７５にはソース端子８２を介してソ
ース電圧ＶＳ ヲ、ドレイン兼アイソレーション用拡散
層７８に接続されるドレイン端子８３にはドレイン電圧
Ｖ。を、また基板７２には基板端子８４を介して基板電
圧ＶＳＬＩＢ をそれぞれ印加する。
次に、上記ＭＯ３Ｓ］Ｔ７］の動作を、第８図および第
９図Ａ−Ｄを参照して説明する。第８図は、基板電圧Ｖ
ＳＩＩ１１ 、ゲート電圧ｖＧ、ドレイン電圧ν。
９図Ａ−Ｄを参照して説明する。第８図は、基板電圧Ｖ
ＳＩＩ１１ 、ゲート電圧ｖＧ、ドレイン電圧ν。
およびソース電圧ｖｓ の波形図を示し、横軸は時間ｔ
を、縦軸は電圧値を表す。ＭＯ３Ｉ７７１ の受光−周
期Ｔは、蓄積時間Ｔ、と、読出し時間Ｔ２ と、リセッ
ト時間Ｔ３ との和であり、この周期Ｔにおいてドレイ
ン電圧Ｖ、は一定の電圧Ｖ。２（＞０）を印加し、基板
電圧ＶＳｔｌＢ は接地電位下達バイアス電位ＶＳＬｌ
ａｌとする。また、ゲート電圧ν、およびソー７電圧Ｖ
、については、蓄積時間Ｔ、中はゲート電圧Ｖｃ を蓄
積ゲート電圧Ｖｃ＋ （＜０）に、ソース電圧Ｖ、をド
レイン電圧νゎ と等しい電圧ｖ、２（・ｖ、２）とし
、読出し時間Ｔ２ 中はゲート電ＪＩ Ｖｃ ヲ読出し
ケ）電圧ｖ、２（νｃ＋ ＜ Ｖｃ２ ＜０） ｌ：、
ソース電圧νＳをグランド電圧Ｖｓ＋（＜ ＶＳ２）
とし、リセット時間Ｔ、中はゲート電圧Ｖ、のみをリセ
ットゲート電圧ＶＧ３（＞０ ） としてソース・電圧
Ｖｓ はグランド電圧ν、Ｉのままとする。
を、縦軸は電圧値を表す。ＭＯ３Ｉ７７１ の受光−周
期Ｔは、蓄積時間Ｔ、と、読出し時間Ｔ２ と、リセッ
ト時間Ｔ３ との和であり、この周期Ｔにおいてドレイ
ン電圧Ｖ、は一定の電圧Ｖ。２（＞０）を印加し、基板
電圧ＶＳｔｌＢ は接地電位下達バイアス電位ＶＳＬｌ
ａｌとする。また、ゲート電圧ν、およびソー７電圧Ｖ
、については、蓄積時間Ｔ、中はゲート電圧Ｖｃ を蓄
積ゲート電圧Ｖｃ＋ （＜０）に、ソース電圧Ｖ、をド
レイン電圧νゎ と等しい電圧ｖ、２（・ｖ、２）とし
、読出し時間Ｔ２ 中はゲート電ＪＩ Ｖｃ ヲ読出し
ケ）電圧ｖ、２（νｃ＋ ＜ Ｖｃ２ ＜０） ｌ：、
ソース電圧νＳをグランド電圧Ｖｓ＋（＜ ＶＳ２）
とし、リセット時間Ｔ、中はゲート電圧Ｖ、のみをリセ
ットゲート電圧ＶＧ３（＞０ ） としてソース・電圧
Ｖｓ はグランド電圧ν、Ｉのままとする。
リセット直後においては、第９図Ａに示すように、ゲー
ト絶縁膜７６とエピタキシャル層７３との界面がら空乏
層９１が基板方向に大きくのびる。この状態は、ゲート
電極７７下に光が入射しない場合には読出し時間まで続
くが、光が入射すると空乏層９１およびその周辺で電子
−正孔対が生成され、そのうち正孔９２が第９図Ｂに示
すようにゲート絶縁膜７６直下のエピタキシャル層７３
の表面に蓄積され、その結果空乏層９１の広がりが小さ
くなって、第９図Δに比べて縦方向での電子に対するポ
テンシャル障壁が低くなる。
ト絶縁膜７６とエピタキシャル層７３との界面がら空乏
層９１が基板方向に大きくのびる。この状態は、ゲート
電極７７下に光が入射しない場合には読出し時間まで続
くが、光が入射すると空乏層９１およびその周辺で電子
−正孔対が生成され、そのうち正孔９２が第９図Ｂに示
すようにゲート絶縁膜７６直下のエピタキシャル層７３
の表面に蓄積され、その結果空乏層９１の広がりが小さ
くなって、第９図Δに比べて縦方向での電子に対するポ
テンシャル障壁が低くなる。
以上の蓄積時間Ｔ１ が経過して、ゲート電圧Ｖ、がＶ
ＧＩからＶｃ２に上昇すると、第９図Ｃに示すように、
そのゲート電圧ｖＧ の上昇分だけ電子に対するポテン
シャル障壁が更に低くなり、その結果ソース−ドレイン
間に増幅された信号電流が流れる。この出力信号電流は
、蓄積時間Ｔ１ における入射積分光量に近似的に比例
することが実験により確かめられている。
ＧＩからＶｃ２に上昇すると、第９図Ｃに示すように、
そのゲート電圧ｖＧ の上昇分だけ電子に対するポテン
シャル障壁が更に低くなり、その結果ソース−ドレイン
間に増幅された信号電流が流れる。この出力信号電流は
、蓄積時間Ｔ１ における入射積分光量に近似的に比例
することが実験により確かめられている。
この読出し時間Ｔ２ が経過して、ゲート電圧Ｖｃ が
Ｖｃ２カらＶｃ３（＞ Ｖｓ＋） ｌ：更に上昇すると
、ゲート絶縁膜７６直下のエピタキシャル層７３の表面
に蓄積されていた正孔９２は、第９図りに示すように、
一部はソース拡散層７４およびソース電極７５を経て、
また一部は基板７２を経てはきだされる。その後、この
リセット時間 Ｔ３が終了してゲート電圧ｖＧ がＶＧ
Ｉに、ソース電圧Ｖ−がＶＳ２となることにより、次の
受光周期が開始される。
Ｖｃ２カらＶｃ３（＞ Ｖｓ＋） ｌ：更に上昇すると
、ゲート絶縁膜７６直下のエピタキシャル層７３の表面
に蓄積されていた正孔９２は、第９図りに示すように、
一部はソース拡散層７４およびソース電極７５を経て、
また一部は基板７２を経てはきだされる。その後、この
リセット時間 Ｔ３が終了してゲート電圧ｖＧ がＶＧ
Ｉに、ソース電圧Ｖ−がＶＳ２となることにより、次の
受光周期が開始される。
なお、ゲート絶縁膜７６の直下に蓄積された正孔９２の
隣接する画素への移動は、ドレイン電圧Ｖ口が印加され
たドレイン兼アイソレーション用拡散層７８と、基板電
圧Ｖｓｕｎ によってビルドイン電位またはそれに逆バ
イアス分が加算された電位となる基板７２により、高い
正孔に対しての横方向の障壁を形成することによって防
止される。
隣接する画素への移動は、ドレイン電圧Ｖ口が印加され
たドレイン兼アイソレーション用拡散層７８と、基板電
圧Ｖｓｕｎ によってビルドイン電位またはそれに逆バ
イアス分が加算された電位となる基板７２により、高い
正孔に対しての横方向の障壁を形成することによって防
止される。
かかるλ１０ｓｓＩＴ７１によれば、エピタキンヤル層
７３の深部で発生した正孔は基板７２に流れ、また飽和
露光量以上の光により発生した正孔も基板７２からはき
出されるから、ブルーミンク、スミアに対して非常に強
い特長を有する。
７３の深部で発生した正孔は基板７２に流れ、また飽和
露光量以上の光により発生した正孔も基板７２からはき
出されるから、ブルーミンク、スミアに対して非常に強
い特長を有する。
本発明の固体撮像装置の他の例においては、第７図へ〜
Ｃに示したＭＯ３ＳＩＴをｍｘｎ個マトリックス状に配
列して、第５図Ａと同様の回路構成により順次画素信号
を読出すものであるが、本実施例においてもＭＯ５ＳＩ
Ｔを有する受光デバイスとその周辺回路デバイスとを同
一基体に形成する。
Ｃに示したＭＯ３ＳＩＴをｍｘｎ個マトリックス状に配
列して、第５図Ａと同様の回路構成により順次画素信号
を読出すものであるが、本実施例においてもＭＯ５ＳＩ
Ｔを有する受光デバイスとその周辺回路デバイスとを同
一基体に形成する。
以下、これら受光デハ゛イスと周辺回路デバイスとを形
成するプロセスを第１０図１１Ｊを参照して説明する。
成するプロセスを第１０図１１Ｊを参照して説明する。
先ず、第１０図Ａに示すように、ｐ形基板７２の受光デ
バイス部分＋０１ の表面にホ） ＩＪソグラフィによ
りレジスト膜１０２ を形成して、周辺回路デバイス部
分１０３ のウェルを形成すべき領域にヒ素、リン等の
ドナー不純物をデポジションして、ウェルと基板７２と
を電気的に分離するためのｎ゛層１０４を形成する。こ
のドナー不純物のデポジション濃度は、最終工程が終了
した段階てＩ Ｘｌ０１６〜ｌＸｌ０”ｃｍ−３となる
ように設定する。
バイス部分＋０１ の表面にホ） ＩＪソグラフィによ
りレジスト膜１０２ を形成して、周辺回路デバイス部
分１０３ のウェルを形成すべき領域にヒ素、リン等の
ドナー不純物をデポジションして、ウェルと基板７２と
を電気的に分離するためのｎ゛層１０４を形成する。こ
のドナー不純物のデポジション濃度は、最終工程が終了
した段階てＩ Ｘｌ０１６〜ｌＸｌ０”ｃｍ−３となる
ように設定する。
次・に、ドナー不純物をデボジンヨンした領域の絶縁膜
および受光デバイス部分１０１ に形成したレジスト膜
１０２ を除去してから、第１０図Ｂに示すように、ｎ
−または真性エピタキシャル層７３を成長させる。
および受光デバイス部分１０１ に形成したレジスト膜
１０２ を除去してから、第１０図Ｂに示すように、ｎ
−または真性エピタキシャル層７３を成長させる。
その後、第１０図Ｃに示すように、エピタキンヤル層７
３の表面に、熱酸化等により厚さ７０００人程度Ｏ７ィ
ールド絶縁膜１０５を一様に形成した後、ホトリソグラ
フィにより受光デバイス部分１０１」二にレジスト膜１
０６を形成してから、周辺回路デバイス部分１０３ の
ウェルを形成すべき領域の絶縁膜をエツチングして、こ
の領域にボロン等のウェル用アクセプク不純物を濃度Ｉ
Ｘｌ０１３ｃｍ−３程度にデポジションする。次に、
ウェル形成用のレジスト膜１０６を除去すると共に、第
１Ｏ図りに示すように、ウェルドライブインを行って深
さ５μｍ程度のｐウェル１０７ を形成し、その後ケー
ト絶縁膜を形成すべき領域上の絶縁膜を、それ以外の領
域上にホトリソグラフィによりレジスト膜１０８ を形
成してエツチングにより除去してから、第１Ｏ図Ｅに示
すように、厚さ２００〜１０００人のゲート絶縁膜７６
を形成する。
３の表面に、熱酸化等により厚さ７０００人程度Ｏ７ィ
ールド絶縁膜１０５を一様に形成した後、ホトリソグラ
フィにより受光デバイス部分１０１」二にレジスト膜１
０６を形成してから、周辺回路デバイス部分１０３ の
ウェルを形成すべき領域の絶縁膜をエツチングして、こ
の領域にボロン等のウェル用アクセプク不純物を濃度Ｉ
Ｘｌ０１３ｃｍ−３程度にデポジションする。次に、
ウェル形成用のレジスト膜１０６を除去すると共に、第
１Ｏ図りに示すように、ウェルドライブインを行って深
さ５μｍ程度のｐウェル１０７ を形成し、その後ケー
ト絶縁膜を形成すべき領域上の絶縁膜を、それ以外の領
域上にホトリソグラフィによりレジスト膜１０８ を形
成してエツチングにより除去してから、第１Ｏ図Ｅに示
すように、厚さ２００〜１０００人のゲート絶縁膜７６
を形成する。
次に、第１０図Ｆに示すように、厚さ５００〜３０００
人のゲート電極となる電極膜１０９ を形成した後、こ
の電極膜１０９ 上にホトリソグラフィにより、受光デ
バイスのＭＯ３ＳＩＴおよび周辺回路デバイスのＮＭＯ
３ＦＥＴのそれぞれのゲート電極を形成するためのレジ
スト膜１１０を形成する。その後、第１０図Ｇに示すよ
うに、エツチングにより電極膜１０９ を除去して、Ｍ
Ｏ３ＳＩＴおよびＮＭＯ３ＦＥＴのそれぞれのゲート電
極７７を形成してから、これらゲート電極７７をマスク
としてＭＯ３ＳＩＴのｎ゛ ソース拡散層７４およびｎ
＋ ドレイン兼アイソレーション用拡散層７８と、ＮＭ
Ｏ，５ＰＢＴのｎｌ ソース拡散層１１１ およびｎ′
″ ドレイン拡散層１１２ とを、それぞれイオン注入
法等でヒ素、リン等を濃度１〜ｌ０ＸＩＯ口Ｃｍ ３に
デボンンヨンして形成する。
人のゲート電極となる電極膜１０９ を形成した後、こ
の電極膜１０９ 上にホトリソグラフィにより、受光デ
バイスのＭＯ３ＳＩＴおよび周辺回路デバイスのＮＭＯ
３ＦＥＴのそれぞれのゲート電極を形成するためのレジ
スト膜１１０を形成する。その後、第１０図Ｇに示すよ
うに、エツチングにより電極膜１０９ を除去して、Ｍ
Ｏ３ＳＩＴおよびＮＭＯ３ＦＥＴのそれぞれのゲート電
極７７を形成してから、これらゲート電極７７をマスク
としてＭＯ３ＳＩＴのｎ゛ ソース拡散層７４およびｎ
＋ ドレイン兼アイソレーション用拡散層７８と、ＮＭ
Ｏ，５ＰＢＴのｎｌ ソース拡散層１１１ およびｎ′
″ ドレイン拡散層１１２ とを、それぞれイオン注入
法等でヒ素、リン等を濃度１〜ｌ０ＸＩＯ口Ｃｍ ３に
デボンンヨンして形成する。
その後、ゲート電極形成に用いたレジスト膜１１０ を
除去して、ゲート電極７７の表面に絶縁膜７９を被着し
た後、第１０図１１に示すように、ホトリソグラフィに
よりレジスト膜１１３ を形成して、受光デバイスのソ
ース電極およびドレイン兼アイソレーション用電極と、
周辺回路デバイスのＮＭＯ５ＦＥＴのソース電極および
ドレイン電極とをそれぞれ形成するだめのコンタクト穴
１１４ を形成する。次に、このコンタクト穴形成に用
いたレジシト膜１１３ を除去してから、受光デバイス
のソース電極およびドレイン兼アイソレーション用電極
と、周辺回路デバイスのＮ Ｍ ＯＳ Ｆ Ｅ ’Ｆの
ソース電極およびドレイン電極とをそれぞれ形成するだ
めの電極膜を形成する。その後、第１０図■に示すよう
に、ホトリソグラフィによりレジスト膜１１５を形成し
、エツチングにより余分な電極膜を除去して受光デバイ
スのソース電極７５およびドレイン兼アイソレーション
用電極（図示せず）と、周辺回路デバイスのＮＭＯ３Ｆ
ＥＴのソース電極＋１６ およびドレイン電極１１７
とをそれぞれ形成してから、これら電極上のレジスト膜
１１５を除去して第１Ｏ図ｊに示すように、同一基板７
２上にＭＯ３ＳＩＴを有する受光デバイスと、ＮＭＯ３
ＦＥＴを有する周辺回路デバイスとを形成する。
除去して、ゲート電極７７の表面に絶縁膜７９を被着し
た後、第１０図１１に示すように、ホトリソグラフィに
よりレジスト膜１１３ を形成して、受光デバイスのソ
ース電極およびドレイン兼アイソレーション用電極と、
周辺回路デバイスのＮＭＯ５ＦＥＴのソース電極および
ドレイン電極とをそれぞれ形成するだめのコンタクト穴
１１４ を形成する。次に、このコンタクト穴形成に用
いたレジシト膜１１３ を除去してから、受光デバイス
のソース電極およびドレイン兼アイソレーション用電極
と、周辺回路デバイスのＮ Ｍ ＯＳ Ｆ Ｅ ’Ｆの
ソース電極およびドレイン電極とをそれぞれ形成するだ
めの電極膜を形成する。その後、第１０図■に示すよう
に、ホトリソグラフィによりレジスト膜１１５を形成し
、エツチングにより余分な電極膜を除去して受光デバイ
スのソース電極７５およびドレイン兼アイソレーション
用電極（図示せず）と、周辺回路デバイスのＮＭＯ３Ｆ
ＥＴのソース電極＋１６ およびドレイン電極１１７
とをそれぞれ形成してから、これら電極上のレジスト膜
１１５を除去して第１Ｏ図ｊに示すように、同一基板７
２上にＭＯ３ＳＩＴを有する受光デバイスと、ＮＭＯ３
ＦＥＴを有する周辺回路デバイスとを形成する。
このように、本実施例によれば、上述した実施例と同様
、５〜６枚という少ないマスクで、同一基体に受光デバ
イスと、周辺回路デバイスとを形成することができるか
ら、簡単かつ安価にできる。
、５〜６枚という少ないマスクで、同一基体に受光デバ
イスと、周辺回路デバイスとを形成することができるか
ら、簡単かつ安価にできる。
なお、本発明は上述した例にのみ限定されるものではな
く、幾多の変形または変更が可能である。
く、幾多の変形または変更が可能である。
例えば、第２図Ａ−Ｃに示したＭＯ３ＳＩＴＩＩにおい
ては、半導体基体をｎ−または真性半導体をもって構成
したが、ｒｒ ／ｎ” 、真性半導体／ｎ゛またはｐ−
／ｎ′″の複層構造をもって構成することもできる。こ
の場合のプロセスは、第６図Ａ−Ｈに示す工程にｎ゛基
板上にｎ−１真性半導体またはｐ−の半導体層を堆積す
るエビタキシャル工程が加わるのみで、マスク枚数は５
〜６枚と変わらず、少なくて済む。また、このように゛
ト導体を複層構造とした場合には、第２図Ａ−Ｃに示し
たＭＯ３ＳＩＴＩＩに比べて寄生ドレイン抵抗を小さく
できると共に、正孔に対する画素間のアイソレーション
もより確実にできる等の効果がある他、エピタキンヤル
層の厚さでボテンシャルバリャ長を決定できる特長を利
用したプロセス、デバイス設計ができる利点もある。更
に、かかる変形例および第２図〜第６図に示す実施例に
おいて、画素間のアイソレーションはｎ゛拡散層に限ら
ず、絶縁溝を形成して分離することもできる。また、第
７図Ａ−Ｃに示したＭＯ３Ｓ］Ｔ７１においては、基板
７２をｐ形としたが、これは絶縁基板をもって構成する
こともできる。更にまた、本発明の固体撮像装置は、ｎ
チャネルに限らすｎチャネルをもって構成することもで
きる。この場合には、上述した実施例および変形例にお
いて、印加する電圧の極性を反対にすればよい。更に、
第５図へに示したソース・ゲート選択方式においては、
第５図Ｃに示した読出し時のゲート電圧Ｖφ、を蓄積時
のレベルと同レベルにすることもできるし、反選択トラ
ンジスタ４５−１〜４５−ｎが無くても光電荷を蓄積す
ることができるから、これらを除くこともてきる。また
、本発明の固体撮像装置においては、上述したソース・
ゲート選択方式に限らず、ドレイン・ゲート選択方式あ
るいはソース・ドレイン選択方式によりマスク走査して
ビデオ信号を取出すよう構成することもできる。
ては、半導体基体をｎ−または真性半導体をもって構成
したが、ｒｒ ／ｎ” 、真性半導体／ｎ゛またはｐ−
／ｎ′″の複層構造をもって構成することもできる。こ
の場合のプロセスは、第６図Ａ−Ｈに示す工程にｎ゛基
板上にｎ−１真性半導体またはｐ−の半導体層を堆積す
るエビタキシャル工程が加わるのみで、マスク枚数は５
〜６枚と変わらず、少なくて済む。また、このように゛
ト導体を複層構造とした場合には、第２図Ａ−Ｃに示し
たＭＯ３ＳＩＴＩＩに比べて寄生ドレイン抵抗を小さく
できると共に、正孔に対する画素間のアイソレーション
もより確実にできる等の効果がある他、エピタキンヤル
層の厚さでボテンシャルバリャ長を決定できる特長を利
用したプロセス、デバイス設計ができる利点もある。更
に、かかる変形例および第２図〜第６図に示す実施例に
おいて、画素間のアイソレーションはｎ゛拡散層に限ら
ず、絶縁溝を形成して分離することもできる。また、第
７図Ａ−Ｃに示したＭＯ３Ｓ］Ｔ７１においては、基板
７２をｐ形としたが、これは絶縁基板をもって構成する
こともできる。更にまた、本発明の固体撮像装置は、ｎ
チャネルに限らすｎチャネルをもって構成することもで
きる。この場合には、上述した実施例および変形例にお
いて、印加する電圧の極性を反対にすればよい。更に、
第５図へに示したソース・ゲート選択方式においては、
第５図Ｃに示した読出し時のゲート電圧Ｖφ、を蓄積時
のレベルと同レベルにすることもできるし、反選択トラ
ンジスタ４５−１〜４５−ｎが無くても光電荷を蓄積す
ることができるから、これらを除くこともてきる。また
、本発明の固体撮像装置においては、上述したソース・
ゲート選択方式に限らず、ドレイン・ゲート選択方式あ
るいはソース・ドレイン選択方式によりマスク走査して
ビデオ信号を取出すよう構成することもできる。
（発明の効果）
以上述べたところから明らかなように、本発明によれば
、各画素を構成するＳＩＴのゲート構造を、ゲート拡散
層を有しないＭＯＳ形としたから少ないマスク枚数でソ
ース・ゲート構造を微細化するに必要な自己整合プロセ
スを使用でき、しかも周辺回路デバイスとのプロセスの
融合性も高くできるから高密度の固体撮像装置を安価に
得ることができると共に、ゲート電極を薄くできるから
、これにより長波長から短波長に亘って高感度の固体撮
像装置を得ることができる。また、光蓄積電荷のリセッ
トもゲート拡散層を有するものと比べ容易かつ確実にて
きると共にゲート・ソース耐圧も高くでき、しかもデバ
イス特性のばらつきも小さくできる。
、各画素を構成するＳＩＴのゲート構造を、ゲート拡散
層を有しないＭＯＳ形としたから少ないマスク枚数でソ
ース・ゲート構造を微細化するに必要な自己整合プロセ
スを使用でき、しかも周辺回路デバイスとのプロセスの
融合性も高くできるから高密度の固体撮像装置を安価に
得ることができると共に、ゲート電極を薄くできるから
、これにより長波長から短波長に亘って高感度の固体撮
像装置を得ることができる。また、光蓄積電荷のリセッ
トもゲート拡散層を有するものと比べ容易かつ確実にて
きると共にゲート・ソース耐圧も高くでき、しかもデバ
イス特性のばらつきも小さくできる。
第１図は従来のＳＩＴの構成を示す断面図、第２図Ａ−
Ｃは本発明の固体撮像装置を構成するＳＩＴの一実施例
を示す図、 第３図および第４図Ａ−Ｄは第２図Ａ−Ｃに示すＳＩＴ
の動作を説明するための図、 第５図Ａ−Ｃは本発明の固体撮像装置の全体の一例の回
路構成および動作を説明するための図、第６図Ａ−Ｈは
第５図Δに示す固体撮像装置の製造プロセスを示す図、 第７図Ａ−Ｃは本発明の固体撮像装置を構成するＳＴＴ
の他の実施例を示す図、 第８図および第９図Ａ−Ｄは第７図Ａ〜０に示すＳＩＴ
の動作を説明するための図、 第１Ｏ図Ａ−Ｊは第７図Ａ−Ｃに示すＳ１１゛を有する
固体撮像装置の製造プロセスを示す図である。 １］、ＩＩ Ｉｆ 〜Ｉｉ ｒｒ＋ｒ＋・−ＭＯ５Ｓ
ｌＴ１２・基板 １３・・ソース拡散層 １４ ソース電極 １５ ゲート絶縁膜１６・・・ゲー
ト電極 １７・ ドレイン拡散層１８・・絶縁膜 １９・ アイソレーション用拡散層 ４１１〜４１−ｍ・・行ライン ４２ 垂直走査回路４
３−１〜４３−ｎ ・・列ライン ４４−１〜４４−ｎ・・列選択トランジスタ４５−１〜
４５−ｎ・・・反選択トランジスタ４６・・・ビデオラ
イン ４７・・・グランドライン４Ｂ・・・水平走査回
路 ４９・・・負荷抵抗５１・・・フィールド絶縁膜
５２・・・受光デバイス部分５３、５６．５８．６１．
６３・・レジスト膜５４ ・周辺回路デバイス部分 ５５・・・ｐウェル ５７・・・電極膜５９・ ソース
拡散層 ６０・・・ドレイン拡散層６２・・コンタクト
穴 ６４・・ソース電極６５・・・ドレイン拡散層 ？
＋・ ＭＯ３ＳＩＴ７２ ・基板 ７３・・・エピタキ
シャル層７４・ ソース拡散層 ７５・ ソース電極７
６・・ゲート絶縁膜 ７７・・ゲート電極７８・・・ド
レイン兼アイソレーンヨン用拡散層７９・・・絶縁膜
＋０１ ・受光デバイス部分１０２、１０６．１０８．
１１０．１１３．１１５ ・・レジスト膜１０３・・・
周辺回路デバイス部分 １０４ ・・ｎ゛層 １０５・ フィールド絶縁膜１０
７ ・・ｐウェル １０９・電極膜１１１ ・・・ソー
ス拡散層 １１２ ・ドレイン拡散層１１４ ・・・コ
ンタクト穴 ＋１６ ・ ソース電極１１７ ・・・ド
レイン電極。 第４図 第５図 ８ 第５図 Ｂ ４□−」しニー良ｕＪ Ｌ 第６図 Ｑ Ｑ 第１０図 第１０図 手続補正書 昭和５９年 ５月２８８ １、事件の表示 昭和５（）年特山 願第８５９０４号 ２、発明の名称 固体撮像装置 ３、補正をする者 事件さの関部 特許出願人 （０３７）オリンパス光学工業株式会社外１名 ５゜ 、ｉｌ’ ｉｌする。 １、明細書第８頁第３行の「電解効」を「電界効」に訂
正する。 ２同第５頁第８行の「・ドレン領域」を「・ドレイン領
域」に訂正する。 ８、同第１２頁第４行の「画素信号をを読」を［ｌｌＩ
ｉ章信号を読」に訂正し、 同頁第１５行の［ビデオライン４６およびグランドライ
ン４７」を「グランドライン４７およびビデオライン４
６」に訂正する。 鴫、同第１８頁第１５行の「設定る。」を「設定する。 」に訂正し、 同頁第１１行の「低レベルは選択」を「低レベルは列選
択」に訂正する。 ５、同第１４頁第２０行の「得られるＱ」を「得られる
。」に訂正する。 ６同第１６頁第１行）ｒ Ｉ Ｘ １０１１０ｌ８’
ＪをｒｌＸｌｏ ｃｍ Ｊに訂正する。 ７、同第１７頁第５行の「１〜１０×１０ ｃｍ 」を
［１〜１０×１０１５ｃｍ−８」に訂正する。 ８、同第１８頁第２行の「シン用」を「ジョン用」に訂
正する。 ９゜同第１９頁第１６行の「外径２」を「外径φ、」に
訂正する。 １０同第２０頁第１１行の［ＭＯ３ＩＴ７１ Ｊをｒ
ＭＯ３ＳＩＴ７１ Ｊに訂正する。 １１間第２４頁第１７行（７） ［Ｉ Ｘ １０ ”ｃ
ｍ−’ Ｊ ヲｆｉ−Ｉ Ｘ １０１８Ｃ頂−２」に訂
正する。 １２、同第２６頁第１行のｒｌ へｌ０ＸＩＯ”ｃｍ−
’Ｊを” 〜１０”０１６ｃｍ−” Ｊ ｋ−ＮＴ正ｔ
ル。 代理人弁理士 杉 村 暁 秀 外１名
Ｃは本発明の固体撮像装置を構成するＳＩＴの一実施例
を示す図、 第３図および第４図Ａ−Ｄは第２図Ａ−Ｃに示すＳＩＴ
の動作を説明するための図、 第５図Ａ−Ｃは本発明の固体撮像装置の全体の一例の回
路構成および動作を説明するための図、第６図Ａ−Ｈは
第５図Δに示す固体撮像装置の製造プロセスを示す図、 第７図Ａ−Ｃは本発明の固体撮像装置を構成するＳＴＴ
の他の実施例を示す図、 第８図および第９図Ａ−Ｄは第７図Ａ〜０に示すＳＩＴ
の動作を説明するための図、 第１Ｏ図Ａ−Ｊは第７図Ａ−Ｃに示すＳ１１゛を有する
固体撮像装置の製造プロセスを示す図である。 １］、ＩＩ Ｉｆ 〜Ｉｉ ｒｒ＋ｒ＋・−ＭＯ５Ｓ
ｌＴ１２・基板 １３・・ソース拡散層 １４ ソース電極 １５ ゲート絶縁膜１６・・・ゲー
ト電極 １７・ ドレイン拡散層１８・・絶縁膜 １９・ アイソレーション用拡散層 ４１１〜４１−ｍ・・行ライン ４２ 垂直走査回路４
３−１〜４３−ｎ ・・列ライン ４４−１〜４４−ｎ・・列選択トランジスタ４５−１〜
４５−ｎ・・・反選択トランジスタ４６・・・ビデオラ
イン ４７・・・グランドライン４Ｂ・・・水平走査回
路 ４９・・・負荷抵抗５１・・・フィールド絶縁膜
５２・・・受光デバイス部分５３、５６．５８．６１．
６３・・レジスト膜５４ ・周辺回路デバイス部分 ５５・・・ｐウェル ５７・・・電極膜５９・ ソース
拡散層 ６０・・・ドレイン拡散層６２・・コンタクト
穴 ６４・・ソース電極６５・・・ドレイン拡散層 ？
＋・ ＭＯ３ＳＩＴ７２ ・基板 ７３・・・エピタキ
シャル層７４・ ソース拡散層 ７５・ ソース電極７
６・・ゲート絶縁膜 ７７・・ゲート電極７８・・・ド
レイン兼アイソレーンヨン用拡散層７９・・・絶縁膜
＋０１ ・受光デバイス部分１０２、１０６．１０８．
１１０．１１３．１１５ ・・レジスト膜１０３・・・
周辺回路デバイス部分 １０４ ・・ｎ゛層 １０５・ フィールド絶縁膜１０
７ ・・ｐウェル １０９・電極膜１１１ ・・・ソー
ス拡散層 １１２ ・ドレイン拡散層１１４ ・・・コ
ンタクト穴 ＋１６ ・ ソース電極１１７ ・・・ド
レイン電極。 第４図 第５図 ８ 第５図 Ｂ ４□−」しニー良ｕＪ Ｌ 第６図 Ｑ Ｑ 第１０図 第１０図 手続補正書 昭和５９年 ５月２８８ １、事件の表示 昭和５（）年特山 願第８５９０４号 ２、発明の名称 固体撮像装置 ３、補正をする者 事件さの関部 特許出願人 （０３７）オリンパス光学工業株式会社外１名 ５゜ 、ｉｌ’ ｉｌする。 １、明細書第８頁第３行の「電解効」を「電界効」に訂
正する。 ２同第５頁第８行の「・ドレン領域」を「・ドレイン領
域」に訂正する。 ８、同第１２頁第４行の「画素信号をを読」を［ｌｌＩ
ｉ章信号を読」に訂正し、 同頁第１５行の［ビデオライン４６およびグランドライ
ン４７」を「グランドライン４７およびビデオライン４
６」に訂正する。 鴫、同第１８頁第１５行の「設定る。」を「設定する。 」に訂正し、 同頁第１１行の「低レベルは選択」を「低レベルは列選
択」に訂正する。 ５、同第１４頁第２０行の「得られるＱ」を「得られる
。」に訂正する。 ６同第１６頁第１行）ｒ Ｉ Ｘ １０１１０ｌ８’
ＪをｒｌＸｌｏ ｃｍ Ｊに訂正する。 ７、同第１７頁第５行の「１〜１０×１０ ｃｍ 」を
［１〜１０×１０１５ｃｍ−８」に訂正する。 ８、同第１８頁第２行の「シン用」を「ジョン用」に訂
正する。 ９゜同第１９頁第１６行の「外径２」を「外径φ、」に
訂正する。 １０同第２０頁第１１行の［ＭＯ３ＩＴ７１ Ｊをｒ
ＭＯ３ＳＩＴ７１ Ｊに訂正する。 １１間第２４頁第１７行（７） ［Ｉ Ｘ １０ ”ｃ
ｍ−’ Ｊ ヲｆｉ−Ｉ Ｘ １０１８Ｃ頂−２」に訂
正する。 １２、同第２６頁第１行のｒｌ へｌ０ＸＩＯ”ｃｍ−
’Ｊを” 〜１０”０１６ｃｍ−” Ｊ ｋ−ＮＴ正ｔ
ル。 代理人弁理士 杉 村 暁 秀 外１名
Claims (1)
- 【特許請求の範囲】 １、 画素を、半導体基体表面に垂直な方向に電位障壁
を有し、かつ前記半導体基体表面に形成したＭＯＳゲー
ト構造を有する静電誘導トランジスタをもって構成した
ことを特徴とする固体撮像装置。 ２、 前記半導体基体をローまたは真性半導体基板をも
って構成したことを特徴とする特許請求の範囲第１項記
載の固体撮像装置。 ３、 前記半導体基体を、口゛基板の表面にｎ−１真性
半導体またはｐ＝のエピタキシャル層を堆積した複層構
造をもって構成したことを特徴とする特許請求の範囲第
１項記載の固体撮像装置。 ４、 前記半導体基体を、ｐ基板の表面にローまたは真
性半導体のエピタキシャル層を堆積した複層構造をもっ
て構成したことを特徴とする特許請求の範囲第１項記載
の固体撮像装置。 ５、 前記半導体基体の一部を、半導体基体表面に垂直
な方向にｐウェル／ｎ／ｐの複層構造をもって構成する
と共に、この部分に周辺回路デバイスのＮＭＯ３ＦＥＴ
を形成したことを特徴とする特許請求の範囲第４項記載
の固体撮像装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085904A JPS60229368A (ja) | 1984-04-27 | 1984-04-27 | 固体撮像装置 |
| US06/709,804 US4677453A (en) | 1984-04-27 | 1985-03-08 | Solid state image sensor |
| DE19853515013 DE3515013A1 (de) | 1984-04-27 | 1985-04-25 | Festkoerper-bildsensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085904A JPS60229368A (ja) | 1984-04-27 | 1984-04-27 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60229368A true JPS60229368A (ja) | 1985-11-14 |
| JPH0582746B2 JPH0582746B2 (ja) | 1993-11-22 |
Family
ID=13871830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59085904A Granted JPS60229368A (ja) | 1984-04-27 | 1984-04-27 | 固体撮像装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4677453A (ja) |
| JP (1) | JPS60229368A (ja) |
| DE (1) | DE3515013A1 (ja) |
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-
1984
- 1984-04-27 JP JP59085904A patent/JPS60229368A/ja active Granted
-
1985
- 1985-03-08 US US06/709,804 patent/US4677453A/en not_active Expired - Lifetime
- 1985-04-25 DE DE19853515013 patent/DE3515013A1/de active Granted
Patent Citations (1)
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| Publication number | Publication date |
|---|---|
| JPH0582746B2 (ja) | 1993-11-22 |
| DE3515013A1 (de) | 1985-11-07 |
| DE3515013C2 (ja) | 1989-07-27 |
| US4677453A (en) | 1987-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |