JP7149616B2 - 変調画像取り込みのためのシステム及び方法 - Google Patents

Description

本開示は、概して、画素素子及びイメージセンサに関し、より具体的には、画像を取り込むためのシステムに関する。また、本開示は、画素素子が受けた光子束に関連する第１の導電型可動電荷の量を測定するための方法に関する。

イメージセンサで発生した電荷を複数の収集ノードに迅速に誘導する能力は、例えば、飛行時間（ＴｏＦ）イメージングにおける重要な作動である。収集ノード間の切り替えは、従来のＣＭＯＳトランジスタを用いて、又はセンサ自体の中で電荷を誘導することによって行うことができる。例えば、埋め込みフォトダイオードを使用し、またＣＭＯＳスイッチトランジスタを使用して、所与の時間の電荷を蓄積するキャパシタを選択することが可能である。ブリッジ回路では、キャパシタの極性が各サイクルで交互に変わるように、フォトダイオードからの電流がキャパシタにサンプリングされる。変調ＴｏＦ回路では、各サイクルの持続時間が非常に短い複数の測定サイクルで電荷がキャパシタに集められる。ブリッジ回路では、寄生容量が、短いサイクル時間により蓄積電圧と変調速度を制限する。

寄生容量によって引き起こされる制限を回避するために、ＣＭＯＳスイッチを回避するアプローチがあり、電荷はセンサ自体の中で異なる収集ノードに誘導される。そのようなセンサの例は、Ｄａｖiｄ Ｓｔｏｐｐａ他による、０．１８μｍＣＭＯＳイメージングテクノロジにおける１０μｍロックインピクセルに基づく距離イメージセンサと題された公開論文（ＩＥＥＥ ＪＳＳＣ ２０１１）に記載されている。このセンサは、2つのフローティングディフュージョンを備えた埋め込みフォトダイオードである。電荷は、ゲートＧ１及びＧ２によってフローティングディフュージョンのいずれかに誘導される。この構造は埋め込み復調器と呼ばれる。センサをより速く反応させるため、ゲートＧ１及びＧ２は埋め込みフォトダイオードの上に更に延びる。これは、光発生電荷を埋め込みフォトダイオードからフローティングディフュージョンに迅速に転送するのに役立つ。このような埋め込みチャネル復調器は透明なゲート材料を必要とする。

Ｂｅｒｎｈａｒｄ Ｂｕｔｔｇｅｎ他による、スマート画素構造に基づく強固な光学飛行時間距離イメージングと題された公開論文（ＩＥＥＥ ＴＣＡＳ―Ｉ、２００８）において強調されているように、電荷結合素子（ＣＣＤ）を使用して電荷を異なるセンサノードに誘導することも可能である。

Ａｎｄｒｅａｓ Ｓｐｉｃｋｅｒｍａｎｎ他による、フォトゲートベースのアクティブ画素センサを用いたパルス飛行時間３Ｄ－ＣＭＯＳイメージングと題された公開論文（ＥＳＳＣＩＲＣ ２００９）に記載されたフォトゲートベースの回路はフォトゲートセンサを使用する。フォトゲートからの電荷は、４つの転送ゲートを用いて４つのフローティングディフュージョンに転送することができる。レーザによって放射されたパルスは反射してセンサに戻り、反射パルスは４つの測定によって測定され、それぞれが異なるフローティングディフュージョンに誘導される。

２００３年の量子効率変調を用いたＣＭＯＳ準拠３次元画像センシングのためのシステムと題された米国特許ＵＳ６５８０４９６Ｂ２は、光検出器における量子効率変調原理を記載している。量子効率変調は、互いに隣接する２つのフォトダイオードのカソードが電圧源を使用して交互にハイとローにパルス化されるように機能する。電圧源とカソードの間には、集められた電荷がカソード内に残るように、キャパシタがある。右側のカソードに電荷が集められるとき、左側のカソード（ｎ＋）電圧を低く設定し、右側のカソード電圧を高く設定する。これにより、右側の空乏領域はより大きな体積を有し、その結果、より高い量子効率を有する。カソード間の漏れを減らすために使用できる２つのカソード間のゲートもある。ＵＳ６５８０４９６Ｂ２のアプローチはいくつかの欠点を有する。第一に、パルス電圧源がキャパシタを介してカソードに接続するため、キャパシタの静電容量は、カソード静電容量と比較して大きい必要がある。また、カソード静電容量が比較的大きいため、変調による空乏領域の体積の変化は小さく、変調効果はそれほど強くはない。変調効果の強さは、変調によって生じる最大と最小の量子効率の比である変調コントラストによって定義できる。

収集ノードへの容量性接続により空乏領域の体積を変えることによって量子効率を変調することはあまり効率的ではない。変調コントラストを改善するため、Ｃｙｒｕｓ Ｓ． Ｂａｍｊｉ他による、１３０ＭＨｚ及び２ＧＳ／ｓＡＤＣまでの多周波数光復調を備えた５１２×４２４飛行時間イメージセンサ用の０．１３ｍＣＭＯＳシステムオンチップと題された公開論文（ＩＥＥＥ ＪＳＳＣ ２０１５）は、ｐ型電位障壁によって分離される２つのｎディフュージョンの上にポリシリコンゲート（ＰＧ）を使用することを記載している。これにより、ＰＧＡの下のｎドープ領域又はＰＧ Ｂの下のｎドープ領域のいずれかが電荷を引き付ける。これが優れた変調コントラストをもたらす。ｎドープ領域間のｐドープ障壁は、Ａ及びＢディフュージョンの間を電荷が流れるのを防止する。

Ｂａｍｊｉ１５に記載の実施例は、変調された飛行時間アプリケーションに使用できる。変調飛行時間（ＭＴＯＦ）アプリケーション又はパルス飛行時間（ＰＴＯＦ）アプリケーションにおけるアイデアは、例えば、定期刊行物のＳｅｎｓｏｒｓ２０１５、Ｖｏｌ．１５、４６２４-４６４２（ｄｏｉ：１０．３３９０／ｓ１５０３０４６２４）において説明されている。ＭＴＯＦ及びＰＴＯＦの両方において、電荷が生成された時間に応じて光生成電荷を異なるストレージノードに収集し、ストレージノード間を迅速に切り替える必要がある。

ＦＩＧ．０Ａは先行技術を示し、第１の導電型半導体材料の半導体基板１９２の側面を示す。また、第２の導電型半導体材料の裏側導電層１９８も示されている。なお、第１及び第２の導電型半導体材料は、アクセプタドープ（ｐ型半導体）又はドナードープ（ｎ型半導体）のいずれかであり得る。例えば、第１の導電型半導体材料がｎ型半導体である場合、第２の導電型半導体材料はｐ型半導体である。ＦＩＧ．０Ａにおいて、ノード１９４は第２の導電型半導体材料であり、ディープウェル１９５は第１の導電型半導体材料から作られる。裏側導電層１９８の電圧は、例えばワイヤを接続することによって設定することができる。しかしながら、より好ましい裏側導電層１９８の電圧を設定する他の方法がある。例えば、電圧源を裏側導電層１９８に接続する物理的なワイヤがある必要はない。次に、裏側導電層１９８の電圧を設定するためのそのような手段について説明する。

第１の導電型半導体材料がｎ型半導体材料である例を想定する。したがって、ＦＩＧ．０Ａにおいて、ノード１９４はｐ型半導体材料であり、ディープウェル１９５はｎ型半導体材料であり、裏側導電層１９８はｐ型半導体材料であり、基板１９２はｎ型半導体材料である。また、基板１９２は、高抵抗半導体材料（例えば、室温でシリコンに対してキロオームｃｍ単位の抵抗率を有する）である。

ノード１９４が、例えば－３０Ｖのような大きな負電圧に設定されると、基板１９２を通してパンチスルーが発生するので、大きな負電圧、例えば－１５Ｖ（特に、正確な値は基板ドーピングレベル、配置及び寸法に依存する）が、裏側導電層１９８に伝達される。このようなパンチスルーバイアスは、１９８９年の発明者Ｊ．Ｋｅｍｍｅｒ及びＧ．Ｌｕｔｚによる大面積、低静電容量半導体装置と題された米国特許第４８３７６０７号と、これにより参照文献として提供するＡ．Ａｕｒｏｌａ他による切断縁に関する問題を緩和する放射線検出器設計と題された公開論文（Ｉｎｔ．Ｃ．位置検出素子、２０１４）に説明されている。なお、ＣＭＯＳトランジスタはディープウェル１９５に組み込むことができる。また、ディープウェル１９５を使用する代わりに、単純なｎウェル１９６（すなわち、第１の導電型のもの）及びｐウェル１９７（すなわち、第２の導電型のもの）を使用してトランジスタを形成することができる。また、パンチスルーバイアスが機能するためには、ウェル（１９５及び１９６）とノード１９４との間に十分に大きな距離が必要である。例えば、ウェル１９５とノード１９４との間、ならびにｎウェル１９６とノード１９４との間の距離は十分に大きい必要がある。上記の例では、ウェル１９５及び１９６を５Ｖに、ウェル１９７を０Ｖにバイアスすることができる。

裏側バイアスの他の変形例は、ＦＩＧ．０Ｂに示す一般的に知られている方法である。ノード１９４は第２の導電型半導体材料であり、基板１９３は高抵抗率の第２の導電型半導体材料であり、裏側導電層１９８は第２の導電型半導体材料であり、ディープウェル１９５は第１の導電型半導体材料であり、ウェル１９６は第１の導電型半導体材料であり、ウェル１９７は第２の導電型半導体材料である。この場合、ノード１９４、基板１９３、及び裏側導電層１９８は、第２導電型の半導体材料から作られる。

この例において、第１の導電型半導体材料がｎ型半導体材料であり、目的は、裏側導電層１９８の電圧を大きな負の電位、例えば、－１５Ｖに設定することであると仮定する。この場合、ノード１９４、基板１９３、及び裏側導電層１９８は、ｐ型半導体材料である。裏側導電層１９８は大電流を駆動する必要がない（本開示の場合、裏側導電層１９８における電圧も約－１５Ｖである）。また、この例では、ウェル１９５及び１９６を５Ｖに、ウェル１９７を０Ｖにバイアスすることができる。

注目すべきことは、ウェル１９７は狭く、例えばウェル１９６のような第１の導電型ウェルによって囲まれなければならないことである。前記包囲及び高抵抗基板によって、周囲ウェル１９６は、ウェル１９７と裏側導電層１９８との間の抵抗接続を遮断し、ウェル１９７が裏側導電層１９８をバイアスするのを防ぐ。また、ウェル１９６とノード１９４、ならびにウェル１９５とノード１９４を隔てる距離は、この裏側導電層バイアス方式が機能するために十分に大きくなければならない。ＣＭＯＳトランジスタはウェル１９５、及び／又はウェル１９６及び１９７に配置することができる。典型的には、ＦＩＧ．０Ａ及び０Ｂの構造は、イメージセンサチップの周辺に配置される。ＦＩＧ．０Ａ及び０Ｂの右側は画素アレイが始まる位置の例示的な図を示す。

さらに、相関二重サンプリングを用いたグローバルシャッターイメージングの問題は、信号取得と読み出しが同時に行われないことである。その結果、光信号の一部が失われ、取得信号が低下する。例えば、発明者Ｒ．Ｄａｎｉｅｌ ＭｃＧｒａｔｈとＲ．Ｍｉｃｈａｅｌ Ｇｕｉｄａｓｈによる２００８年のグローバルシャッターを備えた埋め込みフォトダイオード画素と題した米国特許ＵＳ７３６１８７７Ｂ２では、センスノード、遮蔽されたセンスノード及びフローティングディフュージョンが用いられている。まず、センスノードとフローティングディフュージョンをリセットするリセット段階があり、その後に積分が続く。次に、画像がセンスノードに取り込まれ、積分期間の後、遮蔽されたセンスノードに転送される。これに続いて、リセット値及び信号値が読み出され、この読み出し中にセンサノードに到達した信号は失われる。

光照射野（通常は特定の波長）を放射し、反射光照射野（放射された光から生じる）をイメージセンサで測定するアイデアによるアプリケーションの分野が存在する。背景光（周囲光など）から生じ、イメージセンサが受ける光は、光照射野イメージングの観点からは望ましくない。信号対背景比（ＳＢＲ）を改善する１つの方法は、特定の波長の光を放射し、イメージセンサの前で他の波長を光学的に除去することである。しかしながら、光学フィルタの通過帯域の背景光は残る。そのような光学フィルタは、通常の強度画像も取り込むマルチモードセンサとしてのイメージセンサの使用を妨げる。ＳＢＲを改善するもう１つの方法は、より強い出力で光照射野に放射することである。これは電力消費を増加させ、また、眼の安全基準はＳＢＲを著しく改善するような量で連続的に光を放射する可能性を制限する。特に、眼の安全基準は、放射された光照射野に対して最大許容平均出力及び個々のパルス出力を設定している。

光照射野は、均一化又はパターン化することができる。パターン化された光照射野による例示的なアプリケーションは、発明者Ａｌｅｘａｎｄｅｒ Ｓｈｐｕｎｔ及びＺｅｅｖ Ｚａｌｅｖｓｋｙによる２０１１年の三次元センシングのための深さ変化光照射野と題された公開米国特許出願ＵＳ２００８／０１０６７４６に説明されているように、既知の光のパターンの反射の変形に基づいて距離を推測する距離検出器である。

本開示は、改良された画素素子を提供しようとするものである。

本開示はまた、画素素子が受けた光子束に関連する第１の導電型可動電荷の量を測定する方法を提供しようとするものである。

本開示はさらに、画像を取り込むためのシステムを提供しようとするものである。

本開示のさらなる目的は、先行技術において直面する問題を少なくとも部分的に克服する解決策を提供することである。

第１の態様において、本開示の実施形態は、
第１又は第２の導電型の半導体基板を有し、前記半導体基板は表側と裏側とを備え、前記半導体基板は光子束に露光するように構成され、前記光子束を第１及び第２の導電型可動電荷に変換し、
前記半導体基板の前記表側に配置され、第１の導電型半導体材料の第１の一次電荷収集ノードを有し、
前記半導体基板の前記表側に配置され、第２の導電型半導体材料の少なくとも１つの周辺ノードを有し、前記少なくとも１つの周辺ノードは前記第１の一次電荷収集ノードを少なくとも部分的に囲み、
前記第１の一次電荷収集ノードと前記少なくとも１つの周辺ノードとに直接接続された回路を有し、
前記回路は、前記第１の一次電荷収集ノードへの／からの、第１のリセット電圧を接続及び遮断する第１のスイッチと、前記少なくとも１つの周辺ノードに周辺ノード電圧を供給する手段と、前記第１の一次電荷収集ノードによって収集された前記第１の導電型可動電荷の量を測定する第１の測定手段とを備え、
前記半導体基板の前記裏側に配置され、前記第２の導電型可動電荷を収集して導電するように構成され、バイアス電圧に電気的に接続されるように構成された裏側導電層を有し、
前記第２の導電型半導体材料の第１の変調ノードを有し、
前記第１の変調ノードは、前記半導体基板の前記表側に配置され、前記第１の一次電荷収集ノードによって少なくとも部分的に囲まれ、前記第１の一次電荷収集ノードは、前記第１の変調ノードと前記少なくとも１つの周辺ノードとの間を電気的に絶縁するように構成され、そして前記第１の変調ノードは第１の変調電圧源に電気的に接続され、前記第１の変調電圧源は、前記周辺ノード電圧から独立している、画素素子を提供する。

第２の態様において、本開示の実施形態は、画素素子が受けた光子束に関連する第１の導電型可動電荷の量を測定する方法を提供し、前記画素素子は、半導体基板と、第１の一次電荷収集ノードと、第２の一次電荷収集ノードと、第１の変調ノードと、第２の変調ノードと、第１のスイッチ及び第２のスイッチを備えた回路と、を有し、前記方法は、
（ｉ）前記半導体基板の体積を少なくとも５０％まで空乏化させる値にバイアス電圧（Ｖｂｓ）を設定することによって、前記半導体基板内の体積を空乏化させ、
（ｉｉ）第１のリセット電圧（Ｖｒ＿ａ）を供給し、
（ｉｉｉ）第２のリセット電圧（Ｖｒ＿ｂ）を供給し、
（ｉｖ）前記第１のスイッチをオンにすることにより前記第１の一次電荷収集ノードを前記第１のリセット電圧（Ｖｒ＿ａ）に接続し、
前記第１のスイッチをオフにすることにより前記第１の一次電荷収集ノードを前記第１のリセット電圧（Ｖｒ＿ａ）から遮断し、
これにより前記第１の一次電荷収集ノードをリセットし、
（ｖ）第２のスイッチをオンにすることにより前記第２の一次電荷収集ノードを前記第２のリセット電圧（Ｖｒ＿ｂ）に接続し、
前記第２のスイッチをオフにすることにより前記第２の一次電荷収集ノードを前記第２のリセット電圧（Ｖｒ＿ｂ）から遮断し、
これにより第２の一次電荷収集ノードをリセットし、
（ｖｉ）前記第１の一次電荷収集ノードと前記第１の変調ノードの間の第１の逆バイアス電圧を上昇させる値に第１の変調電圧（Ｖｍ＿ａ）を設定することにより第１の電荷収集体積を縮小させ、前記第２の一次電荷収集ノードと前記第２の変調ノードの間の第２の逆バイアス電圧を低下させる値に第２の変調電圧（Ｖｍ＿ｂ）を設定することにより第２の電荷収集体積を拡大させ、
第１の期間を待ち、
前記第１の期間の後、前記第１の一次電荷収集ノードと前記第１の変調ノードの間の第１の逆バイアス電圧を低下させる値に前記第１の変調電圧（Ｖｍ＿ａ）を設定することにより前記第１の電荷収集体積を拡大させ、前記第２の一次電荷収集ノードと前記第２の変調ノードの間の第２の逆バイアス電圧を上昇させる値に第２の変調電圧（Ｖｍ＿ｂ）を設定することにより前記第２の電荷収集体積を縮小させ、
第２の期間待つ、
というサイクルの間、前記第１及び第２の一次電荷収集ノードに前記第１の導電型可動電荷を蓄積し、
（ｖｉｉ）前記第１の一次電荷収集ノード及び前記第２の一次電荷収集ノードの電圧レベル（Ｖｃ＿ａ、Ｖｃ＿ｂ）を特定することによりステップ（ｖｉ）のサイクル中に蓄積された前記第１の導電型可動電荷の量を測定する。

第３の態様において、本開示の実施形態は、画素素子が受けた光子束に関連する第１の導電型可動電荷の量を測定する方法を提供し、前記画素素子は、半導体基板と、第１の一次電荷収集ノードと、二次電荷収集ノードと、第１の変調ノードと、周辺ノードと、第１のスイッチを備える回路と、を有し、前記方法は、
（ａ）前記半導体基板の体積を少なくとも５０％まで空乏化させる値にバイアス電圧（Ｖｂｓ）を設定することにより前記半導体基板内の体積を空乏化し、
（ｂ）第１のリセット電圧（Ｖｒ）を供給し、
（ｃ）第３の電圧（Ｖｘ）を供給し、
（ｄ）前記第１のスイッチをオンにすることにより前記第１の一次電荷収集ノードを前記第１のリセット電圧（Ｖｒ）に接続し、
前記第１のスイッチをオフにすることにより前記第１の一次電荷収集ノードを前記第１のリセット電圧（Ｖｒ）から遮断し、
これにより前記第１の一次電荷収集ノードをリセットし、
（ｅ）前記第１の一次電荷収集ノードと前記第１の変調ノードの間の第１の逆バイアス電圧を上昇させる値に第１の変調電圧（Ｖｍ）を設定することにより第１の電荷収集体積を縮小させ、前記二次電荷収集ノードと前記周辺ノードの間の第３の逆バイアス電圧を上昇させる値に前記第３の電圧（Ｖｘ）を設定することにより第２の電荷収集体積を拡大させ、
第３の期間を待ち、
前記第３の期間の後、前記第１の一次電荷収集ノードと前記第１の変調ノードの間の第１の逆バイアス電圧を低下させる値に前記第１の変調電圧（Ｖｍ、Ｖｍ）を設定することにより前記第１の電荷収集体積を拡大させ、前記２次電荷収集ノードと前記周辺ノードとの間の前記第３の逆バイアス電圧を低下させる値に前記第３の電圧（Ｖｘ）を設定することにより前記第２の電荷収集体積を縮小させ、
第４の期間を待つ、
というサイクルの間に前記第１の一次電荷収集ノードと前記２次電荷収集ノードに第１の導電型可動電荷を蓄積し、
（ｆ）前記第１の一次電荷収集ノードの電圧レベル（Ｖｃ）を特定することによりステップ（ｅ）のサイクルの間に蓄積された前記第１の導電型可動電荷の量を測定する。

第４の態様において、本開示の一実施形態は、画像を取り込むためのシステムであって、イメージセンサを有し、前記イメージセンサは、上記第１の態様の画素素子のマトリクスと、コントローラとを備え、前記画素素子は前記コントローラに接続されているシステムを提供する。

本開示の実施形態は、従来技術における前述の問題を実質的に排除するか、少なくとも部分的に対処し、例えば、飛行時間（ＴｏＦ）イメージング、光照射野イメージング、ハイダイナミックレンジ（ＨＤＲ）イメージング、信号対背景比（ＳＢＲ）の改善、及び、画素並列信号処理等の様々なアプリケーションにおいて使用するための画素素子内の電荷収集ノードの量子効率の変調を可能にする。

本開示のさらなる態様、効果、特徴及び目的は、後に添付の特許請求の範囲と併せて理解される例示的な実施形態の図面及び詳細な説明から明らかになるであろう。

本開示の特徴は、添付の特許請求の範囲によって定義されるように、本開示の範囲から逸脱することなく、様々な組合せで組み合わされる余地があることが理解されよう。

上記概要、ならびに以下の例示的な実施形態の詳細な説明は、添付の図面と併せて読むとより良く理解される。本開示を例示する目的で、本開示の例示的な構成を図面に示す。しかしながら、本開示は、ここに開示されている特定の方法及び手段に限定されない。また、当業者は、図面が一定の縮尺ではないことを理解するであろう。可能な限り、同様の要素は同一の番号で示している。

以下の図を単なる例示として参照しながら本開示の実施形態を説明する。
ＦＩＧ．０Ａ、Ｂ（従来技術）は、裏側導電層をバイアスする例を示す。 ＦＩＧ．１Ａ、Ｂは画素素子を示す。 ＦＩＧ．１Ｃは本開示の第１実施形態による画素素子から作られたイメージセンサを示す。 ＦＩＧ．２Ａ、Ｂは画素素子を示す。 ＦＩＧ．３は本開示の第２実施形態による画素素子から作られたイメージセンサを示す。 ＦＩＧ．４Ａは本開示の第３実施形態による画素素子を示す。 ＦＩＧ．４Ｂは画素素子を示す。 ＦＩＧ．４Ｃは本開示の第４実施形態による画素素子から作られたイメージセンサを示す。 ＦＩＧ．５Ａ、Ｂは画素素子を示す。 ＦＩＧ．５Ｃ、Ｄは画素素子を示す。 ＦＩＧ．６は本開示の第５実施形態による画素素子から作られたイメージセンサを示す。 ＦＩＧ．７Ａ、Ｂは本開示の様々な実施形態による画素素子を示す。 ＦＩＧ．７Ｃ、Ｄは本開示の様々な実施形態による画素素子を示す。 ＦＩＧ．７Ｅ、Ｆは本開示の様々な実施形態による画素素子を示す。 ＦＩＧ．７Ｇ、Ｈは本開示の様々な実施形態による画素素子を示す。 ＦＩＧ．７Ｊ、Ｋは本開示の様々な実施形態による画素素子を示す。 ＦＩＧ．７Ｌ、Ｍは本開示の様々な実施形態による画素素子を示す。 ＦＩＧ．７Ｎ、Ｐは本開示の様々な実施形態による画素素子を示す。 ＦＩＧ．７Ｑ、Ｒは本開示の様々な実施形態による画素素子を示す。 ＦＩＧ．８Ａは、本開示の実施形態によって、どのようにして画素素子の量子効率を変調してそれらの電荷収集体積を変化させることができるのかを示す例示である。 ＦＩＧ．８Ｂは、本開示の実施形態によって、どのようにして画素素子の量子効率を変調してそれらの電荷収集体積を変化させることができるのかを示す例示である。 ＦＩＧ．８Ｃは、本開示の実施形態によって、どのようにして画素素子の量子効率を変調してそれらの電荷収集体積を変化させることができるのかを示す例示である。 ＦＩＧ．８Ｄは、本開示の実施形態によって、どのようにして画素素子の量子効率を変調してそれらの電荷収集体積を変化させることができるのかを示す例示である。 ＦＩＧ．８Ｅは、本開示の実施形態によって、どのようにして画素素子の量子効率を変調してそれらの電荷収集体積を変化させることができるのかを示す例示である。 ＦＩＧ．８Ｆは、本開示の実施形態によって、どのようにして画素素子の量子効率を変調してそれらの電荷収集体積を変化させることができるのかを示す例示である。 ＦＩＧ．９Ａ、Ｂは、本開示の実施例によって、どのようにして画素素子の量子効率を変調してそれらの電荷収集体積を変化させることができるかのを示す他の例示である。 ＦＩＧ．１０Ａ、Ｂは、本開示の実施形態によって、どのようにして画素素子の量子効率を変調してそれらの電荷収集体積を変化させることができるのかを示す更に別の例示である。 ＦＩＧ．１０Ｃ、Ｄは、本開示の実施形態によって、どのようにして画素素子の量子効率を変調してそれらの電荷収集体積を変化させることができるのかを示す更に別の例示である。 ＦＩＧ．１０Ｅは、本開示の実施形態によって、どのようにして画素素子の量子効率を変調してそれらの電荷収集体積を変化させることができるのかを示す更に別の例示である。 ＦＩＧ．１１Ａ－Ｃは、本開示の実施形態によって、どのようにして画素素子の量子効率を変調してそれらの電荷収集体積を変化させることができるのかを示す更に別の例示である。 ＦＩＧ．１２Ａ、Ｂは、本開示の様々な実施形態による、画素素子の回路の概略図である。 ＦＩＧ．１２Ｃ、Ｄは、本開示の様々な実施形態による、画素素子の回路の概略図である。 ＦＩＧ．１３は、本開示の実施形態による画素素子の回路の概略図である。 ＦＩＧ．１４Ａは、本開示の実施形態によって、どのようにして電荷の収集を変調できるのかを示す概略図である。 ＦＩＧ．１４Ｂは、本開示の実施形態によって、どのようにして電荷の収集を変調できるのかを示す概略図である。 ＦＩＧ．１５は、本開示の実施形態による画素素子の回路の概略図である。 ＦＩＧ．１６は、画像を取り込むためのシステムの例示的なパルス飛行時間（ＰＴＯＦ）実施の概略図である。 ＦＩＧ．１７は、本開示の実施形態による例示的なＰＴＯＦの実施例を示すフローチャートである。 ＦＩＧ．１８は、本開示の実施形態による、画像を取り込むためのシステムの例示的なグローバルシャッター（ＧＳ）イメージングの実施の概略図である。 ＦＩＧ．１９は、本開示の実施形態による、前述のシステムにおけるパルス光照射野を有する発光体の例示的な実施例の概略図である。 ＦＩＧ．２０Ａは、本開示の実施形態による画素回路のマルチモードイメージング能力の概略図である。 ＦＩＧ．２０Ｂは、本開示の実施形態による、２つの一次電荷収集ノードと１つの二次電荷収集ノードとを有する画素素子の概略図である。 ＦＩＧ．２１Ａは、本開示の実施形態による、調整注入の使用の概略図である。 ＦＩＧ．２１Ｂは、本開示の実施形態による、調整注入の使用の概略図である。 ＦＩＧ．２１Ｃは、本開示の実施形態による、調整注入の使用の概略図である。 ＦＩＧ．２２は、本発明の実施形態による、画素素子の電界分布の図である。

添付の図面において、番号は、その番号が上に位置する部分又はその番号が隣接する部分を表すために使用される。番号は、番号と部分を結ぶ線で特定される部分に関連する。図面中の部分及びノードは番号付けによって識別され、同様の番号付けはすべての図面を通して同様の構成要素に適用される。例えば、周辺ノードは全ての図面において１０２として特定される。

以下の詳細な説明は、本開示の実施形態及びそれらを実施することができる方法を説明する。本開示を実施するいくつかの態様が開示されているが、当業者は、本開示を実行又は実施するための他の実施形態も可能であることを認識するであろう。

第１の態様において、本開示の実施形態は、
第１又は第２の導電型の半導体基板を有し、前記半導体基板は表側と裏側とを備え、前記半導体基板は光子束に露光し、前記光子束を第１及び第２の導電型可動電荷に変換するように構成され、
前記半導体基板の前記表側に配置され、第１の導電型半導体材料の第１の一次電荷収集ノードを有し、
前記半導体基板の前記表側に配置され、第２の導電型半導体材料の少なくとも１つの周辺ノードを有し、前記少なくとも１つの周辺ノードは前記第１の一次電荷収集ノードを少なくとも部分的に囲み、
前記第１の一次電荷収集ノードと前記少なくとも１つの周辺ノードとに直接接続された回路を有し、前記回路は、
前記第１の一次電荷収集ノードへの／からの、第１のリセット電圧を接続及び遮断する第１のスイッチと、
前記少なくとも１つの周辺ノードに周辺ノード電圧を供給する手段と、
前記第１の一次電荷収集ノードによって収集された前記第１の導電型可動電荷の量を測定する第１の測定手段とを備え、
前記半導体基板の前記裏側に配置され、前記第２の導電型可動電荷を収集して導電するように構成され、バイアス電圧に電気的に接続されるように構成された裏側導電層を有し、
前記第２の導電型半導体材料の第１の変調ノードを有し、前記第１の変調ノードは、
前記半導体基板の前記表側に配置され、
前記第１の一次電荷収集ノードによって少なくとも部分的に囲まれ、前記第１の一次電荷収集ノードは、前記第１の変調ノードと前記少なくとも１つの周辺ノードとの間を電気的に絶縁するように構成され、
第１の変調電圧源に電気的に接続され、前記第１の変調電圧源は、前記周辺ノード電圧から独立している画素素子を提供する。

このような画素素子の例は、後にＦＩＧ．１２Ａ及び１Ｂと共に示す。

本開示全体を通して、「直接接続された」というフレーズが使用されるとき、それは構成要素が互いに直接接続され（すなわち接続が直流（ＤＣ）電流を伝えることができる）、実際には直流接続がその間に容量性接続を有さないことを意味する。

第１及び第２の導電型半導体材料は、アクセプタドープされるか（すなわち、ｐ型半導体）又はドナードープされるか（すなわち、ｎ型半導体）、のいずれかであり得ることが理解されよう。言い換えれば、第１の導電型半導体材料がｎ型半導体である場合、第２の導電型半導体材料はｐ型半導体であり、あるいはその逆である。一例として、少なくとも１つの周辺ノード及び／又は第１の変調ノードは、第２の導電型半導体材料のドーピングによって形成することができる。任意の選択により、少なくとも１つの周辺ノードは、トランジスタを組み込むことができるウェルの形で実施される。

本開示を通して、半導体基板という用語は、半導体ウェハの本来のドーピングを有する体積、すなわち、半導体処理中に変化しないままの体積を指す。特に、例えば電荷収集ノード、変調ノード、及び周辺ノードを製造するためにドープされた体積は、「半導体基板」とはみなさない。

第１の変調ノードの第１の変調電圧Ｖｍは、第１の一次電荷収集ノードの近傍（すなわち、第１の一次電荷収集ノード、第１の変調ノード及び少なくとも１つの変調ノードの下の基板体積）の電界分布を変え、これにより、第１の一次電荷収集ノードの量子効率が変調される。本開示を通して、「量子効率を変調する」という表現は、所与の電荷収集ノードに関して電荷収集体積のサイズを変更することを指す。言い換えれば、所与の電荷収集ノードに関する電荷収集体積は、第１の導電型可動電荷を関連する電荷収集ノードに向けてドリフトさせるように配向された電界を有する体積である。入射光子束は、使用中にイメージセンサの表面に着地する（到達／衝突する）（入射光束は、通常、単位面積当たりの表面が受ける放射束（放射照度）によって定量化される）。電荷収集ノードの体積が変化すると、光子束に露光される表面に投影した電荷収集体積の領域にも影響を及ぼす。したがって、一定の放射照度では、より小さい電荷収集体積ほど、光生成された第１の導電型可動電荷キャリアを、より少なく集める傾向があり、より大きい電荷収集体積ほど、光生成された第１の導電型可動電荷キャリアを、より多く集める傾向がある。なお、光子束に露光される表面に投影した電荷収集体積の面積は単純化であり、表面に投影した面積は、電荷収集体積が表面に投影される深さに依存する。また、短い波長の光子は長い波長の光子よりも表面近くで吸収される傾向がある。実際には、電荷収集体積の面積という用語は単純化を意味し、「電荷収集領域」の用語の使用は動作を概念的に説明するのに有用であることに注意するのが好ましい。

本開示を通して、電荷収集ノードという用語は、近傍に光生成電荷が収集されるノードを指し、変調ノードという用語は、対応する電荷の量子効率における前述の変調を容易にするために使用されるノードを指す。

任意の選択により、第１の変調電圧Ｖｍは少なくとも２つの電圧により供給することができ、第１の電圧Ｖｍ＝Ｖｈｑは第１の一次電荷収集ノードを高量子効率状態にし、第２の電圧Ｖｍ＝Ｖｌｑは第１の一次電荷収集ノードを低量子効率状態にする。本開示を通して、Ｖｈｑは、高量子効率状態を達成するために使用されるべき変調電圧を表し、一方、Ｖｌｑは、低量子効率状態を達成するために使用されるべき変調電圧を表す。

中間変調電圧レベルも使用できることが理解されよう。本開示を通して、Ｖｉｎｔ＿Ｈは中間の高量子効率状態を達成するために使用されるべき変調電圧を表し、Ｖｉｎｔ＿Ｌは中間の低量子効率状態を達成するために使用されるべき変調電圧を表す。

さらに任意の選択により、第１の変調電圧Ｖｍは、第１の一次電荷収集ノードの量子効率の正確な制御のために連続した値に設定される。

電荷収集ノード、変調ノード及び周辺ノードの、幅、深さ及びドーピング濃度又は外形は、量子効率変調の効率に影響を与えることが理解されよう。

１つの実施形態では、画素素子は、半導体基板の表側に配置された、第１の導電型半導体材料の二次電荷収集ノードをさらに有する。

本開示を通して、「一次電荷収集ノード」という用語は、変調ノードを少なくとも部分的に囲む電荷収集ノードを指し、一方、「二次電荷収集ノード」という用語は、変調ノードの無い（つまり、いかなる変調ノードも囲まない）電荷収集ノードを指す。本開示において、一次電荷収集ノードであるか二次電荷収集ノードであるかを特定せずに電荷収集ノードに言及する場合、それは一次電荷収集ノード又は二次電荷収集ノードのいずれかであり得る。

別の実施形態において、画素素子は、半導体基板の表側に配置された、第１の導電型半導体材料の第２の一次電荷収集ノードをさらに有する。任意の選択により、その場合、画素素子は、第２の導電型半導体材料の第２の変調ノードをさらに有し、第２の変調ノードは、
前記半導体基板の前記表側に配置され、
前記第２の一次電荷収集ノードによって少なくとも部分的に囲まれ、前記第２の一次電荷収集ノードは、前記第２の変調ノードと前記少なくとも１つの周辺ノードとの間を電気的に絶縁するように構成され、
第２の変調電圧源に電気的に接続され、前記第２の変調電圧源は前記周辺ノード電圧から独立しており、
前記回路は、
前記第２の一次電荷収集ノードへの／からの第２のリセット電圧を接続及び遮断する第２のスイッチと、
前記第２の一次電荷収集ノードによって収集された前記第１の導電型可動電荷の量を測定する第２の測定手段と、をさらに備える。

任意の選択により、所与の一次電荷収集ノードは連続的なリング形状をしている。あるいは、任意の選択により、所与の一次電荷収集ノードはリングに間隙を有する。連続的なリングは、例えば、長方形、丸みを帯びた角を有する長方形、楕円形、円形などの任意の適切な形状にすることができる。

所与の一次電荷収集ノードのリングに間隙がある場合、可動性の第１の導電型電荷キャリアの層が、半導体－絶縁体界面の半導体材料の内部で間隙に任意に導入される。可動性の第１の導電型電荷キャリアの層は、一次電荷収集ノードと同じ電圧になる。

所与の一次電荷収集ノードの量子効率がその対応する変調ノードにおける変調電圧Ｖｍによって変調され得る限り、変調ノード及びそれらの対応する電荷収集ノードの相対的な配置及び形状は自由に選択され得ることが理解されよう。周辺ノードと変調ノードとの間には十分に高い障壁があり、基本的にそれらの間の電流の流れを妨げる。

画素素子は、第１の導電型半導体材料の複数の電荷収集ノードを含むことができ、両方の電荷収集ノードが一次であるか、電荷収集ノードの１つが二次であるかにかかわらず、２つに限定されない。一例として、所与の画素素子は、例えば、後にＦＩＧ．４Ａと共に示すように、３つの一次電荷収集ノードを含むことができる。別の例として、所与の画素素子は、例えば、後にＦＩＧ．４Ｂと共に示すように、４つの一次電荷収集ノードを有することができる。

１つの実施態様において、画素素子は第１の導電型半導体材料の複数の一次電荷収集ノードを有し、各一次電荷収集ノードは半導体基板の表側に配置される。任意の選択により、そのような場合、画素素子は、各一次電荷収集ノードに対応する第２の導電型半導体材料の変調ノードも有し、変調ノードは、
前記半導体基板の前記表側に配置され、
対応する一次電荷収集ノードによって少なくとも部分的に囲まれ、前記一次電荷収集ノードは、前記変調ノードと前記少なくとも１つの周辺ノードとの間の電気的絶縁を供給するように構成され、
対応する変調電圧源に電気的に接続され、前記変調電圧源は前記周辺ノード電圧から独立している。

さらに、そのような場合、各一次電荷収集ノードについて、回路は、
前記一次電荷収集ノードへの／からの対応するリセット電圧を接続及び遮断するスイッチと、
前記一次電荷収集ノードによって収集された前記第１の導電型可動電荷の量を測定するための測定手段とを更に有する。

さらに、任意の選択により、そのような場合（画素素子が複数の電荷収集ノードを有する場合）、電荷収集ノード及び／又は変調ノードは、異なるグループを形成するように接続される。任意の選択により、これに関して、同じグループの一次電荷収集ノードが互いに接続されている。そのような場合、そのように接続された一次電荷収集ノードの変調ノードは、一緒に制御され得る。同様のグループ分けは、電荷収集ノード及び／又は変調ノードのすべての組み合わせに任意に適用される。

さらに、任意の選択により、そのような画素素子のマトリクスによってイメージセンサが実施されるとき、電荷収集ノード及び／又は変調ノードが、これらの画素素子の間で接続される（即ち、グループ化される）。そのような接続は、画素間接続と呼ぶことができる。

リセット電圧Ｖｒが、全ての一次及び／又は二次電荷収集ノードに対して同じである必要はないことが理解されよう。極端な場合、リセット電圧Ｖｒ又は電圧Ｖｘは、そのような画素素子のマトリクス内の所与の画素素子内及び／又はすべての一次及び／又は二次電荷収集ノードに対して異なり得る。また、リセット電圧を変更して、一次電荷収集ノードと二次電荷収集ノードの両方の量子効率を変調することができる。これは、対応する変調ノードを使用して一次電荷収集ノードの量子効率を変調することに加えて、一次電荷収集ノードの量子効率を変調する別の方法である。

さらに、任意の選択により、回路は、独立して又はグローバル制御信号と共に変調ノードを制御することができる計算回路で増強される。どの一次電荷収集ノードが高量子効率状態にあるかを局所的に測定する能力は、センサレベル処理を利用する新規の画像取得方式において役割を果たす。

さらに、任意の選択により、画素素子は、半導体基板の裏側から光子束を受けるように構成される。

電荷収集ノード、周辺ノード、変調ノード及び回路が半導体基板の表側上に製造されるときでも、画素素子はその裏側から照らされ得ることが理解されよう。このような裏側照射は、開口率及び量子効率を高めるという点で有益である。実際には、より効果的な裏側照射を得るために半導体基板を裏側から薄くすることが有益である。

本開示の実施形態による量子効率変調をさらに改良する１つの方法は、半導体基板のドーピング濃度を下げることによって半導体基板の抵抗率を高めることである。好ましい抵抗率レベルは、例えば、デバイスの幾何学的形状及びケースバイケースで決定される他の要件に依存する。高抵抗基板とみなされるものは、材料と温度によって異なる。室温のシリコンの場合、約１００オームｃｍから固有の抵抗率までの範囲内の抵抗率は、高い抵抗率とみなすことができる。好ましくは、５００オームｃｍから固有の抵抗率までのさらに高い抵抗率を使用することができる。量子効率変調は高抵抗率基板において、より効果的である。なぜなら、変調電圧Ｖｍの効果は、低抵抗率基板と比較して、高抵抗率基板では、距離による減衰が少ないためである。言い換えれば、変調電圧Ｖｍは、高抵抗率基板において、より大きな基板体積に影響を及ぼす。したがって、電荷のドリフトの原因となる空乏領域に起因して生成される電界は、所与の逆バイアスでより大きな体積に及ぶ。一般に、抵抗率はドーピング濃度に相関する。例えば、３００Ｋの温度の５ｅ１３／ｃｍ^３のアクセプタ（ボロン）ドープシリコンは、約２７０オームｃｍの抵抗率をもたらす。また、３００Ｋの温度で１ｅ１４／ｃｍ^３のホウ素ドープシリコンは、約１３０オームｃｍの抵抗率をもたらす。（表記１ｅ１４は１０の１４乗、即ち、１０^１４と等価である。)

任意の選択により、これに関して、半導体基板は、最大１ｅ１４原子／ｃｍ^３のドーピング濃度を有する高抵抗基板である。更に任意の選択により、半導体基板は、最大５ｅｌ３原子／ｃｍ^３のドーピング濃度を有する高抵抗率基板である。

典型的な裏側照射型画素素子は、１０マイクロメートル未満の厚さの半導体基板を使用することが理解されよう。本開示の実施形態による画素素子は、数百マイクロメートルの大きな基板厚さで良く機能する。このような半導体基板を厚型薄化基板と呼ぶことができる。特に、より厚い基板（例えば、５０マイクロメートル程度以上の厚さを有する）は、例えば、近赤外光に対する改良された量子効率及び支持ダイなしで行う可能性などの多くの利点を有する。基板の厚さが約５０マイクロメートル以下の場合、支持ダイ（例えば読み出しチップ）が画素素子のＣＭＯＳ側に取り付けられる。そうでなければ、チップを物理的に強化するための他の手段が必要とされる。これは従来のイメージセンサにおいて、より複雑で高価な製造を招く。

たとえ薄化基板が高い抵抗率を有していても、量子効率変調は空乏化された体積を拡張することに関する改善を可能にする。半導体基板が実質的に完全に空乏化すると、電荷は実質的に画素素子の下の基板全体から収集される。これは変調コントラストを潜在的に改善する。なぜなら、電荷を集める電荷収集体積（すなわち、画素の下の基板）が大きく、低量子効率状態にある電荷収集ノードは、電荷収集ノードのすぐ近くから電荷を集めるからである。

前述のように、裏側導電層はバイアス電圧（Ｖｂｓ）に電気的に接続されるように構成される。これは、画素素子内の半導体基板を完全に空乏化するのを助け、より良い量子効率及び変調コントラストの達成を容易にする。基本的に画素素子の下の半導体基板全体は、一次（及び／又は二次）電荷収集ノードと画素素子の裏側との間に十分に大きな電位差を構成することによって空乏化することができる。

Ｃｙｒｕｓ Ｓ．Ｂａｍｊｉ他による、１３０ＭＨｚ及び２ＧＳ／ｓＡＤＣまでの多周波数光復調を備えた５１２×４２４飛行時間イメージセンサ用の０．１３ｍＣＭＯＳシステムオンチップと題する出版された論文（ＩＥＥＥＪＳＳＣ ２０１５）に記載されている実施例と比較して、本開示の実施形態は、特に画素素子が裏側から照らされる場合、及び基板が実質的に完全に空乏化している場合に、より良い変調コントラストを提供する。本開示の実施形態は、特に近赤外光を検出する場合に、より良い量子効率も提供する。また、Ｂａｍｊｉ１５に記載されている回路はまた、本開示の実施形態による回路と比較して、収集された電荷を所与の電荷収集ノードから統合ノードへ移動させる点でより遅い。なぜなら、電荷収集ノードと統合ノードの間に高抵抗領域があるからである。本開示の実施形態では、収集ノードは光生成電荷を引き付け、読み出し回路に直接接続され、別個の統合ノードは必要でない。さらに、本開示の実施形態による画素素子は、Ｂａｍｊｉ１５とは対照的にＣＭＯＳ互換である。

半導体基板の裏側は、それを導電性にして裏側導電層とするために処理されてもよい。一例として、裏側導電層は、例えば、第２の導電型ドーパント原子の層を半導体基板の裏側に注入又は拡散することによって得ることができる。別の例として、裏側導電層は、半導体基板の裏側に第２の導電型半導体材料の層を堆積することによって形成することができる。

任意の選択により、裏側導電層の形成前に、半導体基板は、裏側から適切な厚さに薄くする。任意の選択により、裏側導電層は、例えば、適用可能であれば、アニーリング（好適にはレーザアニーリング）によって処理される。任意の選択により、画素素子は完全にＣＭＯＳ互換である。さらに、任意の選択により、薄型化、及び、裏側導電層を製造するためステップは、ＣＭＯＳプロセスフローの後に実行される。

任意の選択により、反射防止処理も裏側導電層に適用される。例えば、ＭｉｋｋｏＡ．Ｊｕｎｔｕｎｅｎ他による「誘導接合を有する広帯域ブラックシリコンフォトダイオードの近統一量子効率」と題された公開論文（ＤＯＩ：１０．１０３８／ＮＰＨＯＴＯＮ．２０１６．２２６、これにより参照文献として提供する）に記載されているように、シリコン微細構造が荷電酸化物で被覆されると非常に効率的な反射防止が得られる。そのような裏側処理工程は、本開示の様々な実施形態に適用することができる。

裏側導電層を得るための代替手段があることが理解されよう。一例として、第２の導電型可動電荷キャリアの実質的に二次元の層を、裏側導電層として作用するように構成することができる。そのような第２の導電型移動キャリアの層を得るための例示的な手段は、半導体基板の裏側に適切に帯電した絶縁体層を堆積することである。裏側へのそのような堆積は、例えば原子層堆積を用いて行うことができる。例えば、Ｊｕｎｔｕｎｅｎ他による公開論文「ＤＯＩ：１０．１０３８／ＮＰＨＯＴＯＮ．２０１６．２２６」（これにより参照文献として提供する）によって開示された実施例は、ｎ型高抵抗率基板上のアルミナ被覆シリコンナノ構造を使用し、アルミナは負に帯電しており、シリコン－アルミナ界面においてシリコン内部に正孔反転層を形成する。

使用されている裏側導電層があるとき、半導体基板は第１の導電型又は第２の導電型のいずれか、好ましくは高抵抗率半導体材料であり得ることが理解されよう。裏側導電層が使用されていない場合、半導体基板は高抵抗率の第２の導電型材料であることが好ましい。これは本開示を通して適用可能である。

第２の導電型がｐ型を指す場合、第２の導電型可動電荷キャリアの層は、正孔蓄積層又は正孔反転層（いずれも二次元正孔ガス層と呼ぶことができる）であり得る。第２の導電型がｎ型を指す場合、第２の導電型可動電荷キャリアの層は電子蓄積層又は電子反転層（いずれも二次元電子ガス層と呼ぶことができる）であり得る。

さらに、例えばアルミナ及び酸化ハフニウムなどのいくつかの酸化物は、シリコン基板上に堆積されると負に帯電し、したがって、次に説明するように正孔を引き付ける。
ｎ型高抵抗シリコン基板上で、アルミナ又は酸化ハフニウムは酸化物基板界面におけるシリコン内の正孔反転層を誘発し、正孔反転層は、裏側導電層として機能することができ、半導体基板の表側からバイアスをかけることができ、
ｐ型高抵抗シリコン基板上では、アルミナ又は酸化ハフニウムは、酸化物－基板界面においてシリコン内の正孔蓄積層を誘導し、正孔蓄積層は、裏側導電層として機能することができ、半導体基板の表側からバイアスをかけることができる。

結果として生じる実質的に二次元の正孔ガス層は、第２の導電型半導体材料がｐ型半導体材料に対応する場合、裏側導電層として使用することができる。

さらに、例えば二酸化シリコンのようないくつかの酸化物は、シリコン基板上で成長又は堆積するときに正に帯電し、したがって、次に説明するように電子を引き付ける。
ｎ型高抵抗シリコン基板上で、二酸化シリコンは、酸化物－基板界面におけるシリコン内の電子蓄積層を誘発し、電子蓄積層は、裏側導電層として機能することができ、半導体基板の表側からバイアスをかけることができ、
ｐ型高抵抗シリコン基板上では、二酸化シリコンは酸化物－基板界面でシリコン内部に電子反転層を誘導し、電子反転層は、裏側導電層として機能することができ、半導体基板の表側からバイアスをかけることができる。

結果として生じる実質的に二次元の電子ガス層は、第２の導電型半導体材料がｎ型半導体材料に対応する場合、裏側導電層として使用することができる。

例えば、一次（及び／又は二次）電荷収集ノードがｎ型半導体材料から作られる場合、裏側導電層は、実質的に二次元の正孔ガス層を形成するために、半導体基板の裏側にｐ型ドーパント原子を注入又は拡散することによって、あるいは、半導体基板の裏側にｐ型半導体材料を堆積することによって、あるいは、半導体基板の裏側に負に帯電した絶縁体材料を堆積又は成長させることによって、生成することができる。そのような場合、電荷収集ノードと裏側導電層との間の逆バイアスが、半導体基板内部の空乏化体積のサイズを決定する。さらに、半導体基板を実質的に完全に空乏化するためには、裏側導電層と電荷収集ノードとの間に十分に大きい逆バイアスを印加すべきである。

別の例として、一次（及び／又は二次）電荷収集ノードがｐ型半導体材料である場合、裏側導電層は、実質的に二次元の電子ガス層を形成するために、半導体基板の裏側にｎ型ドーパント原子を注入又は拡散することによって、あるいは、半導体基板の裏側にｎ型半導体材料を堆積することによって、あるいは、半導体基板の裏側に正に帯電した絶縁体材料を堆積又は成長させることによって、生成することができる。そのような場合、電荷収集ノードと裏側導電層との間の逆バイアスが、半導体基板内の空乏化体積のサイズを決定する。さらに、半導体基板を実質的に完全に空乏化するためには、電荷収集ノードと裏側導電層との間に十分に大きい逆バイアスを印加すべきである。

（一次及び／又は二次）電荷収集ノードと裏側導電層との間の逆バイアスが十分に高い場合、半導体基板は実質的に完全に空乏化する。実質的に完全に空乏化しているとは、基板体積が少なくとも５０％空乏化していることを意味し、より有益には、好ましさの順に、少なくとも６０％、７０％、８０％、９０％、又は１００％空乏化している。１００％が最も好ましい値である。

任意の選択により、裏側導電層は、例えば、本開示の背景技術の欄で説明したように、表側から半導体基板を通して間接的にバイアスをかけられる。

電荷収集ノードと裏側導電層との間に必要な逆バイアスを構成する手段は、例えば、ＦＩＧ．０Ａ及び０Ｂのノード１９４と同様のノードの電圧によってバイアス電圧Ｖｂｓを制御する周辺回路に配置された回路によって実現することができる。

裏側導電層上のバイアス電圧の適切な制御は、例えば、低センサ容量、特に近赤外光に対する高量子効率、優れた変調コントラスト、速い電荷収集速度、及び１００％の開口率等の多くの利点を備えた、厚く（例えば、１０マイクロメーターを超える）、十分に空乏化した、裏側照射型画素素子を容易にする。

本開示の実施形態の重要な側面は、高い変調コントラスト及び画素素子全体からの電荷の収集を有しながら、小さい一次電荷収集ノードサイズを得ることである。電荷収集ノードと周辺ノードとの間のより高い逆バイアス電圧は、画素素子の全領域に対して、より小さいサイズの電荷収集ノード及び変調ノードを可能にする。前述のより高い逆バイアス電圧は、周辺ノードの下のさらに遠くから光生成電荷を集めることを可能にする。電荷収集ノード及び変調ノードのサイズがより小さければ、より多くの電荷収集ノードを単一の画素素子に入れることができ、及び／又は画素素子の総面積を小さくすることができる。また、電荷収集ノード及び変調ノードのサイズが画素素子の全面積に対してより小さい場合、より多くのトランジスタを一定の面積の画素素子の回路に入れることができる。これについてはＦＩＧ．１５と共により詳細に説明する。

第２の態様において、本開示の実施形態は、画素素子が受けた光子束に関連する第１の導電型可動電荷の量を測定するための方法を提供し、前記画素素子は、半導体基板と、第１の一次電荷収集ノードと、第２の一次電荷収集ノードと、第１の変調ノードと、第２の変調ノードと、第１のスイッチ及び第２のスイッチを備えた回路と、を有し、前記方法は、
（ｉ）前記半導体基板の体積を少なくとも５０％まで空乏化させる値にバイアス電圧（Ｖｂｓ）を設定することによって、前記半導体基板内の体積を空乏化させ、
（ｉｉ）第１のリセット電圧（Ｖｒ＿ａ）を供給し、
（ｉｉｉ）第２のリセット電圧（Ｖｒ＿ｂ）を供給し、
（ｉｖ）前記第１のスイッチをオンにすることにより前記第１の一次電荷収集ノードを前記第１のリセット電圧（Ｖｒ＿ａ）に接続し、
前記第１のスイッチをオフにすることにより前記第１の一次電荷収集ノードを前記第１のリセット電圧（Ｖｒ＿ａ）から遮断し、
これにより前記第１の一次電荷収集ノードをリセットし、
（ｖ）第２のスイッチをオンにすることにより前記第２の一次電荷収集ノードを前記第２のリセット電圧（Ｖｒ＿ｂ）に接続し、
前記第２のスイッチをオフにすることにより前記第２の一次電荷収集ノードを前記第２のリセット電圧（Ｖｒ＿ｂ）から遮断し、
これにより第２の一次電荷収集ノードをリセットし、
（ｖｉ）前記第１の一次電荷収集ノードと前記第１の変調ノードの間の第１の逆バイアス電圧を上昇させる値に第１の変調電圧（Ｖｍ＿ａ）を設定することにより第１の電荷収集体積を縮小させ、前記第２の一次電荷収集ノードと前記第２の変調ノードの間の第２の逆バイアス電圧を低下させる値に第２の変調電圧（Ｖｍ＿ｂ）を設定することにより第２の電荷収集体積を拡大させ、
第１の期間を待ち、
前記第１の期間の後、前記第１の一次電荷収集ノードと前記第１の変調ノードの間の第１の逆バイアス電圧を低下させる値に前記第１の変調電圧（Ｖｍ＿ａ）を設定することにより前記第１の電荷収集体積を拡大させ、前記第２の一次電荷収集ノードと前記第２の変調ノードの間の第２の逆バイアス電圧を上昇させる値に第２の変調電圧（Ｖｍ＿ｂ）を設定することにより前記第２の電荷収集体積を縮小させ、
第２の期間待つ、
というサイクルの間、前記第１及び第２の一次電荷収集ノードに前記第１の導電型可動電荷を蓄積し、
（ｖｉｉ）前記第１の一次電荷収集ノード及び前記第２の一次電荷収集ノードの電圧レベル（Ｖｃ＿ａ、Ｖｃ＿ｂ）を特定することによりステップ（ｖｉ）のサイクル中に蓄積した前記第１の導電型可動電荷の量を測定する。

任意の選択により、画素素子は周辺ノードをさらに含み、上記方法はさらに、第１及び第２の一次電荷収集ノードが第１及び第２のリセット電圧にあるときに、周辺ノードが第１及び第２の一次電収集ノードの間の第１の導電型電荷キャリアに少なくとも０．６ボルトの電位障壁を供給するのに十分な電位を有するように構成することを含む。これに関して、周辺ノード電圧は周辺ノードに印加される。電位障壁を実現するための周辺ノード電圧の値の例としてＦＩＧ．１４Ａ及びＦＩＧ．１４Ｂを参照する。実施例では、第１の導電型半導体はドナードープ（ｎ型）であり、リセット電圧は５Ｖであり、信号範囲、すなわち電荷収集ノードの電圧範囲は５Ｖから３Ｖであり、周辺ノードは０Ｖであり、裏側導電層は－１５Ｖである。

リセット電圧Ｖｒ＿ａ及びＶｒ＿ｂは、第１及び第２の一次電荷収集ノードについて同じである必要はないことが理解されよう。言い換えれば、第１のリセット電圧Ｖｒ＿ａは、第２のリセット電圧Ｖｒ＿ｂと異なっても良い。

さらに、任意の選択により、第１及び第２のリセット電圧は、第１及び第２の一次電荷収集ノードの両方の量子効率を変調するように変更される。特に、これは、第１及び第２の変調ノードを使用して量子効率を変調することに加えて、第１及び第２の一次電荷収集ノードの量子効率を変調する別の方法である。

第３の態様では、本開示の一実施形態は、画素素子が受けた光子束に関連する第１の導電型可動電荷の量を測定する方法を提供し、前記画素素子は、半導体基板と、第１の一次電荷収集ノードと、二次電荷収集ノードと、第１の変調ノードと、周辺ノードと、第１のスイッチを備える回路と、を有し、前記方法は、
（ａ）前記半導体基板の体積を少なくとも５０％まで空乏化させる値にバイアス電圧（Ｖｂｓ）を設定することにより前記半導体基板内の体積を空乏化し、
（ｂ）第１のリセット電圧（Ｖｒ）を供給し、
（ｃ）第３の電圧（Ｖｘ）を供給し、
（ｄ）前記第１のスイッチをオンにすることにより前記第１の一次電荷収集ノードを前記第１のリセット電圧（Ｖｒ）に接続し、
前記第１のスイッチをオフにすることにより前記第１の一次電荷収集ノードを前記第１のリセット電圧（Ｖｒ）から遮断し、
これにより前記第１の一次電荷収集ノードをリセットし、
（ｅ）前記第１の一次電荷収集ノードと前記第１の変調ノードの間の第１の逆バイアス電圧を上昇させる値に第１の変調電圧（Ｖｍ）を設定することにより第１の電荷収集体積を縮小させ、前記二次電荷収集ノードと前記周辺ノードの間の第３の逆バイアス電圧を上昇させる値に前記第３の電圧（Ｖｘ）を設定することにより第２の電荷収集体積を拡大させ、
第３の期間を待ち、
前記第３の期間の後、前記第１の一次電荷収集ノードと前記第１の変調ノードの間の第１の逆バイアス電圧を低下させる値に前記第１の変調電圧（Ｖｍ、Ｖｍ）を設定することにより前記第１の電荷収集体積を拡大させ、前記２次電荷収集ノードと前記周辺ノードとの間の前記第３の逆バイアス電圧を低下させる値に前記第３の電圧（Ｖｘ）を設定することにより前記第２の電荷収集体積を縮小させ、
第４の期間を待つ、
というサイクルの間に前記第１の一次電荷収集ノードと前記２次電荷収集ノードに第１の導電型可動電荷を蓄積し、
（ｆ）前記第１の一次電荷収集ノードの電圧レベル（Ｖｃ）を特定することによりステップ（ｅ）のサイクルの間に蓄積された前記第１の導電型可動電荷の量を測定する。

任意の選択により、上記方法は、第１の一次電荷収集ノード及び二次電荷収集ノードが第１のリセット電圧（Ｖｒ）及び第３の電圧（Ｖｘ）にあるときに、第１の一次電荷収集ノードと二次電荷収集ノードとの間の第１の導電型電荷キャリアに少なくとも０．６ボルトの電位障壁を提供するのに十分な電位を有するように周辺ノードを構成するステップをさらに含む。

第４の態様においては、本開示の実施形態は、画像を取り込むためのシステムを提供し、このシステムは、イメージセンサを有し、前記イメージセンサは前述の第１の態様に記載の画素素子のマトリクスと、コントローラとを備え、画素素子は前記コントローラに接続されている。

個々の画素素子の電荷収集ノードは互いに絶縁され、マトリクス内の隣接する画素素子の電荷収集ノード間には十分に大きな電位障壁があることが理解されよう。

任意の選択により、画素素子のマトリクスは、例えば、選択した画素素子信号に作用する画素レベル計算などの様々な目的のために、画素素子間に局所接続を有する。一例として、個々の画素素子は、主方向において最も近い隣接する画素素子への接続を有することができる。単純化のためだけに、そのような接続は本開示の図には示していない。

さらに、画素素子の近傍（及び極端な場合には画素素子のマトリクス全体）にあるすべての一次電荷収集ノード及びすべての二次電荷収集ノードが低量子効率状態にある場合、周辺ノードと半導体基板の間に望ましくない漏れ電流がある。任意の選択により、漏れを最小限に抑えるために、すべての（一次及び二次）電荷収集ノードが低量子効率状態にある期間を最小限に抑えることができる。任意の選択により、わずかに重なる電圧パルスが変調ノードで使用される。

任意の選択により、量子効率変調は、所与の時点で、画素近傍の高量子効率状態にある一次又は二次電荷収集ノードが十分にあるように構成される。

任意の選択により、システムは、ターゲットに向けられるように構成された発光体をさらに有する。任意の選択により、これに関して、コントローラは、
前記発光体に制御信号を供給し、第１の時点で光子のパルスを放射させ、
第２の時点で前記画素素子のマトリクスの第１の画素素子により前記ターゲットからの光子の反射パルスを検出する測定を開始し、
第３の時点で前記第１の画素素子による前記測定を停止し
第４の時点で前記画素素子のマトリクスの第２の画素素子により前記ターゲットからの前記光子の反射パルスを検出する測定を開始し、
第５の時点で前記第２の画素素子による前記測定を停止し、
前記第１の画素素子内の前記光子の反射パルスに関連する蓄積された第１の導電型可動電荷の量と、前記第２の画素素子内の前記光子の反射パルスに関連する蓄積された第１の導電型可動電荷の量を比較することによって前記光子パルスの飛行時間を計算するように構成される。

追加的又は代替的に、任意の選択により、システムは、２つ以上の波長で光パルスを発するように構成された発光体をさらに備える。任意の選択により、これに関して、前記コントローラは所与の時点で前記発光体によって放射された所与の波長に基づいて前記画素素子のマトリクスの個々の画素素子の変調ノードの変調電圧（Ｖｍ）を調整するように更に構成される。

さらに、任意の選択により、前記コントローラは、放射される光パルスのパルス幅に基づいて前記変調電圧（Ｖｍ）を制御し、
第１のパルス幅のための第１のサイズの第１の電荷収集体積を構成し、
第２のパルス幅のための第２のサイズの第２の電荷収集体積を構成するように構成され、ここで、
前記第１のサイズは前記第２のサイズよりも大きく、前記第１のパルス幅は前記第２のパルス幅よりも小さい。

量子効率を変調することによって、所与の画素素子が光生成電荷を収集する電荷収集体積を変更できることが理解されよう。実際には、光生成電荷の収集に関する画素境界（すなわち電荷収集体積）は固定されておらず、むしろそれらは柔軟であり、すなわち量子効率を変調することによってプログラム可能である。これについては、ＦＩＧ．８Ａ－Ｆ、９Ａ－Ｂ、１０Ａ－Ｅ及び１１Ａ－Ｃと共に詳細に説明する。

例えば、変調電圧Ｖｍ（又は電圧Ｖｘ）の異なるパターンにより複数の画像を取り込むことによって、マトリクス内の画素素子の柔軟な（即ち、プログラム可能な）電荷収集体積を使用してイメージセンサの解像度を高められることが理解されよう。なお、電圧Ｖｘは、光生成電荷が収集された後に読み出すことができ、したがって、二次電荷収集ノードは、一次電荷収集ノードと同様にイメージセンサの解像度に貢献することができる。

１つの実施形態では、イメージセンサの画素素子は二次電荷収集ノードのみを有する。そのようなイメージセンサは、光生成電荷の積分中に電荷収集ノードの量子効率を変調する能力が限られているが、画像フレーム間では、量子効率はリセット後に電圧Ｖｘを用いて効果的に変調することができる。そのような１つの例示的な画素素子は、ＦＩＧ．１２Ｃと共に示す。

本開示の実施形態の重要な側面は、ｐ型変調ノードで電圧を変調することが、米国特許ＵＳ６５８０４９６Ｂ２に記載されているように、電荷収集ノードを容量的に制御することによって達成される効果と同様の効果を有することである。ＵＳ６５８０４９６Ｂ２において、容量性電圧分割は、本開示の実施形態と比較して、量子効率変調の量を減少させることに留意すべきである。言い換えれば、本開示の実施形態は、より良好な変調コントラストを有する。変調コントラストは、光生成電荷の収集を電荷収集ノード間でどれだけ良く制御できるかの尺度である。

本開示の実施形態では、変調は、変調ノードの電圧を変調することにより促され、変調ノードは、スイッチト電圧源で駆動しやすい低容量ノードである。本開示の実施形態では、量子効率変調効果の強度は、例えば電荷収集ノードと変調ノードの相対幅で調整することができる。量子効率変調効果を物理シミュレーションでシミュレートして、所与の技術について最善の可能な動作を検証する必要がある。さらに、リセット電圧は量子効率の変調に使用することができる。

本開示の実施形態によれば、前記システムは様々な方法で実施することができる。１つの実施例では、前記システムはカメラである。他の実施例では、前述のシステムはライダーである。ライダーという用語は、光検出及び測距システムを表す。

さらに別の実施例では、システムは飛行時間（ＴｏＦ）システムであり、その場合、システムは、イメージセンサに加えて前述の発光体を含む。イメージセンサは、所与の時間に光生成電荷を収集する一次電荷収集ノードを変更するために、電荷が光生成された時間に応じて光生成電荷を異なる一次電荷収集ノードに収集し、一次電荷収集ノード間を迅速に切り替えるように操作可能である。任意の選択により、イメージセンサは完全にＣＭＯＳ互換である。

変調イメージセンサ（例えば、ＦＩＧ．１Ａに示す）は、必要な量の一次電荷収集ノード及び回路（例えば、ＦＩＧ．１５に示す）を使用することによって、ＴｏＦアプリケーションに使用することができる。本開示の実施形態によるシステムは、変調飛行時間（ＭＴＯＦ）及びパルス飛行時間（ＰＴＯＦ）アプリケーションに使用することができる。

なお、一次電荷収集ノードと二次電荷収集ノードの間の能力の主な違いは、変調速度である。１つの信号蓄積期間（すなわち１フレーム）の間、一次電荷収集ノードの量子効率は、変調ノードによって、異なる量子効率状態の間で迅速かつ繰り返し切り替えることができる。これは、例えば、各フレームが高量子効率状態と低量子効率状態との間で複数回変化した結果であるＴｏＦアプリケーションにおいて有用である。

一次電荷収集ノードの量子効率もリセット電圧によって変えることができ、リセット後の逆バイアス電圧が、そのリセット後に、より低い場合、量子効率も低い。リセットは１フレームにつき１回だけ行われるので、単一フレームの間に量子効率を繰り返し変調するのには適していない。リセット後、リセット電圧は、対応するキャパシタを介して一次電荷収集ノードに依然として接続する（例えば、ＦＩＧ．１２Ａ～Ｄに示す）。これにより、単一フレームの間に量子効率を繰り返し変調することが可能になる。しかしながら、そのような容量変調効果は、リセットノードにおいて高電圧を必要とする傾向があり、そのような変調を実用的でないものとする。

二次電荷収集ノードの量子効率はリセット電圧によって変えることができ、したがって、単一フレームの間に量子効率を繰り返し変調するのにはあまり適していない。いくつかの提案する画素素子の実施例（後述）は、１フレームの間、量子効率が一定のままである変調であっても良い。例えば、ある解像度改善方法は、二次電荷収集ノードのみを有するイメージセンサにより機能する。この利点は、一次電荷収集ノードと比較して、二次電荷収集ノードのサイズがよりコンパクトになることである。

ＦＩＧ．１Ａ－Ｂ、２Ａ－Ｂ、４Ａ、４Ｂ、５Ａ－Ｄ、７Ａ－Ｂ、７Ｃ、７Ｄ、７Ｅ、７Ｆ、７Ｇ－Ｊ、７Ｋ－Ｍ、７Ｎ－Ｐ及び７Ｑ－Ｒは、本開示の様々な実施形態による画素素子１００の例示的な実施例を示す。ＦＩＧ．１Ｃ、３、４Ｃ及び６は、本開示の様々な実施形態による複数の画素素子１００を用いたイメージセンサ２００の概略図である。これらの図は、明瞭性のためだけに、画素素子１００及びイメージセンサ２００の例示的な実施例の単純化した構成を含み、特許請求の範囲を過度に制限するべきではないことが当業者によって理解されよう。特に、画素素子１００は、これらの図に示される電荷収集ノード、変調ノード、及び周囲ウェルの形状及び配置に限定されない。当業者は、本開示の実施形態の多くの変形形態、代替形態、及び修正形態を認識するであろう。

ＦＩＧ．１Ａは本開示の第１実施形態による画素素子１００の断面を示し、ＦＩＧ．１Ｂは画素素子１００の上面を示す。切断面（Ａ－Ａ）は、ＦＩＧ．１ＢにおいてＡが付された矢印により示している。

ＦＩＧ．１Ａ及び１Ｂを参照すると、画素素子１００は、第１又は第２の導電型の半導体基板１０１と、第１の一次電荷収集ノード１０４と、周辺ノード１０２と、回路１０７と、第１の変調ノード１０５とを有する。ＦＩＧ．１Ｂにおいて、回路１０７は、簡略化のみを目的として、示していない。

半導体基板１０１は表側と裏側を有する。半導体基板１０１は、光子束に露光され、光子束を第１及び第２の導電型可動電荷に変換するように構成される。

第１の一次電荷収集ノード１０４は第１の導電型半導体材料から構成され、周辺ノード１０２及び第１の変調ノード１０５は第２の導電型半導体材料から構成される。

第１の一次電荷収集ノード１０４、周辺ノード１０２及び第１の変調ノード１０５は、半導体基板１０１の表側に配置されている。言い換えれば、第１の一次電荷収集ノード１０４、第１の変調ノード１０５、及び周辺ノード１０２は、半導体基板１０１上に製造される。

周辺ノード１０２は、第１の一次電荷収集ノード１０４を少なくとも部分的に囲む。第１の変調ノード１０５は、第１の一次電荷収集ノード１０４によって少なくとも部分的に囲まれる。任意の選択により、第１の一次電荷収集ノード１０４は、例えばＦＩＧ．１Ｂに示すようにリング状である。

第１の一次電荷収集ノード１０４は、第１の変調ノード１０５と周辺ノード１０２との間を電気的に絶縁するように構成されている。

回路１０７は、第１の一次電荷収集ノード１０４、変調ノード１０５、及び周辺ノード１０２に直接接続されている。回路１０７は、周辺ノード１０２に周辺ノード電圧を供給する手段（図示せず）を備える。変調ノード１０５は、第１の変調電圧（Ｖｍ）源に電気的に接続され、この第１の変調電圧源は周辺ノード電圧から独立している。

ＦＩＧ．１Ａにおいて、Ｖｃは第１の一次電荷収集ノード１０４における電圧を示し、Ｖｍは第１の変調ノード１０５における変調電圧を示す。第１の変調ノード１０５の変調電圧Ｖｍは、第１の一次電荷収集ノード１０４の近傍の電界分布（すなわち、第１の一次電荷収集ノード１０４の下の基板体積、第１の変調ノード１０５及び周辺ノード１０２）を変化させ、これにより、第１の一次電荷収集ノード１０４の量子効率を変調する。

回路１０７は、第１の一次電荷収集ノード１０４への／からの第１のリセット電圧（Ｖｒ）を接続及び遮断するための第１のスイッチ（図示せず）と、第１の一次電荷収集ノード１０４によって収集された第１の導電型可動電荷の量を測定する第１の測定手段（図示せず）とを更に有する。

ＦＩＧ．１Ｃを参照すると、イメージセンサ２００は、画素素子１００のマトリクスとコントローラ２０２（本開示を通して周辺回路とも呼ぶ）を有している。マトリクスの個々の画素素子は、入出力操作及びバイアスのため、電気的接続２０１を介してコントローラ２０２に接続されている。

ＦＩＧ．１Ｃにおいて、マトリクス内の個々の画素素子は、マトリクス内のそれらの位置を表すインデックスによって示されている。例として、第１行第１列の画素素子はインデックス１００（１、１）で示され、第１行第２列の画素素子はインデックス１００（１、２）で示される等である。同様のネーミング規則が後の図でも使用される。

ＦＩＧ．１Ｃに示すように、リング状の第１の一次電荷収集ノードは、対応する変調ノードを周辺ノードから電気的に絶縁する。第１の一次電荷収集ノードもまた互いに絶縁されている。マトリクス内の隣接する画素素子の第１の一次電荷収集ノードの間には十分に大きな電位障壁がある。

前述の第１の変調電圧（Ｖｍ）源は、回路１０７及び／又はコントローラ２０２を介して供給され得る。前述のように、所与の変調ノード１０５の変調電圧Ｖｍを変化させると、その周囲の第１の一次電荷収集ノード１０４の量子効率が変化する。

なお、図面において、所与の画素素子内に複数の一次電荷収集ノードがある場合には、異なるノードを区別するため、参照符号にアルファベットが付されている。例えば、ＦＩＧ．１Ａにおいては、第１の一次電荷収集ノードが１０４で示されており、その電圧はＶｃで示されている。ＦＩＧ．２Ａにおいては、第１及び第２の一次電荷収集ノードが１０４ａ及び１０４ｂで示され、それらの電圧はそれぞれＶｃ＿ａ及びＶｃ＿ｂで示されている。同様のネーミング規則が他の要素にも適用される。例えば、ＦＩＧ．１Ａにおいては、変調ノードが１０５で示され、その変調電圧がＶｍで示されている。ＦＩＧ．２Ａにおいては、第１及び第２の変調ノードが１０５ａ及び１０５ｂで示され、それらの変調電圧がそれぞれＶｍ＿ａ及びＶｍ＿ｂで示されている。

ＦＩＧ．２Ａは、本開示の第２実施形態による画素素子１００の断面を示し、ＦＩＧ．２Ｂは、画素素子１００の上面を示す。切断面（Ａ－Ａ）は、ＦＩＧ．２ＢにおいてＡを付した矢印で示している。

ＦＩＧ．２Ａ及びＦＩＧ．２Ｂを参照すると、画素素子１００は、第１又は第２の導電型半導体基板１０１と、第１の一次電荷収集ノード１０４ａと、第２の一次電荷収集ノード１０４ｂと、周辺ノードと、回路１０７と、第１の変調ノード１０５ａと、第２の変調ノード１０５ｂとを有する。

ＦＩＧ．２Ｂを参照すると、第１及び第２の一次電荷収集ノード１０４ａ及び１０４ｂはリング状である。第１及び第２の一次電荷収集ノード１０４ａ及び１０４ｂは、それぞれ第１及び第２の変調ノード１０５ａ及び１０５ｂを少なくとも部分的に囲む。

周辺ノードは、ＦＩＧ．２Ａに示すように、任意の選択により、第２の導電型半導体材料のウェル１０２の形で作られる。第１及び第２の一次電荷収集ノード１０４ａ及び１０４ｂの間に、別の第２の導電型半導体材料の領域１０６があり、これは、例えば、ドーピング濃度、厚さ等の点でウェル１０２の第２の導電型半導体材料と同じでも、異なっていてもよい。ウェル１０２と領域１０６とが互いに接続され、周辺ノード（以下、便宜上、「周辺ノード１０２」と称する）を形成している。

第１及び第２の一次電荷収集ノード１０４ａ及び１０４ｂは、それぞれ第１及び第２の変調ノード１０５ａ及び１０５ｂを周辺ノード１０２から電気的に絶縁する。第１及び第２の一次電荷収集ノード１０４ａ及び１０４ｂも互いに電気的に絶縁されている。このような絶縁は、第１及び第２の一次電荷収集ノード１０４ａ及び１０４ｂの間に十分大きな電位障壁が存在し、その間に電流が流れるのを実質的に妨げるときに達成される。これは、例えば、領域１０６の第２の導電型半導体材料により達成することができる。

任意の選択により、回路１０７はウェル１０２内に配置される。一例として、少なくとも１つの第１の導電型の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を第２の導電型半導体材料のウェル１０２上に構築することができる。

あるいは、任意の選択により、例えば、ウェル１０２の第２の導電型半導体材料と、領域１０２０のさらに別の第２の導電型半導体材料との組み合わせによって、ディープウェルが形成される。任意の選択により、そのような場合、第１の導電型半導体材料のウェル１０３がディープウェル上に構築され、少なくとも１つの第２の導電型のＭＯＳＦＥＴがウェル１０３内に構築される。

同様に、（製造に使用される半導体製造技術に基づいて）回路１０７に使用されている他の回路部品（例えば、キャパシタ、抵抗器など）をウェル１０２、ディープウェル１０２／１０２０及び／又はウェル１０３に組み込むことができる。

ＦＩＧ．３を参照すると、イメージセンサ２００は、ＦＩＧ．２Ａ－Ｂの画素素子１００のマトリクスと、コントローラ（不図示）とを有する。マトリクスの個々の画素素子は、電気的接続によりコントローラに接続されている。

この実施形態では、１つの同じ画素素子１００内の第１及び第２の一次電荷収集ノード１０４ａ及び１０４ｂは、隣接する画素素子１００の隣接する一次電荷収集ノードよりも互いに近い。

ＦＩＧ．４Ａは、本開示の第３実施形態による画素素子１００の上面を示す。ＦＩＧ．４Ａにおいて、画素素子１００は、並んで配置された３つの一次電荷収集ノード１０４ａ、１０４ｂ及び１０４ｃを有する。

ＦＩＧ．４Ｂは、本開示の第４実施形態による画素素子１００の上面を示す。ＦＩＧ．４Ａにおいて、画素素子１００は、２×２配列で配置された４つの一次電荷収集ノード１０４ａ、１０４ｂ、１０４ｃ及び１０４ｄを含む。

ＦＩＧ．４Ｃを参照すると、イメージセンサ２００は、ＦＩＧ．４Ｂの画素素子１００のマトリクス及びコントローラ（不図示）を有する。マトリクスの個々の画素素子は、電気的接続によってコントローラに接続されている。

任意の選択により、一次電荷収集ノード及び／又は変調ノードは、異なるグループを形成するように接続される。一例として、ＦＩＧ．４Ｂにおいて、一次電荷収集ノード１０４ａ及び１０４ｃを互いに接続しながら、一次電荷収集ノード１０４ｂ及び１０４ｄを互いに接続することができる。その場合、そのように接続された一次電荷収集ノードの変調ノードを一緒に制御してグループを形成することができる。

ＦＩＧ．５Ａは、本開示の第５の実施形態による画素素子１００の上面を示し、ＦＩＧ．５Ｂ、５Ｃ及び５Ｄは、それぞれ平面Ａ－Ａ、Ｃ－Ｃ、及びＢ－Ｂの切断面について画素素子１００の断面を示す。

ＦＩＧ．５Ａ～Ｄを参照すると、画素素子１００は、第１又は第２の導電型の半導体基板１０１と、第１の一次電荷収集ノード１０４と、第１の変調ノード１０５と、二次電荷収集ノード１８０と、周辺ノード１０２と、回路１０７とを有している。二次電荷収集ノード１８０は、対応する変調ノードを有さない（即ち、いかなる変調ノードも囲まない）。
二次電荷収集ノード１８０は、第１の導電型半導体材料から作られる。

ＦＩＧ．５Ｂ～Ｄにおいて、Ｖｃは第１の一次電荷収集ノード１０４における電圧を表し、Ｖｍは第１の変調ノード１０５における変調電圧を表し、Ｖｘは二次電荷収集ノード１８０における電圧を表す。第１の変調ノード１０５上の変調電圧Ｖｍは、第１の一次電荷収集ノード１０４付近の電界分布を変化させ、それによって第１の一次電荷収集ノード１０４の量子効率を変調する。同様に、二次電荷収集ノード１８０の量子効率は、電圧Ｖｘによって変化させることができる。本開示において後述するように、二次電荷収集ノード１８０は、例えば、グローバルシャッタ機能及び取り込まれた画像の解像度の改善を達成するのに有用である。

ＦＩＧ．６を参照すると、イメージセンサ２００は、ＦＩＧ．５Ａ－Ｄの画素素子１００のマトリクスとコントローラ（不図示）とを有する。マトリクスの個々の画素素子は、電気的接続によりコントローラに接続されている。

ＦＩＧ．６は、１つの実施形態において、一次及び二次電荷収集ノード１０４及び１８０が、互いに対してどのように配置され得るかの例示的な図である。１つの画素素子内で様々な可能な方法で構成及び配置された複数の一次電荷収集ノード及び／又は二次電荷収集ノードが存在し得ることが理解されよう。

ＦＩＧ．７Ａは、本開示の第６実施形態による画素素子１００の断面を示す。画素素子１００は、第１又は第２の導電型の半導体基板１０１と、第１の一次電荷収集ノード１０４と、第１の変調ノード１０５と、周辺ノード１０２と、回路１０７と、調整注入１２５とを有する。調整注入１２５は半導体基板１０１に注入される。このような調整注入の複数の層が存在してもよく、それらは第１の導電型半導体材料又は第２の導電型半導体材料のいずれかで作ることができる。

調整注入の目的は、より大きな体積についての電荷収集を助けることであり、例えば、半導体基板の特定の深さから電荷を収集するのを助けることである。これは、例えば、一次又は二次電荷収集ノードを特定の波長に対して反応しやすくし、他の波長に対して反応しにくくすることにおいて潜在的に有用である。

ＦＩＧ．７Ｂは、構造化された調整注入１２６を有する画素素子１００を示す。

また、ＦＩＧ．７Ａ及びＦＩＧ．７Ｂは、周辺ノード１０２、一次電荷収集ノード１０４、及び変調ノード１０５の間に間隔があり得ることを強調しており、例えば、半導体製造又は電気的絶縁のために前記間隔が必要とされることがある。

ＦＩＧ．７Ｃは、本開示の第７実施形態による画素素子１００の断面を示す。ＦＩＧ．７Ｃにおいて、画素素子１００は、注入の間に使用されるシャロートレンチアイソレーション（ＳＴＩ）１２４を含む。そのようなＳＴＩの使用は、例えば、半導体製造又は電気的絶縁のため、また、画素素子の異なるノード間の寄生容量を最小にするために必要とされることがある。

ＦＩＧ．７Ｄは、本開示の第８の実施形態による画素素子１００の断面を示す。この実施例では、ゲート１２３（例えば、ポリシリコンゲートなど）を一次電荷収集ノード１０４と変調ノード１０５との間に使用して、それらの間の漏れ電流を低減する。ゲート１２３は、電荷収集ノード１０４と変調ノード１０５との間のコンダクタンスを低下させる電界効果を誘発する。

ゲート１２３は変調ノード１０５（これは変調電圧Ｖｍにある）に接続されている。しかしながら、ゲート１２３は、回路１０７又は周辺回路（例えば、コントローラ２０２など）内の専用の電圧源又は他の電圧ノードによって制御することもできる。

ＦＩＧ．７Ｄにおいては、半導体材料の境界で使用され、電気絶縁を改善し、寄生容量を、例えば、最小まで減らすことができる任意のＳＴＩ１２４も示している。注入物間又はノード間のＳＴＩの代わりに、制御された電圧を有するゲートを使用できることが理解されよう。

任意の選択により、イメージセンサ２００は単一チップとして製造され、電荷収集ノード１０４及び／又は１８０と、回路１０７と、コントローラ２０２とはすべて同じ半導体基板１０１上に配置される。

あるいは、任意の選択により、イメージセンサ２００の異なる部分は、互いに電気的に接続される異なる半導体基板（チップ）に分割され、前記半導体基板はシリコン又は他の半導体材料で作ることができる。イメージセンサ２００は、シリコンベースの実現に容易に適用可能であるが、例えばＧａＡｓ、ＩｎＰ、及びゲルマニウムベースの半導体などの化合物半導体のような他の半導体材料も使用できることが理解されよう。

回路１０７及び／又はコントローラ２０２の一部又は全部を別々の基板上に置くことができ、ここで回路１０７内及び電荷収集ノード１０４及び／又は１８０、変調ノード１０５及び周辺ノード１０２へのチップ間接続が必要となり得る。この場合、電荷収集ノード１０４及び／又は１８０、変調ノード１０５、周辺ノード１０２、及び場合によりコントローラ２０１と併せて回路１０７の一部は、「収集チップ」と呼ばれるチップ内に配置され、回路１０７の一部又は全部が、「読み出しチップ」と呼ばれる別のチップ又は複数の他のチップに配置される。前記読み出しチップは読み出し集積回路とも呼ばれる。分離した収集チップと読み出しチップを使用することの利点は、最適な技術を収集チップ及び読み出しチップの両方に使用できることである。

さらに、回路１０７は、特定の電荷収集ノードに関連するリソース（例えば、トランジスタ、キャパシタなど）を含むことができるが、回路１０７のいくつかのリソースは、所与の画素素子内で他の電荷収集ノードと共有できることが理解されよう。さらに、所与の画素素子の回路１０７のいくつかのリソースは他の画素素子と共有されてもよい。単純化のためだけに、そのようなリソースの共有は図には示されていない。

ＦＩＧ．７Ｅは、本開示の第９実施形態による画素素子１００の断面を示す。画素素子１００は、裏側導電層１０８をさらに含む。

裏側導電層１０８は、半導体基板１０１の裏側に配置されている。裏側導電層１０８は、第２の導電型可動電荷を集めて導電するように構成されている。

裏側導電層１０８はバイアス電圧（Ｖｂｓ）に電気的に接続されるように構成される。これは、画素素子１００内の半導体基板１０１を完全に空乏化するのを助け、より良い量子効率及び変調コントラストの達成を容易にする。

ＦＩＧ．７Ｆは、本開示の第１０実施形態による画素素子１００の断面を示す。ＦＩＧ．７Ｆにおいて、変調ノード１０５は、半導体基板１０１内により深くまで延びている。原則として、変調ノード１０５の体積が十分に大きい場合、変調ノード１０５に構成要素（例えば、トランジスタなど）を製造することが可能である。

特に、電荷収集ノード１０４及び１０８、変調ノード１０５ならびに周辺ノード１０２の幅、深さ及びドーピング濃度／外形は、量子効率変調の効率に影響を与える。

ＦＩＧ．７Ｇは、本開示の第１１実施形態に係る画素素子１００の上面を示し、ＦＩＧ．７Ｈ及び７Ｊは、それぞれ平面Ａ－Ａ及びＢ－Ｂを切断した画素素子１００の断面を示す。この実施形態では、一次電荷収集ノード１０４は、そのリング形状に間隙を有する。

一次電荷収集ノード１０４を第１の導電型半導体材料のみで形成する代わりに、一次電荷収集ノード１０４は、第１の導電型半導体材料の領域１０４０と、第２の導電型電荷で帯電した絶縁体材料の領域１０４１とを有している。

ＦＩＧ．７Ｈ及びＦＩＧ．７Ｊは、可動性の第１の導電型電荷キャリア１９０の層が、半導体－絶縁体界面の半導体材料の内側に形成されていることを強調している。

ＦＩＧ．７Ｋは、本開示の第１２実施形態に係る画素素子１００の上面を示し、ＦＩＧ．７Ｌ及びＦＩＧ．７Ｍは、それぞれ切断面Ａ－Ａ及びＢ－Ｂについての画素素子１００の断面を示す。一次電荷収集ノード１０４は、第１の導電型半導体材料の領域１０４０、絶縁体材料の領域１０４２、及び導電材料の領域１０４３を有し、領域１０４３は領域１０４２上に形成される。領域１０４３は領域１０４０に接続するか、独立して制御することができる。

ＦＩＧ．７Ｌ及びＦＩＧ．７Ｍは、導体－絶縁体－半導体スタックがゲート構造を形成することを強調しており、ここで、導体１０４３の電圧は、ゲート構造の下に可動性の第１の導電型電荷キャリア１９０の層の形成をもたらす電圧レベルに調整できる。

ＦＩＧ．７Ｎは、本開示の第１３実施形態に係る画素素子１００の上面図を示し、ＦＩＧ．７ＰはＡ－Ａ切断面についての画素素子１００の断面を示す。変調ノードは、導電材料の領域１０５０と絶縁体材料の領域１０５１とを有し、領域１０５０は領域１０５１上に形成される。

ＦＩＧ．７Ｐは、適切な電圧が領域１０５０の導体に印加された時に、導体－絶縁体－半導体のスタックが、領域１０５１の絶縁体の下の半導体内に可動電荷キャリアの層を誘導することができるゲートを形成することを強調する。領域１０５０の電圧を制御することは、第２の導電型半導体によって形成される変調ノードを制御することと同様の効果を有する。

ＦＩＧ．７Ｐは、半導体基板１０１と絶縁体層１０８０との間の半導体－絶縁体界面において半導体材料の内側に形成された可動性の第２の導電型電荷キャリアの層１９１として示される裏側導電層の代替実施形態も示す。絶縁体層１０８０は、第１の導電型電荷を有する絶縁体材料から作られる。

ＦＩＧ．７Ｑは、本開示の第１４実施形態に係る画素素子１００の上面を示し、ＦＩＧ．７Ｒは、切断面Ａ－Ａについての画素素子１００の断面を示す。周辺ノードは「１０２０」で示され、その下にある半導体材料と共にショットキーダイオードを形成する導体から作られ、ショットキーダイオードは可動性の第１の導電型電荷キャリア用のショットキー障壁を有する。一次電荷収集ノードは「１０４４」で示され、その下にある半導体材料と共に、可動性の第１の導電型電荷キャリアに対するオーミック接触を形成する導体でできている。変調ノードは「１０５２」で示され、その下にある半導体材料と共にショットキーダイオードを形成する導体材料で作られ、このショットキーダイオードは第１の導電型電荷キャリアに対するショットキー障壁を有する。

また、ＦＩＧ．７Ｒは、半導体基板１０１と共にショットキーダイオードを形成する導電材料の層１０８１として示される裏側導電層の代替実施形態を示し、ここでショットキーダイオードは可動性の第１の導電型電荷キャリアに対するショットキー障壁を有する。

ＦＩＧ．７Ａから７Ｒと共に示した様々な実施技術は任意かつ単なる例示であり、前記技術の任意の組み合わせは、本開示の様々な実施形態において使用できる場合と使用できない場合がある。

ＦＩＧ．８Ａ－Ｆは、本開示の実施形態により、画素素子の量子効率をどのように変調してそれらの電荷収集体積を変化させることができるかを示す例示的な概略図である。ＦＩＧ．８Ａ－Ｆは、本開示の実施形態に係る画素素子のマトリクスの一部の断面を示す。

ｉ＝［１、Ｍ］行及びｊ＝［１、Ｎ］列を有し、Ｍ及びＮがそれぞれ正の整数３及び６である画素素子のマトリクスを仮定する。マトリクス内の特定の画素素子は１００（ｉ、ｊ）で識別される。

ＦＩＧ．８Ａは、マトリクスの第２行の一部の断面を示し、前記一部は、マトリクスの画素１００（２、２）、１００（２、３）、１００（２、４）及び１００（２、５）を有する。したがって、ＦＩＧ．８Ａに示す全ての画素素子は、マトリクス内で隣接画素素子によって囲まれており、したがって、明確に定義された近傍を有する。さらに、画素素子の裏側導電層１０８と一次電荷収集ノード１０４との間に、画素素子全体の体積内で半導体基板１０１を実質的に完全に空乏化するのに十分に高い逆バイアスがあると仮定する。半導体基板１０１が実質的に完全に空乏化されていることは、イメージセンサが機能するために必ずしも必要ではないが、ＦＩＧ．８Ａ－Ｆは前記条件を仮定していることが理解されよう。

次に、説明のみを目的として、ここで電圧の相対的な大きさの実例を考察する。実例では、第１の導電型半導体材料はｎ型半導体に設定し（すなわち、ドナー不純物が半導体に添加されている）、第１の導電型半導体材料の前記設定は、例示の目的で、電位差の大きさ及び電位差の符号の両方の使用を可能にする。周辺ノード１０２の電圧は、接地電位（すなわちゼロボルト）として示され、それに対する他の電圧に言及する。例示的な電圧は、裏側導電層１０８が－１５Ｖにあり、周辺ノード１０２が０Ｖにあり、電荷収集ノード１０４の電圧が５Ｖから３Ｖの範囲内にあることができる。

ＦＩＧ．８Ａ－Ｆにおいて、Ｖｃ＝Ｖｒであり、Ｖｒはこの実施例においてリセット電圧であり、５Ｖであって、電荷収集ノード１０４は、積分の開始時に電圧Ｖｃにある。この場合、ＶｃとＶｂｓの間の電位差は１８Ｖと２０Ｖの間にあり、電荷収集ノード１０４と裏側導電層１０８の間のそのような電位差は、比較的厚型の薄化高抵抗基板を実質的に完全に空乏化するのに通常は十分である。半導体基板１０１を実質的に完全に空乏化するのに十分に大きい電荷収集ノード１０４間の実際の逆バイアス電圧（Ｖｂｓ）は、基板材料、基板ドーピングレベル、及び半導体基板１０１の厚さに依存する。前記逆バイアス電圧は、例えば物理的シミュレーションによって明らかにすることができる。一次電荷収集ノード１０４と変調ノード１０５の間のｐ－ｎ接合を順方向バイアスすることを回避するために、変調ノード１０５の変調電圧Ｖｍは、一次電荷収集ノード１０４の電圧より低くなければならない。この実例では、高量子効率状態及び低量子効率状態に対応する変調電圧Ｖｍは、それぞれ、Ｖｈｑ＝２．５Ｖ及びＶｌｑ＝０Ｖ程度である。

実施例は中間変調電圧も使用し、中間変調電圧は、図示の実例において、それぞれ中間の高量子効率状態をもたらす電圧Ｖｉｎｔ＿Ｈ＝１．２５Ｖ及び中間の低量子効率状態をもたらす電圧Ｖｉｎｔ＿Ｌ＝０．７５Ｖであり得る。

ＦＩＧ．８Ｂは、マトリクス内のすべての画素素子がそれらの変調ノード１０５内にＶｈｑを有する第１の例の場合を示し、言い換えれば、画素素子は高量子効率状態にある。矢印１４５は半導体基板１０１内の電界線を示す。画素素子１００（２、２）の一次電荷収集ノード１０４は、太い破線１４０及び１４１により示す領域から電荷を収集し、画素素子１００（２、３）の一次電荷収集ノード１０４は、太い破線１４１及び１４２により示す領域から電荷を収集し、画素素子１００（２、４）の一次電荷収集ノード１０４は、太い破線１４２及び１４３により示す領域から電荷を収集し、画素素子１００（２、５）の一次電荷収集ノード１０４は、太い破線１４３、１４４により示す領域から電荷を収集する。ＦＩＧ．８Ｂ中の太い破線１４０、１４１、１４２及び１４３は、隣接画素間の電荷収集体積の境界を表す。なお、ＦＩＧ．８Ｂにおいて電荷収集体積の境界に近づくにつれて、電荷収集体積の境界に垂直な電界成分は、境界に向かって滑らかに減少し、境界でゼロに達する。１０２又は１０８のいずれかに対する電荷収集体積の境界には垂直電界がある。なお、より詳細な図では、変調ノード１０５と電荷収集ノードとの間に電界線があるのと同様に、周辺ノード１０２と電荷収集ノードとの間を走る電界線がある。明瞭性のため、それらは図に描かれていない。

ＦＩＧ．８Ｃは第２の例の場合を示し、ここでは画素の奇数列が変調ノード１０５においてＶｈｑを有し（すなわち、高量子効率状態にある）、画素素子の偶数列が変調ノード１０５にＶｉｎｔ＿Ｈを有する（すなわち、中間高量子効率状態にある）。電界線（矢印１４５で示す）は変調電圧の変化に従って変化し、太い破線１４０と１４１、及び、１４２と１４３は、互いに近付き、曲がっている。なお、太い破線１４４は隣接する画素素子１００（２、６）に向かって移動しており、ＦＩＧ．８Ｃには示されていない。変調電圧の変化の結果として、偶数列の一次電荷収集ノード１０４は、ＦＩＧ．８Ｂと比較して、より狭い電荷収集体積から光生成電荷を収集する。一方、奇数列の一次電荷収集ノード１０４は、ＦＩＧ．８Ｂと比較してより広い電荷収集量から電荷を収集する。

ＦＩＧ．８Ｄは第３の例の場合を示し、ここでは画素素子の奇数列がそれらの変調ノード１０５にＶｈｑを有し（すなわち、高量子効率状態にある）、画素素子の偶数列がそれらの変調ノード１０５にＶｉｎｔ＿Ｌを有する（すなわち、中間的な低量子効率状態にある）。太い破線１４０と１４１、及び、１４２と１４３は、ＦＩＧ．８ｃと比較して互いに近接している。前記線は、半導体基板１０１の裏側近くで互いに重なっている。その結果、偶数列の一次電荷収集ノード１０４は、裏側付近で光生成された電荷を収集しない。これは、裏側近くで吸収される短波長が画素素子の偶数列によって取り込まれないことを実質的に意味する。したがって、スペクトル選択的イメージングが可能であり、ＦＩＧ．８Ｄの実施例では、偶数列の一次電荷収集ノード１０４は、奇数列の画素素子によって実質的にロングパスフィルタリングされた光を吸収する。

ＦＩＧ．８Ｅは第４の例の場合を示し、ここでは画素の奇数列が変調ノード１０５にＶｈｑを有し（すなわち、高量子効率状態にある）、画素素子の偶数列が変調ノード１０５にＶｌｑを有する（すなわち、低量子効率状態にある）。この場合、太い破線１４０、１４１、１４２及び１４３によって示すように、偶数列の画素素子は、それらの一次電荷収集ノード１０４のすぐ近くからのみ電荷を収集する。

ＦＩＧ．８Ｆは、第５の例の場合を示し、ここで
画素素子１００（ｉ、１）は、Ｖｍ＝Ｖｈｑを有し、
画素素子１００（ｉ、２）は、Ｖｍ＝Ｖｌｑを有し、
画素素子１００（ｉ、３）は、Ｖｍ＝Ｖｈｑを有し、
画素素子１００（ｉ、４）は、Ｖｍ＝Ｖｈｑを有し、
画素素子１００（ｉ、５）は、Ｖｍ＝Ｖｉｎｔ＿Ｈを有し、
画素素子１００（ｉ、６）は、Ｖｍ＝Ｖｈｑを有する。

この例の場合は、画素素子のマトリクス内で変調電圧の異なる組み合わせが可能であることを示している。量子効率を変調することによって、画素素子が光生成電荷を収集する電荷収集体積を変えられることが理解されよう。実際には、光生成電荷の収集に関する画素境界は固定されておらず、むしろそれらは柔軟であり、即ち、量子効率を変調することによってプログラム可能である。

ＦＩＧ．８Ａ－Ｆにおける例示的な図示は、各画素素子が単一の一次電荷収集ノードを含む実施形態について描かれている。本開示の様々な他の実施形態において、量子効率が同様に変調され得ることが理解されよう。ＦＩＧ．８Ａ－Ｆに示す原理は、複数の一次及び／又は二次電荷収集ノードを有する画素素子、及び、より高次元のマトリクスを有するイメージセンサに拡張することができる。さらに、各画素素子が一次電荷収集ノードに加えて二次電荷収集ノードを含む例示的な実施形態では、二次電荷収集ノードの電圧Ｖｘを使用して二次電荷収集ノードの量子効率を変えることができる。

ＦＩＧ．２１Ａは、調整注入を使用する別の例の説明図である。インプラント１２５１は第２の導電型半導体材料からなり、インプラント１２５０は第１の導電型半導体材料からなる。インプラント１２５１及び１２５０は、センサが作動しているときに完全に空乏化するように、軽度にドープされてもよい。インプラント１２５１は、変調を改善することを目的とし、インプラント１２５０は、可動性の第１の導電型電荷を電荷収集ノードへ導くのを助ける。これらのインプラントはまた、個別に、例えば「１２５０」のみ、又は「１２５１」のみを使用することができ、これらの組み合わせは量子効率の改善された変調をもたらし得る。

ＦＩＧ．２１Ｂは、１つの一次電荷収集ノードと１つの二次電荷収集ノードを備えた画素素子に調整注入を使用する例の図である。第２の導電型半導体材料のインプラント１２５１と、第１の導電型半導体材料のインプラント１２５３がある。さらに、二次電荷収集ノード１８０の下に第２の導電型半導体材料のインプラント１２５４がある。調整注入は、一次電荷収集ノード１０４及び二次電荷収集ノード１８０への電荷の誘導を助け、前記電荷収集ノードの量子効率変調を容易にする。インプラント１２５１、１２５３及び１２５４は、センサが作動しているときに十分に空乏化するように、軽度にドープすることができる。

ＦＩＧ．２１Ｃは、２つの一次電荷収集ノードを有する画素素子に調整注入を使用する例の図である。状況はＦＩＧ．２１Ａの２つの画素素子を使用するものに類似している。２つの一次電荷収集ノードを有する画素素子に調整注入を使用する例を示すことも可能である。この状況は、ＦＩＧ．２１Ｃの２つの画素素子を使用する状況と類似しているが、ここでは調整注入１２５２が画素素子の端部まで延びないように構成される点が異なる。これは、１つの画素素子の電荷収集体積を隣接する画素素子の電荷収集ノードから分離するのを助ける。インプラント１２５１及び１２５２は、センサが作動しているときに十分に空乏化するように、軽度にドープすることができる。

説明した調整注入は例示であり、異なる組み合わせで使用することができる。

ＦＩＧ．２２は、ＦＩＧ．８Ｂの画素素子の電界分布及びバイアス条件のより詳細な図を提供する。ＦＩＧ．２２の太い破線１４０、１４１及び１４２は、隣接画素間の電荷収集体積の境界を表す。なお、ＦＩＧ．８Ｂと同様に、電荷収集体積の境界に近づくにつれて、電荷収集体積の境界に垂直な電界成分は、境界に向かって滑らかに減少し、境界でゼロに達する。ＦＩＧ．２２では、電界線が描かれ、電荷境界で発生した第２の導電型可動電荷が周辺ノード１０２又は裏側導電層１０８のいずれかに到達することを示している。これは、１０２又は１０８のいずれかに対する電荷収集体積の境界に垂直電界があるからである。ＦＩＧ．２２には、変調ノード１０５と電荷収集ノードとの間の電界線があるのと同様の方法で、周辺ノード１０２と電荷収集ノードとの間を走る電界線（これらは明瞭さのためだけにＦＩＧ．８Ｂ、８Ｃ、８Ｄ、８Ｅ、及び８Ｆには示していない）も示している。

ＦＩＧ．８Ｂの注記として、ＦＩＧ．８Ｃ、８Ｄ、８Ｅ、及び８Ｆは、電界線を大まかに示しているだけであるが、電荷収集体積間の境界は、ＦＩＧ．８Ｂ、８Ｃ、８Ｄ、８Ｅ、及び８Ｆに示すように定性的に振舞う。

ＦＩＧ．９Ａ－Ｂは、本開示の実施形態により画素素子の量子効率をどのように変調してそれらの電荷収集体積を変化させることができるかを示す他の例示である。ＦＩＧ．９Ａ－Ｂは、本開示の実施形態による画素素子のマトリクスの一部の上面を示す。

説明のみを目的として、ここでｉ＝［１、Ｍ］行及びｊ＝［１、Ｎ］列を有し、ＭとＮがそれぞれ正の整数３と１０である画素素子のマトリクスを考える。前記部分は、マトリクスの画素素子１００（２、２）、１００（２、３）、１００（２、４）、１００（２、５）、１００（２、６）、１００（２、７）、１００（２、８）及び１００（２、９）を有する。

画素素子１００（２、２）、１００（２、３）、１００（２、４）、１００（２、５）、１００（２、６）、１００（２、７）、１００（２、８）及び１００（２、９）の一次電荷収集ノードは、それぞれ領域１５０、１５１、１５２、１５３、１５４、１５５、１５６及び１５７の下の電荷収集体積から光生成電荷を収集する。領域１５０、１５１、１５２、１５３、１５４、１５５、１５６及び１５７は単なる表示であることが理解されよう。ＦＩＧ．８Ａ－Ｆにおいて観察できるように、所与の一次電荷収集ノードが光生成電荷を収集する電荷収集体積は、光生成が起きる深さに依存する。

ＦＩＧ．９Ａ－Ｂに示す画素素子１００（２、２）、１００（２、３）、１００（２、４）、１００（２、５）、１００（２、６）、１００（２、７）、１００（２、８）及び１００（２、９）の一次電荷収集ノード、変調ノード及び周辺ノードは、明確性のみを目的として符号を付けていない。

ＦＩＧ．９Ａは、例示のケースを示し、
画素素子１００（ｉ、１）はＶｍ＝Ｖｈｑを有し、
画素素子１００（ｉ、２）はＶｍ＝Ｖｈｑを有し、
画素素子１００（ｉ、３）はＶｍ＝Ｖｉｎｔ＿Ｈを有し、
画素素子１００（ｉ、４）はＶｍ＝Ｖｈｑを有し、
画素素子１００（ｉ、５）はＶｍ＝Ｖｈｑを有し、
画素素子１００（ｉ、６）はＶｍ＝Ｖｌｑを有し、
画素素子１００（ｉ、７）はＶｍ＝Ｖｈｑを有し、
画素素子１００（ｉ、８）はＶｍ＝Ｖｈｑを有し、
画素素子１００（ｉ、９）はＶｍ＝Ｖｈｑを有し、
画素素子１００（ｉ、１０）はＶｍ＝Ｖｈｑを有する。

光生成電荷を収集することに関する体積（すなわち、電荷収集体積）の境界は、変調電圧によって電気的に変化させられることが理解されよう。

ＦＩＧ．９Ｂは別の例の場合を示し、ｊがｍｏｄ（ｊ、３）＝１を満たす画素素子１００（ｉ、ｊ）は、Ｖｍ＝Ｖｉｎｔ＿Ｈ（中間の高量子効率状態）であり、ｊがｍｏｄ（ｊ、３）＝０及びｍｏｄ（ｊ、３）＝２を満たす他の画素素子１００（ｉ、ｊ）は、Ｖｍ＝Ｖｈｑ（高量子効率状態）を有する。

なお、モジュロ演算ｍｏｄ（ｊ、３）の表記は、ｊ ｍｏｄ ３と等しい。この実施例の場合、ｍｏｄ（ｊ、３）＝１である画素素子１００（２、ｊ）は、画素素子の実際の幅の約３分の１からの光生成電荷を集め、残りの３分の２からの光生成電荷は、ｍｏｄ（ｊ、３）＝０又はｍｏｄ（ｊ、０）＝２である隣接する画素素子１００（２、ｊ）によって集められることがＦＩＧ．９Ｂから観察できる。

また、様々な場合における光生成電荷の測定、例えば、
ケースＡ： 全ての画素素子がＶｍ＝Ｖｈｑを有する、
ケースＢ： ｍｏｄ（ｊ、３）＝１を満たす画素素子がＶｍ＝Ｖｉｎｔ＿Ｈを有する、
ケースＣ： ｍｏｄ（ｊ、３）＝２を満たす画素素子がＶｍ＝Ｖｉｎｔ＿Ｈを有する、
ケースＤ： ｍｏｄ（ｊ、３）＝０を満たす画素素子がＶｍ＝Ｖｉｎｔ＿Ｈを有する、
は、各画素素子を垂直方向に３つの部分に分割するために使用することができる。したがって、これら４つの測定により、マトリクスの垂直方向の解像度は、行内の画素素子の数の３倍になり得る。上記のケースは、変調電圧及びそれらのパターンの背後にある原理を説明するための単なる例であることが理解されよう。変調電圧及びそれらのパターンの異なる組み合わせを使用して、画素素子を部分に分割することができ、その結果、解像度が向上する。

ＦＩＧ．１０Ａ－Ｂは、本開示の実施形態により画素素子の量子効率をどのように変調してそれらの電荷収集体積を変化させることができるかについてのさらに別の例示である。ＦＩＧ．１０Ａ－Ｂは本開示の一実施形態による画素素子のマトリクスの一部の上面を示す。説明のみを目的として、ここで、ｉ＝［１、Ｍ］行及びｊ＝［１、Ｎ］列を有し、ＭとＮがそれぞれ正の整数５と５である画素素子のマトリクスについて考察する。

ＦＩＧ．１０Ａを参照すると、画素素子１００（３、３）、１００（１、２）、１００（２、５）、１００（５、４）及び１００（４、１）はＶｍ＝ Ｖｉｎｔ＿Ｈを有し、他の画素素子はＶｍ＝Ｖｈｑを有する。画素素子１００（３、２）、１００（２、３）、１００（３、４）、１００（４、３）及び１００（３、３）の一次電荷収集ノードは、領域（太線で囲んで示す）１７１、１７２、１７３、１７４及び１７５の下の電荷収集体積から光生成電荷を収集する。

ＦＩＧ．１０Ｂを参照すると、全ての画素素子はＶｍ＝Ｖｈｑを有する。その結果、電荷収集体積は対称になっている。

ＦＩＧ．１０Ｃにおいて、画素素子１００（３、３）は、５つの領域１７１０、１７２０、１７３０、１７４０、１７５に分割されている。

ＦＩＧ．１０Ｄは、単位面積及び時間あたりの光生成電荷の数が、領域１７１０、１７２０、１７３０、１７４０及び１７５の下の電荷収集体積についてどのように計算され得るかを示す。

ＦＩＧ．１０Ｄを参照すると、ＦＩＧ．１０Ａの領域１７１及びＦＩＧ．１０Ｂの領域１７１は、それぞれＡ１とＡ２によって示される。領域１７１０（すなわちＡ１とＡ２で表される面積の差）はＡ３で表される。

同様に、単位面積及び時間あたりの光生成電荷（すなわち、光信号によって生成された電子）の数は、領域Ａ１、Ａ２及びＡ３について、Ｓ１、Ｓ２及びＳ３によって表され、数学的に以下のように関連付けられる。
Ｓ３＝（Ａ１×Ｓ１－Ａ２×Ｓ２）／Ａ３

このように、例えば、変調電圧Ｖｍの異なるパターンで複数の画像を取り込むことによって、画素素子の柔軟な（すなわちプログラム可能な）電荷収集体積を使用して、イメージセンサの解像度を高めることができる。

次に、ＦＩＧ．１０Ｅは、本開示の実施形態による、画素素子のより大きなマトリクスを用いて解像度を向上させることができる方法の概略図である。ＦＩＧ．１０Ｅは、Ｍ及びＮが８に等しいマトリクスを示す。

ＦＩＧ．１０Ｅを参照すると、ｍｏｄ（２×（ｉ－１）＋ｊ＋１、５）＝０を満たす画素素子はＶｍ＝ Ｖｉｎｔ＿Ｈを有し、他の画素素子はＶｍ＝Ｖｈｑを有する。第１の画像Ｐｉｃ１は、この変調電圧パターンを使用して取り込まれる。

説明のみを目的として、ここでは、６つの画像が以下の変調電圧パターンを使用して取り込まれると考える。
Ｐｉｃ１： ｍｏｄ（２×（ｉ－１）＋ｊ＋１、５）＝０であればＶｍ＝Ｖｉｎｔ＿
Ｈ、それ以外はＶｍ＝Ｖｈｑ
Ｐｉｃ２： ｍｏｄ（２×（ｉ－１）＋ｊ＋１、５）＝１であればＶｍ＝Ｖｉｎｔ＿Ｈ、それ以外はＶｍ＝Ｖｈｑ
Ｐｉｃ３： ｍｏｄ（２×（ｉ－１）＋ｊ＋１、５）＝２であればＶｍ＝Ｖｉｎｔ＿Ｈ、それ以外はＶｍ＝Ｖｈｑ
Ｐｉｃ４： ｍｏｄ（２×（ｉ－１）＋ｊ＋１、５）＝３であればＶｍ＝Ｖｉｎｔ＿Ｈ、それ以外はＶｍ＝Ｖｈｑ
Ｐｉｃ５： ｍｏｄ（２×（ｉ－１）＋ｊ＋１、５）＝４であればＶｍ＝Ｖｉｎｔ＿Ｈ、それ以外はＶｍ＝Ｖｈｑ
Ｐｉｃ６： Ｖｍ＝Ｖｈｑ

その結果、第１の画像Ｐｉｃ１は、ＦＩＧ．１０Ｅに示すように、Ｖｍのパターンを有し、第２の画像Ｐｉｃ２は１つの位置だけ右にシフトしたパターンを有し、第３の画像Ｐｉｃ３は１つの位置だけ下にシフトした同じパターンを有し、第４の画像Ｐｉｃ４は１つの位置だけ上にシフトした同じパターンを有し、第５の画像Ｐｉｃ５は１つの位置だけ右にシフトしたパターンを有し、第６の画像Ｐｉｃ６は全ての画素素子についてＶｍ＝Ｖｈｑにより撮影される。これらの６つの画像は、ＦＩＧ．１０Ｃ及び１０Ｄとともに示したものと同様の方法で、すべての画素素子をそれぞれ５つの部分に仮想的に分割するのに十分な情報を有する。これにより、マトリクス内にある電荷収集ノードよりも５倍多い画素値が得られる。実際には、特に良好な照明条件において、結像スピードが、価値ある交換条件で、解像度に転化される。

ＦＩＧ．１０Ｅで使用されている変調電圧のパターンは単なる一例に過ぎないことが理解されよう。所与の一次電荷収集ノードが光生成電荷を収集する電荷収集体積を電気的に変更させることができるため、解像度を高めるために様々な変調電圧パターン及び方式を導入することができる。一例として、画像Ｐｉｃ１、Ｐｉｃ２、Ｐｉｃ３、Ｐｉｃ４及びＰｉｃ５を取り込む間に選択した画素素子に対してＶｍ＝Ｖｉｎｔ＿Ｈを使用する代わりに、Ｖｍ＝Ｖｌｑを前記選択した画素素子に対して使用することができる。そのような場合、画素素子は仮想的に４つの部分に分割することができる。

ＦＩＧ．１１Ａ－Ｃは、本開示の実施形態により画素素子の量子効率をどのように変調してそれらの電荷収集体積を変化させることができるかを示す更に別の例示である。ＦＩＧ．１１Ａ－Ｃは、本開示の別の実施形態による画素素子のマトリクスの一部の上面を示す。説明のみを目的として、ここでは、ｉ＝［１、Ｍ］行及びｊ＝［１、Ｎ］列を有し、ＭとＮがそれぞれ正の整数４と５である画素素子のマトリクスについて考察する。ＦＩＧ．１１Ａ～ＦＩＧ．１１Ｃを参照すると、画素素子は、例えばＦＩＧ．５Ａに示すように、一次電荷収集ノードに加えて二次電荷収集ノードを有する。

なお、ここで用いる電圧極性は、第１の導電型半導体がｎ型半導体であることを前提としている。

ＦＩＧ．１１Ａを参照すると、全ての画素素子は、高量子効率状態にある２次電荷収集ノードを有し、かつ、低量子効率状態にある１次電荷収集ノードを有する。言い換えれば、全ての画素素子は、Ｖｘ＝Ｖｈｑ及びＶｍ＝Ｖｌｑを有する。画素素子１００（２、３）及び１００（２、４）の二次電荷収集ノードは、領域（太線により囲んで示す）１８１及び１８２の下の電荷収集体積から光生成電荷を収集する。

ＦＩＧ．１１Ｂを参照すると、全ての画素素子の一次電荷収集ノードの量子効率が増加し、及び／又は、全ての画素素子の二次電荷収集ノードの量子効率が低下する。言い換えれば、ＦＩＧ．１１Ａにおける前の値と比較して、Ｖｍが上昇し、Ｖｘが低下する。画素素子１００（３、２）及び１００（３、３）の一次電荷収集ノードは、領域（太線により囲んで示す）１８３及び１８４の下の電荷収集体積から光生成電荷を収集する。ＦＩＧ．１１Ａと比較して、領域１８１及び１８２は、サイズが縮小していることが理解されよう。

ＦＩＧ．１１Ｃを参照すると、ＦＩＧ．１１Ｂと比較して、全ての画素素子の一次電荷収集ノードの量子効率はさらに上昇し、及び／又は全ての画素素子の二次電荷収集ノードの量子効率はさらに低下する。なお、電圧Ｖｘは光生成電荷が収集された後に読み出すことができ、これにより二次電荷収集ノードは一次電荷収集ノードと同様にイメージセンサの解像度に寄与することができる。

ＦＩＧ．１２Ａ－Ｄは、本開示の様々な実施形態による画素素子１００の回路１０７の概略図である。説明のため、第１の導電型半導体材料はｎドープ半導体材料であると仮定するが、ｐドープの第１の導電型半導体材料に関する作用も同様に説明することができる。好ましくは、半導体基板１０１は高抵抗率又は真性半導体材料である。

ＦＩＧ．１２Ａを参照すると、画素素子１００は、二次電荷収集ノードを含まない単一の一次電荷収集ノード１０４を有する。Ｖｍは変調ノード１０５の変調電圧であり、電圧がＶｃである一次電荷収集ノード１０４の量子効率を変調するために使用される。

ＦＩＧ．１２Ａは回路１０７の代表的な部分のみを示し、回路１０７はスイッチ１１０を有する。例示の実施形態では、スイッチ１１０は、Ｖｃをノード１１２で利用可能なリセット電圧Ｖｒに引くために使用されるＮＭＯＳトランジスタとして実施することができる。スイッチ１１０はゲート１１１を有する。回路１０７は、光生成された収集電荷を蓄積するために使用されるキャパシタ１０９も有する。キャパシタ１０９は、専用キャパシタ、寄生キャパシタ、又は異なる容量素子の組み合わせとすることができる。

一次電荷収集ノード１０４と裏側導電層１０８の間の電位差は符号１１３で示されている。高抵抗基板が実質的に完全に空乏化されるべき場合、この電位差は十分に高くなければならない（通常は１５ボルト程度）。

そのような画素素子１００のマトリクスは、以下のように画像を取り込むために使用することができる。
まず、トランジスタゲート１１１で電圧をアサートし、スイッチ１１０を介してＶｃをリセット電圧Ｖｒに引くことによって、すべての画素素子の一次電荷収集ノードの電圧Ｖｃが初期化される。この例では、Ｖｒは５Ｖであり得る。
次に、トランジスタゲート１１１の電圧がアサート解除され、これにより、一次電荷収集ノードはフローティングのままにされる。光生成電荷は、ほぼＶｒである初期値から一次電荷収集ノードでの電圧Ｖｃを低下させ始める。変調電圧Ｖｍは、対応する一次電荷収集ノードの量子効率を変えるために使用することができる。
最後に、所定の積分時間の後、キャパシタ１０９は読み出しに利用可能な信号Ｖｒ－Ｖｃを保持する。信号範囲は、例えば、２Ｖとすることができ、これにより一次電荷収集ノード１０４が少なくとも周辺ノード１０２よりも３Ｖ高い電位になる。

これは写真を撮るための単純化された手順であることが理解されよう。実際には、例えば、リセット電圧値が信号の前に読み取られる相関二重サンプリング（ＣＤＳ）のような様々な技術を使用することができる。また、異なる画素素子は異なる積分時間を有することができる。

なお、一次電荷収集ノード１０４における電圧は、周辺ノード１０２（又は変調ノード１０５）と一次電荷収集ノード１０４の間に電流が流れるのを防ぐために、また、該当する場合、半導体基板１０１を実質的に完全に空乏化された状態に保つため、所定の値より高くなければならない。一次電荷収集ノード１０４が十分に高い電圧にある場合、一次電荷収集ノード１０４は変調ノード１０５を周辺ノード１０２から実質的に絶縁する。以下の説明における電圧極性は、第１の導電型半導体材料をｎ型半導体と仮定する。

ＦＩＧ．１２Ａは、第１の導電型半導体材料がｎ型半導体であるときに、一次電荷収集ノード１０４の電圧範囲を制限するための１つの可能な方法の例示である。一次電荷収集ノード１０４の電圧Ｖｃが低くなり過ぎるのを防ぐ１つの方法は、スイッチ１１０を使用して、一次電荷収集ノード１０４への／からのリセット電圧Ｖｒの接続及び遮断を行うことである。リセット中、スイッチ１１０のトランジスタゲート１１１は高電圧に引かれ、それにより、スイッチ１１０は完全に導通状態になり、すなわちオンになる。その後、ゲート電圧は、ほぼＶｔａｒｇ＋Ｖｔｈに設定することができ、ここで、Ｖｔａｒｇは、一次電荷収集ノード１０４の電圧の目標とされる下限であり、Ｖｔｈは、スイッチ１１０（すなわち、リセットトランジスタ）の閾値電圧である。このようにして、一次電荷収集ノード１０４の電圧がＶｔａｒｇに達すると、スイッチ１１０のゲート－ソース間電圧はＶｔｈになる。一次電荷収集ノード１０４の電圧がさらに低下すると、スイッチ１１０を通る電流が増加し、一次電荷収集ノード１０４の電圧が低下するのを実質的に防止する。実際には、そのような制限は徐々に起こる。Ｖｔｈは、単に例示の目的で上記の例において使用されたことが理解されよう。

ＦＩＧ．１２Ｂを参照すると、画素素子１００は、一次電荷収集ノード１０４と二次電荷収集ノード１８０とを有する。二次電荷収集ノード１８０は電圧Ｖｘを有し、回路１０７に接続されている（前記接続はＦＩＧ．１２Ｂには示さない）。電圧Ｖｘは、二次電荷収集ノード１８０の量子効率を制御するために使用され得る。

ＦＩＧ．１２Ｃを参照すると、画素素子１００は、一次電荷収集ノードを含まない単一の二次電荷収集ノード１８０を有する。二次電荷収集ノード１８０は、ゲートがノード１１１＿ｘの電圧によって制御されるトランジスタとして実装することができるスイッチ１１０＿ｘによりリセットすることができる。リセット電圧Ｖｒ＿ｘは、ノード１１２＿ｘで供給される。回路１０７は、電荷を蓄積するためのキャパシタ１０９＿ｘも備える。ＦＩＧ．１２Ｃの画素素子１００は、変調ノードが無いことを除いて、ＦＩＧ．１２Ａの画素素子１００と非常によく似た働きをする。ここで、量子効率の変調はＶｒ＿ｘにより可能である。Ｖｒ＿ｘがリセット中に高電圧である場合、量子効率は高く、同様に、Ｖｒ＿ｘがリセット中に低電圧である場合、量子効率は低い。

キャパシタ１０９＿ｘがリセットされ、次いでノード１１１＿ｘがアサート解除されたと仮定する。この時点でノード１１２＿ｘの電圧が変調されると、その変調の一部はキャパシタ１０９＿ｘを介して二次電荷収集ノード１８０に容量的に接続され、その結果、二次電荷収集ノード１８０の量子効率が変調される。これにより、積分中の量子効率の変調が可能になる。二次電荷収集ノード１８０の総静電容量に対するキャパシタ１０９＿ｘの静電容量が大きいほど、上述の容量性変調効果が大きい。同様に、一次電荷収集ノード１０４についてＦＩＧ．１２Ａの例で説明したように、二次電荷収集ノード１８０の電圧範囲は、スイッチ１１０ｘを用いて制限することができる。

ＦＩＧ．１２Ｄを参照すると、画素素子１００は、一次電荷収集ノード１０４と二次電荷収集ノード１８０とを有する。回路１０７は、ゲート１２１＿ｘによって制御されるトランジスタにより実施することができるスイッチ１２２＿ｘを有する。ノード１２１＿ｘの電圧がアサートされると、スイッチ１２２＿ｘは、二次電荷収集ノード１８０をノード１２０に接続する。同様に、回路１０７は、ゲート１２１によって制御されるトランジスタによって実施することができるスイッチ１２２をさらに有する。スイッチ１２２は、一次電荷収集ノード１０４をノード１２０に接続することができる。これは、二次電荷収集ノード１８０と一次電荷収集ノード１０４の両方で写真を撮ることができ、両方とも電荷をキャパシタ１０９に蓄積することを意味する。

ＦＩＧ．１２Ａ－Ｄに示す画素素子１００は、回路１０７の単なる例示であることが理解されよう。ここに記載の原理は、異なる数の一次電荷収集ノード及び／又は二次電荷収集ノードを有する他の種類の画素素子に拡張することができる。特に、所与の画素素子内に複数のストレージキャパシタが存在し得る。例えば、ＦＩＧ．１２Ｄにおいて、例えば、取り込んだ信号、リセット値（ＣＤＳ用）及び導出信号を蓄積することができるキャパシタのバンクが存在し得る。

ＦＩＧ．１３は、本開示の実施形態による画素素子１００の回路１０７の概略図である。ＦＩＧ．１３を参照すると、画素素子１００は、例えば、ＦＩＧ．２Ａに示すように、第１及び第２の一次電荷収集ノード１０４ａ及び１０４ｂを有する。

画素素子１００は、半導体基板１０１の裏側となるように製造された裏側導電層１０８を有する。裏側導電層１０８はバイアス電圧Ｖｂｓにバイアスされる。回路１０７は、第１及び第２の一次電荷収集ノード１０４ａ及び１０４ｂにそれぞれ関連付けられた第１及び第２のスイッチ１１０ａ及び１１０ｂ（これらはトランジスタによって実施できる）を有する。同様に、スイッチ１１０ａ及び１１０ｂのトランジスタゲート１１１ａ及び１１１ｂを使用して、それぞれスイッチ１１０ａ及び１１０ｂのコンダクタンスを制御することができる。回路１０７はストレージキャパシタ１０９ａ及び１０９ｂを更に有する。符号１１３ａは電荷収集ノード１０４ａと裏側導電層１０８の間の電位差を表し、符号１１３ｂは電荷収集ノード１０４ｂと裏側導電層１０８の間の電位差を表す。Ｖｒ＿ａ及びＶｒ＿ｂは、それぞれノード１１２ａ及び１１２ｂにおける第１及び第２のリセット電圧である。

明瞭性のみを目的として、使用され得る回路１０７の他の部分（例えば、可能なソースフォロワなど）は、ＦＩＧ．１３には示されていない。

ＦＩＧ．１４Ａ－Ｂは、ＦＩＧ．１３の画素素子１００において、電荷の収集をどのように変調できるかを示す概略図である。半導体基板１０１は、任意の選択により、薄化高抵抗基板である。第１の導電型半導体はｎ型半導体材料であると仮定する。また、スイッチ１１０ａ及び１１０ｂは、ｎ型トランジスタであると仮定する。さらに、一次電荷収集ノードと裏側導電層１０８との間に十分に大きい電位差１１３ａ及び１１３ｂが与えられ、半導体基板１０１を実質的に完全に空乏化する。スイッチ１１０ａ及び１１０ｂは、撮像が開始される前に、一次電荷収集ノード１０４ａ及び１０４ｂをそれらのリセット電圧Ｖｒ＿ａ及びＶｒ＿ｂに近づけるために使用される。ストレージキャパシタ１０９ａ及び１０９ｂは専用キャパシタである必要はないが、たとえば電荷収集ノード１０４ａ及び１０４ｂの寄生容量、及び／又は、例えば、トランジスタゲートなどの他の付属構成要素によって形成することができる。ここで、キャパシタ１０９ａと１０９ｂは異なる値を有することができ、例えば、一方は低い静電容量（すなわち高い変換利得）を有することができ、他方は高い静電容量（すなわち高いフルウェルキャパシティ）を有することができる。

ＦＩＧ．１４を参照して、リセット電圧Ｖｒ＿ａ及びＶｒ＿ｂが５Ｖであると仮定する。画素信号範囲（すなわち、Ｖｃ＿ａ、Ｖｃ＿ｂの電圧範囲）は５Ｖから３Ｖとなり、この場合、電荷収集ノード１０４ａ及び１０４ｂは、常に周辺ノード１０２（接地レベルにある）よりも少なくとも３Ｖ高い電位にある。バイアス電圧Ｖｂｓは－１５Ｖ、Ｖｈｑは２．５Ｖ、Ｖｌｑは０Ｖである。０Ｖの変調電圧は低い量子効率状態をもたらし、一方、２．５Ｖの変調電圧はその対応する一次電荷収集ノードに高い量子効率状態をもたらす。

ＦＩＧ．１４Ａ－Ｂを参照すると、一次電荷収集ノード１０４ａ及び１０４ｂは、（対応するゲート電圧１１１ａ及び１１１ｂを制御することによって）それぞれスイッチ１１０ａ及び１１０ｂを使用して、第１及び第２のリセット電圧Ｖｒ＿ａ及びＶｒ＿ｂに引かれている。リセット動作後、スイッチ１１０ａ及び１１０ｂは、それぞれドレインノード１１２ａ及び１１２ｂと一次電荷収集ノード１０４ａ及び１０４ｂとの間の更なる電流を防ぐために、ゲート電圧１１１ａ及び１１１ｂにより動作領域を遮断するように構成されている。変調電圧Ｖｍ＿ａ及びＶｍ＿ｂは、リセットの間、２．５Ｖ（＝Ｖｈｑ）であってもよい。一次電荷収集ノード１０４ａ及び１０４ｂは、基板１０１内の光生成電荷について競合し、一次電荷収集ノード１０４ａ及び１０４ｂによって収集された電荷は、それぞれキャパシタ１０９ａ及び１０９ｂに蓄積される。

次に、量子効率変調の原理について説明する。ＦＩＧ．１４Ａは、Ｍ＝３行及びＮ＝４列のマトリクス内の画素素子１００（２、２）及び１００（２、３）を示す。変調電圧Ｖｍ＿ａ＝Ｖｌｑ、変調電圧Ｖｍ＿ｂ＝Ｖｈｑである。おおよその電界線１４５がＦＩＧ．１４Ａ及び１４Ｂに示されている。低量子効率状態にある画素素子１００（２、２）の一次電荷収集ノード１０４ａが、太い破線１２５で囲まれた小さな体積から光生成電荷を収集する一方、高量子効率状態にある画素素子１００（２、２）の一次電荷収集ノード１０４ｂは、太い破線１２４と１２６の間の基板１０１の大きな体積（太い破線１２５で囲まれた体積を除く）から光生成電荷を集める。太い破線１２４の左側で光生成された電荷は、画素素子１００（２、１）の一次電荷収集ノード１０４ｂによって収集される。

同様に、画素素子１００（２、３）の一次電荷収集ノード１０４ａは、太い破線１２７で囲まれた小さい体積から光生成電荷を収集する一方で、画素素子１００（２、３）の一次電荷収集ノード１０４ｂは、画素素子１００（２、４）の太い破線１２６と線１２４（図示せず）との間の基板１０１の大きな体積から（太い破線１２７で囲まれた体積を除く）光生成電荷を集める。したがって、所与の画素素子内の基板１０１内で光生成された電荷の一部は、隣接する画素素子によって収集され得る。

ＦＩＧ．１３の画素素子１００では、隣接画素による電荷収集を最小にするため、一次電荷収集ノード１０４ａと１０４ｂとは互いに近接している（すなわち、一次電荷収集ノード１０４ａと１０４ｂとの間の領域１０６は比較的細い）。なお、画素素子の下に発生した実質的に全ての電荷が一次電荷収集ノードの１つによって収集されるため、開口率は実質的に１００％である。画素素子１００の基板１０１が、ＦＩＧ．１４Ａ及び１４Ｂで仮定されているように実質的に完全に空乏化している場合、光生成電荷は急速に一次電荷収集ノード１０４ａ及び１０４ｂにドリフトする。

ＦＩＧ．１４Ｂを参照すると、画素素子は、Ｖｍ＿ａ＝Ｖｈｑ及びＶｍ＿ｂ＝Ｖｌｑを有する。画素素子１００（２、２）の一次電荷収集ノード１０４ｂ及び画素素子１００（２、３）の一次電荷収集ノード１０４ｂが光生成電荷を収集する電荷収集体積は、それぞれ太い破線１２８及び１３０によって囲まれている。ＦＩＧ．１４Ａと同様に、画素素子１００（２、３）の一次電荷収集ノード１０４ａは、太い破線１３０で囲まれた体積を除いて、太い破線１２９と１３１との間の基板１０１の大きな体積から光生成電荷を収集する。

入射光が比較的厚い（すなわち、数十マイクロメートル程度）薄化チップに達する前に赤外線（ＩＲ）カットフィルタを通過する場合、変調コントラストが１００％に近づく。これは、一次電荷収集ノードが画素素子の表側に配置されているため、実質的にすべての短波長の光が裏側近くで吸収され、非常にわずかな光が低量子効率状態にある一次電荷収集ノードの近く（すなわち、太い破線１２５、１２７、１２８及び１３０で囲まれる体積）で吸収されるからである。

ＦＩＧ．１５は、本開示の一実施形態により、高い変調コントラスト及び画素素子１００の全領域からの電荷収集を有しながら、どのようにして小さな一次電荷収集ノードサイズを得ることができるかを示す概略図である。ＦＩＧ．１５は、採用できる可能性のある画素読み出し回路の概略図を示す。一次電荷収集ノード（１０４ａ及び１０４ｂ）と周辺ノード１０２の間のより高い電位差は、画素素子１００の全領域に対してより小さい一次電荷収集ノード領域を可能にする。

一例では、スイッチ１１０ａ、１１０ｂ、１１５ａ、１１５ｂ、１１７ａ及び１１７ｂのノード１１２ａ、１１２ｂ、１１４ａ、１１４ｂ、１１９ａ及び１１９ｂにおけるドレイン及びソース電圧がそれぞれ設定され、その結果、トランジスタ端子電圧を安全な電圧範囲（すなわち、トランジスタに害を及ぼさない電圧範囲）に保ちながら、一次電荷収集ノード（１０４ａ及び１０４ｂ）と周辺ノード１０２の間の逆バイアスを最大化する。

なお、スイッチは、例えば周辺ノード（ｐウェル）１０２に組み込むことができるＮＭＯＳトランジスタなどの第１の導電型トランジスタによって実装することができるため、シャッタトランジスタ１２２ａ及び１２２ｂ、リセットトランジスタ１０９ａ及び１０９ｂ、ソースフォロワトランジスタ１１５ａ及び１１５ｂ、並びに、負荷トランジスタ１１７ａ及び１１７ｂの基板は、周辺ノード１０２に結合されている。シャッタトランジスタ１２２ａ、１２２ｂは、任意であり、一次電荷収集ノード１０４ａ及び１０４ｂをそれぞれ記憶ノード１２０ａ及び１２０ｂから分離するために使用される。これは、グローバルシャッタイメージングを達成する１つの方法を提供する。

トランジスタ１１５ａ、１１５ｂ、及び、トランジスタ１１７ａ、１１７ｂによって形成されたソースフォロアは、キャパシタ１０９ａ、１０９ｂに保存された信号をそれぞれバッファリングする。これらのソースフォロワは、出力ノード１１６ａ及び１１６ｂを有する。シャッタトランジスタ１２２ａ及び１２２ｂは、対応するゲート制御電圧Ｖｓｈ＿ａ及びＶｓｈ＿ｂをそれぞれ有するゲートノード１２１ａ及び１２１ｂを有する。ゲート制御電圧Ｖｓｈ＿ａ、Ｖｓｈ＿ｂは、シャッタトランジスタ１２２ａ、１２２ｂをそれぞれ導通又は遮断動作領域に変えるために使用される。負荷トランジスタ１１７ａ及び１１７ｂは、ソースフォロアのバイアス電流を設定するために使用されるゲートノード１１８ａ、１１８ｂを有する。トランジスタ１１５ａ及び１１５ｂはそれぞれドレイン端子１１４ａ、１１４ｂを有する。トランジスタ１１７ａ及び１１７ｂはソース端子１１９ａ及び１１９ｂを有する。

変調ノード１０５ａと一次電荷収集ノード１０４ａの間、及び、変調ノード１０５ｂと一次電荷収集ノード１０４ａの間の容量性接続による変動を最小にするため、読み出しの間、変調電圧Ｖｍ＿ａ及びＶｍ＿ｂは所定の値に設定されることが好ましい。読み出し後、キャパシタ１０９ａ、１０９ｂのノードを短絡するスイッチ１１０ａ、１１０ｂにより画素素子をリセットすることができる。この時点で、ノード１２０ａ及び１２０ｂにおけるリセット電圧は、読み出されるか、二重サンプリング又は相関二重サンプリングに使用される画素素子内で使用される。

ＦＩＧ．１５は完全な画素回路を示しておらず、イメージセンサにおける画素素子の使用は上述の具体的な読み出し構成に限定されないことが理解されよう。実際、そのような画素素子のイメージセンサへの実装には、画素素子のマトリクスのうちどの画素素子を読み出すかを選択するために、ゲート１１６ａ及び１１６ｂに接続された別個の選択装置も必要とする。また、例えば、負荷トランジスタ１１７ａ及び１１７ｂは、周辺回路（すなわち、イメージセンサのコントローラ）内に配置することができる。ノード１０４ａ、１０４ｂ、１２０ａ及び１２０ｂにおける電圧などの画素素子電圧は、画素レベル信号処理及び／又は読み出しに使用することができる。

ノード１１２ａ及び１１２ｂにおけるリセット電圧Ｖｒ＿ａ及びＶｒ＿ｂを、例えば８Ｖまで上昇させることができる。これにより、一次電荷収集ノード（１０４ａ及び１０４ｂ）と周辺ノード１０２（領域１０６を含む）の間の電位差が増大する。しかしながら、画素回路のトランジスタがそのような高電圧を処理できることを確実にするための対策を講じる必要がある。なぜなら、トランジスタは、名目上、例えば１．８Ｖ又は２．５Ｖの電源で作動するように設計され得るからである。一実施形態において、ＦＩＧ．１５のピクセル回路のノード１１４ａ、１１４ｂ、１１９ａ及び１１９ｂに適用可能な高及び低供給電圧は、ノード１１２ａ、１１２ｂのリセット電圧及び周辺ノード１０２の周辺ノード電圧とは独立して設定可能である。例えば、リセット電圧Ｖｒ＿ａ及びＶｒ＿ｂが８Ｖである場合、２．５Ｖのトランジスタの使用を仮定すると、ノード１１４ａ及び１１４ｂにおける電圧は７．５Ｖ、ノード１１９ａ及び１１９ｂにおける電圧は５Ｖになり得る。このようにして、トランジスタ端子電圧は許容範囲内になる。トランジスタのゼロでないボディバイアスは、回路１０７の設計に関して考慮に入れるべき閾値電圧を変化させる。

ＦＩＧ．１５は画素回路の設計の背景にある原理の例示的な実施例を示し、実際の実施は、異なる数の独立供給電圧を有する異なるトランジスタ回路を有することができる。画素回路はこの特定の構成に限定されないことが理解されよう。半導体材料の導電型を置き換える場合、電源の極性も置き換える必要がある。例として、第１の半導体材料がｐ型半導体であり、第２の半導体材料がｎ型半導体である場合、回路１０７は正孔を収集する。また、そのような場合、ｎ型の変調ノードはｐ型の一次電荷収集ノードによって囲まれる。さらに、半導体材料を置き換えた場合には電圧極性を変更する必要があり、読み出し電子回路（例えばトランジスタなど）を再設計し、変化した電圧極性及び電圧範囲を考慮に入れる必要がある。また、第１の導電型半導体材料がｐ型半導体である場合、周辺ノード１０２と電荷収集ノード１０４ａ、１０４ｂとの間にそれぞれ電流が流れるのを防ぐために、電荷収集ノード１０４ａ及び１０４ｂの電圧は所定の値以下に維持されるべきである。

次に、ＦＩＧ．１６は、本開示の実施形態による、画像を取り込むためのシステムの例示的なＰＴＯＦ実施例の概略図である。ＦＩＧ．１６において、第１の時点でシステムの発光体によって放射された光パルス３００である放射信号が示されている。放射光パルス３００はターゲットに当たり、第２の時点でターゲットから反射される。反射した光パルスは、システムにおいて光パルス３０１として検出される受信信号として受信される。放射光パルス３００と受光パルス３０１の端の間の時間差３０２は飛行時間を表す。

受信信号の測定は、別々の測定サイクルで観察される。ＦＩＧ．１６は、３つの測定サイクル３０５、３０６及び３０７（すなわち、ｘ１、ｘ２、ｘ３）を示す。第１の測定サイクル３０５は、光パルス３００が放射されるのと同時に始まる。測定サイクル３０５の後に測定サイクル３０６及び３０７が続く。反射光パルス３０１による受信信号は、測定サイクル３０５及び３０６における反射信号期間３０３及び３０４の間にそれぞれ観察される。なお、測定サイクル３０７は、非常に遅い時間であり、測定された信号がイメージセンサの目標距離範囲を超えている。したがって、測定サイクル３０７は、放射／反射された信号に起因する少量の信号のみを有する可能性が高く、所与のシーンの通常の強度画像を表す背景照明によって支配される。

正規化距離が分数ｘ２－ｘ３／（（ｘ１－ｘ３）＋（ｘ２－ｘ３））によって得られることは周知である（参考文献Ｓｅｎｓｏｒ２０１５、１５、４６２４－４６４２、ｄｏｉ：１０．３３９０／ｓ１５０３０４６２４参照）。なお、分母は全受信反射信号を表す。

任意選択的に、前述の３つの測定は、例えばＦＩＧ．４Ａに示すように、互いに隣接して配置される３つの変調された電荷収集ノードを有するセンサ回路を有することによって実行することができる。このような場合、複数の放射パルスを用いた繰り返しの測定と、繰り返しサイクル３０５、３０６、及び３０７による繰り返し測定後、電荷収集ノードは十分な量の電荷を集める。ＦＩＧ．４Ａの電荷収集ノード１０４ａ及び１０４ｂはｘ１及びｘ２の値を生じさせ、ＦＩＧ．４Ａの電荷収集ノード１０４ｃは同様の方法でｘ３（背景）の値を生じさせる。

複数の様相（例えば、ＴｏＦ及び強度画像など）を検出することができるそのようなマルチモードイメージセンサは、新規の画像取り込み又は処理方式を可能にするのに非常に有用である。なお、電荷収集ノード１０４ｃでｘ３の間に取り込まれた信号は、放射された信号の寄与のない従来の強度画像である。一実施形態では、画素並列信号処理を適用して、次のようにＴｏＦ結果を計算する。
ｘ２－ｘ３／（（ｘ１－ｘ３）＋（ｘ２－ｘ３））
これは通常の強度画像と共に焦点面処理に使用される。

一実施形態では、イメージセンサが信号を取得している間、画素回路は画素素子の信号（例えば、一次及び／又は二次電荷収集ノードの電圧、記憶素子の電圧、変調ノードの電圧など）について計算を行い、それによって導出値が得られる。局所的な画素電圧（又は電流）信号、又は導出値、あるいは特定の画素素子又は画素近傍内の１つ又は複数の画素信号又は導出値が特定の基準を満たすとき、画素回路はそのような基準が満たされたことを検出して、読み出し準備が整った情報を有することの信号をマトリクスの外側に送ることができる。好ましくは、画素素子、又は画素素子の近傍の画素素子の所定の基準を満たす選択された信号値は、画素素子のマトリクスから読み出され、他の画素素子は信号を取り込み続けることができる。選択された信号は、画素近傍が特定の基準を満たす時に記憶されてもよい。なお、画素信号及び／又は隣接画素信号又はこれらの信号の関数を監視し、所定の条件を満たす時を局所的に決定し、画素信号及び／又は隣接画素信号の読み出しを要求／提供し、及び／又は、所定の基準に基づいて選択された信号を局所的に保存する原理は、一般的な計算方法であり、本開示の実施形態の変調イメージセンサに限らず適用される。

ＦＩＧ．１７は、上述の原理を示すフローチャートである。フローチャートでは、段階４００、４０１、４０２及び４０３は、所与の画素素子内の回路の異なる動作段階を示す。

段階４００（すなわち、画像取込み段階）において、放射された信号から生じる総受信反射信号は、２つの演算トランスコンダクタンス増幅器（ＯＴＡ）４０４及び４０５を使用して計算され、その結果は電流モード比較器４０７によって閾値と比較される。任意の選択により、前記閾値は調節可能であり、閾値を生成するための装置は、電流モード比較器４０７の内部にあり、ＦＩＧ．１７には示されていない。

段階４００では、４０４、４０５、及び４０７の間のスイッチトランジスタを制御する電圧ＣＯＭＰがあり、それによってＯＴＡ４０４、４０５の出力と電流モード比較器４０７の入力とが互いに接続される。ＯＴＡ４０４、４０５の出力が互いに接続される時、結果として生じる合計電流は、（（ｘ１－ｘ３）＋（ｘ２－ｘ３））、即ち、光源（例えば、発光体）から生じる全反射信号を示す。

前記合計電流が、閾値（距離測定品質を確保するために選択される）を超えると、距離を確実に測定するのに十分な信号があり、段階４０１への移行が生じる。段階４０１において、読出し要求（ＲＤ＿ＲＥＱ）がシグナリングされる。なお、読出し要求に代えて又は加えて、段階４０１は、例えば、ＦＩＧ．１７には示さない局所記憶処理などの他の機能を起動することもできる。

段階４０１において、回路は周辺回路からの読出し確認信号ＲＤａを待ち、ＲＤａが受信されると、回路は読出し状態、すなわち段階４０２に移行する。

段階４０２では、ｘ１－ｘ３（ＲＤａがアクティブ）及びｘ２－ｘ３（ＲＤｂがアクティブ、周辺回路によって駆動される）を、信号ＲＤａ及びＲＤａによって制御されるスイッチトランジスタを介してノードＰＩＸ＿ＯＵＴ４０９から読み出すことができる（又はローカルに記憶することができる）。読出し後、回路は段階４０３に移行する。

段階４０３では、回路をリセットすることができる。これに関して、必要に応じて、キャンセルＯＴＡオフセットへの自動ゼロ動作を実行することができる。その後、回路は段階４００に戻り、信頼できる距離測定のための十分な信号が存在する新たな状態を待つ。または、段階４０２に示す読み出しの代わりに、距離情報が、例えば、画素レベル処理のために容易に利用可能であるように、分数ｘ２－ｘ３／（（ｘ１－ｘ３）＋（ｘ２－ｘ３））を画素レベルで計算することができる。

ＦＩＧ．１８は、本開示の実施形態による、画像を取り込むためのシステムの例示的なグローバルシャッター（ＧＳ）イメージングの実施例の概略図である。ＧＳイメージングでは、入射光は読み出し中にも集められる。換言すれば、読み出し中に入力信号が失われることは本質的にない。ＧＳイメージングは、読み出しと画像取り込みを同時に実行できるように行うことができる。

なお、変調コントラストが十分に高ければ、ＧＳイメージングではシャッタトランジスタ（例えば、ＦＩＧ．１５に示す１２１ａ及び１２１ｂ）は不要である。したがって、ここでは説明のために、シャッタトランジスタを省略できると仮定する。ＧＳイメージングの実施である原理は、ＦＩＧ．１８及び１３により理解することができる。

ＦＩＧ．１８は、それぞれＦＩＧ．１３の画素素子１００の変調ノード１０５ａ及び１０５ｂに印加される電圧パルスＶｍ＿ａ及びＶｍ＿ｂの異なる位相の間の動作を示す。変調パルス位相５０２（Ｖｍ＿ａが高い）の間、一次電荷収集ノード１０４ａはフレーム１の電荷をキャパシタ１０９ａに収集する。同時に、変調パルス位相５００（Ｖｍ＿ｂが低い）において、一次電荷収集ノード１０４ｂは最初に読み出しを待ち、次にフレーム０が一次電荷収集ノード１０４ｂから読み出され、キャパシタ１０９ｂがリセットされ、そして、キャパシタ１０９ｂのリセット値が読み出される。その後、変調パルス段階５０３（Ｖｍ＿ｂが高い）の間に、フレーム２が取り込まれ、同時に、変調パルス段階５０１（Ｖｍ＿ａが高い）の間に、回路は読み出しを待機し、次いでフレーム１がキャパシタ１０９ａから読み出されれ、キャパシタ１０９ａがリセットされ、キャパシタ１０９ａのリセット値が読み出される。これらの段階は継続的に繰り返される。なお、リセット値は、リセット値と信号値を使用する（相関）二重サンプリングに用いるために読み出される。

シャッタトランジスタが使用された場合、それらは変調パルス位相５０２及び５０３の間、導通モードになり、それらは変調パルス位相５００、５０１の最初に遮断領域に切り替えられる（すなわち、キャパシタ１０９ａ及び１０９ｂへのサンプル信号）。キャパシタをサンプリングすると、キャパシタ熱雑音が平均ｋＴ／Ｃに固定される。シャッタートランジスタを使用しない場合、そのようなサンプリングは画素レベルでは行われない。列レベルでは読出し経路内の熱雑音（すなわち、読出し雑音）を低減するための様々な方法があるため、本開示の実施形態は、実質的に少しの入射光も無駄にしない、非常に低雑音のグローバルシャッタイメージングに対する可能性を有する。

一実施形態では、イメージセンサは高ダイナミックレンジ（ＨＤＲ）イメージングに使用される。変調ノード１０５ａ及び１０５ｂに接続された変調電圧Ｖｍ＿ａ及びＶｍ＿ｂ（例えば、ＦＩＧ．１３に示される）は、２つの変調源のデューティサイクルが異なるように１つのフレームの間に繰り返し変調されてもよい。例として、一次電荷収集ノード１０４ａは、一次電荷収集ノード１０４ｂと比較して、高い量子効率状態をかなり長く保つことができる。これは、一次電荷収集ノード１０４ａが一次電荷収集ノード１０４ｂよりも多くの信号を取り込めることを意味する。同じ画像フレームに対応する両方の信号は、その後、イメージセンサから読み出すことができる。

ＨＤＲイメージングに使用可能な同じ回路が、修正を全く必要とせずにＧＳイメージングでも機能する。上述のＧＳイメージングの実施例において２つの一次電荷収集ノード１０４ａ及び１０４ｂに対して異なる積分時間を使用することによって、ＧＳイメージングとＨＤＲイメージングとをＧＳＨＤＲイメージングとして組み合わせることも可能である。例として、ＦＩＧ．１８の変調パルス位相５０２及び５０３は、異なる長さとすることができる。このようにして、他のすべてのフレームが異なる積分時間で取り込まれ、これらのＧＳ画像を組み合わせてＨＤＲ画像を生成することができる。

上で説明したＧＳイメージング及びＧＳＨＤＲイメージング方式は量子効率の高速変調を必要とせず、同じ積分サイクルの間に変調を変える必要がないことが理解されよう。したがって、一次電荷収集ノード１０４ａ及び／又は１０４ｂの代わりに二次電荷収集ノードを使用することもできる。二次電荷収集ノードの量子効率は、例えば、リセット電圧Ｖｒ＿ｘによって変調することができる。

１つの実施形態では、本開示の実施形態によるイメージセンサは、信号対背景比（ＳＢＲ）の改善に適用することができる。この実施形態では、前述のシステムは、低デューティサイクルを有するパルス光照射野を有する発光体を備える。これに関連して、「背景」という用語は、一般に、発光体によって放射された信号に由来しない任意の取り込まれた信号成分を指す。常時オンの光源と比較して、発光体は平均放射電力及び放射パルス電力規制に対処しながら、ＳＢＲを改善するのに役立つパルス状の低デューティサイクルを採用している。ＦＩＧ．１９は、本開示の実施形態による、上記システムにおけるパルス光照射野を有する前述の発光体の例示的な実施例の概略図である。平均放射電力に対してＳＢＲが改善される。そのような改善は、放射光をパルス化し、反射放射光による光生成電荷を一群の一次電荷収集ノードに集める一方で、周囲／背景照明による入射信号を別の一群の一次電荷収集ノードに集めることによって可能である。なお、マルチモードイメージセンサにおいては、周囲／背景照明による信号を従来の強度画像として使用できる。

ＦＩＧ．１９において、放射信号６００は、低デューティサイクルを有するパルス照射野である。受信信号６０１は、所与の景色内のターゲットから反射して戻る。電荷収集ノード１０４ａ及び１０４ｂが最初にリセットされ、該当する場合にはＣＤＳのためにリセット値が読み出されると仮定する。イメージセンサは、変調電圧Ｖｍ＿ａが放射信号６００と共に高くなり、符号６０２で示すように、期間ｔ１の間、高くとどまるように変調される。継続時間ｔ１は、信号が対象の最大距離から反射されるのにかかる時間である。その後、符号６０３で示すように、変調電圧Ｖｍ＿ｂが持続時間ｔ２の間、高くなる（すなわち、一次電荷収集ノード１０４ｂが高い量子効率状態になる）。光源をパルス化し、放射されたパルスによる反射エネルギーを取り込むこのサイクルは、Ｎサイクル繰り返される。ここでＮは十分な信号がキャパシタ１０９ａに蓄積されることを確保するのに十分大きい。タイミングはｔ１＜ｔ２、好ましくはｔ１＜＜ｔ２を満たす必要がある。これは、所与のパルス間の放射光が、連続的な光源によって放射された光よりも約ｔ２／ｔ１倍高くなり得るからである。Ｎサイクルの後、キャパシタ１０９ａの両端の電圧は反射光照射野による信号を表す。なお、キャパシタ１０９ｂの両端の電圧は所与の景色（すなわち反射光照射野なし）の通常の強度画像に対応し、これも読み出して使用することができ、マルチモードイメージセンサが得られる。

距離イメージング（例として本開示の背景技術を参照）のような様々な光照射野アプリケーションが、上述のＳＢＲ改善の実施例から恩恵を受けられることが理解されよう。

１つの実施形態では、前述のシステムはスペクトラルイメージングの目的で使用される。この場合、異なる波長の光照射野が放射され、スペクトラルイメージングが行われる。任意の選択により、カラーフィルタを使用せずに、三原色のデューティサイクルパルスを放射し、異なる色の光照射野による反射光を異なる一次電荷収集ノードに収集することによって、カラー画像が得られる。また、そのようなデューティサイクルは、背景照明から生じる受信信号を減らすのを助ける。一例として、３色イメージングは４つの一次電荷収集ノードを必要とし、１つは各色用であり、１つは持続時間ｔ２のパルス間の光を収集するためのものである。そのような構成は色情報に加えて通常強度画像を与える。スペクトラルイメージングは、例えば、生物測定アプリケーション及びアクティブビジョンに適用することができる。

なお、本開示の実施形態によるイメージセンサにより、ＦＩＧ．１６のＴｏＦ信号に対して行われたように、信号が取り込まれている間にパルス信号の量を特定することも可能である。取り込まれた信号を監視することは、十分な信号が取り込まれた画素に対してイベントベースの読み出し（又はローカルストレージ）を実施することを可能にする。任意の選択により、画素は、自己トリガ方式で取込み状態から読出し状態に切り替わる。言い換えれば、状態遷移は、画素回路内で任意にハードコーディングされ、その結果、複数命令複数データ（ＭＩＭＤ）動作をもたらす。さらに、各画素は、そのイベントベースの読み出し（すなわち、フレームレス動作）の後にリセットされる可能性がある。同様の手法が一般に画素レベル処理に適用できることが理解されよう。

ＦＩＧ．２０Ａは、本開示の様々な実施形態による、画素回路のマルチモードイメージング能力の概略図である。ＦＩＧ．２０Ａにおいて、本開示の第１の実施形態による、ＭＴＯＦイメージングにおいて１つのフェーズを測定するために使用可能なセンサ動作についてのタイミング図７００を示す。タイミング図７００は、シャッタースイッチの使用をどのように回避することができるか、イメージセンサを変調ＴｏＦデータに加えて通常強度画像も取り込むマルチモードイメージセンサとしてどのように使用することができるか、及び、瞬時の放射光パワーを増加させて信号対背景レベルを増大させながら、どのようにして平均放射光強度を維持するかを示す。

画素素子、例えば、ＦＩＧ．１５のような画素素子が、第１実施形態で使用できる。放射信号は反復正弦波信号であるが、例えば矩形パルス形状のような他の形状をとることもできる。タイミング図７００では、電荷が一次電荷収集ノード１０４ａ及び１０４ｂに収集される。十分な量のパルスが放射され、対応する光生成電荷がキャパシタ１０９ａ及び１０９ｂに蓄積されると、シャッタトランジスタ１２２ａ及び１２２ｂは遮断され、ノード１２０ａ及び１２０ｂからの電圧の読み出しが行われる。シャッタトランジスタを使用することに関する問題は、スイッチ１１０ａ及び１１０ｂがオフになると、ｋＴ／Ｃノイズがキャパシタ１０９ａ及び１０９ｂにサンプリングされることである。キャパシタ１０９ａ、１０９ｂの容量値を大きくすると、ｋＴ／Ｃノイズが減少するが、感度、すなわち変換利得（Ｖ／電子）が低下する。

ＦＩＧ．２０Ａにおいて、本開示の第２の実施形態による別のタイミング図７０１が示され、ここで画素素子は、例えばＦＩＧ．４Ａに示すように、一次電荷収集ノード１０４ａ及び１０４ｂに加えて第３の一次電荷収集ノード１０４ｃを有する。この場合、シャッタトランジスタは完全に必要なく、それらは（十分に高い変調コントラストを仮定して）常時オンに保たれるか、又は画素回路から除外することができる。信号は電荷収集ノード１０４ａ、１０４ｂに蓄積される。蓄積後、第３の一次電荷収集ノード１０４ｃの量子効率が、変調ノード１０５ｃに印加された変調電圧Ｖｍ＿ｃにより高レベルに変調され、一次電荷収集ノード１０４ａ、１０４ｂが読み出される。なお、シャッタトランジスタによるサンプリングに基づくｋＴ／Ｃノイズの瞬時の値の取り込みが排除され、信号経路におけるさらなる連続時間ノイズ帯域幅の抑制を可能にし、それによりその特定の静電容量に関連するノイズの二乗平均平方根（ＲＭＳ）値を低下させる。また、上述の第２の実施形態では、第３の一次電荷収集ノード１０４ｃを使用してシャッタトランジスタの必要性を排除し、しかしながら、二次電荷収集ノード１８０は第３の一次電荷収集ノード１０４ｃの代わりに使用することができ、二次電荷収集ノード１８０の電圧Ｖｘは、二次電荷収集ノード１８０の量子効率を制御するために使用される。電荷収集ノードのそのような構成の例示的な実施形態がＦＩＧ．２０Ｂに示され、ここで、画素素子１００は、２つの一次電荷収集ノード１０４ａ及び１０４ｂと、一次電荷収集ノード１０４ａ及び１０４ｂの間に配置された二次電荷収集ノード１８０とを備える。また、Ｖｘのタイミングはタイミング図７０１に示す。

ＦＩＧ．２０Ａにおいて、本開示の第３実施形態によるさらに別のタイミング図７０２が示され、ここで画素素子は、例えばＦＩＧ．４Ａに示すように、３つの一次電荷収集ノード１０４ａ、１０４ｂ及び１０４ｃを有し、ここで、第３の一次電荷収集ノード１０４ｃは、関連するシャッタトランジスタ１２２ｃ（そのドレインは１２０ｃで示す）及び蓄積キャパシタ１０９ｃを有する。なお、シャッタトランジスタ１２２ｃ及びキャパシタ１０９ｃはＦＩＧ．４において図示を省略しているが、それらは、ＦＩＧ．１５に示すシャッタトランジスタ１２２ａ、ドレイン１２０ａ及びキャパシタ１０９ａの構成と同様に構成される。

電荷が最初に一次電荷収集ノード１０４ａ及び１０４ｂに蓄積された後、変調ノード１０５ｃに変調電圧Ｖｍ＿ｃを印加することにより第３の一次電荷収集ノード１０４ｃの量子効率を高レベルに変調することによって、電荷が一次電荷収集ノード１０４ｃに蓄積され、その後、シャッタトランジスタ１２２ｃが遮断されることを除いて、タイミング図７０２はタイミング図７０１と同様である。ここで、一次電荷収集ノード１０４ａ及び１０４ｂは、ＴｏＦ測定に使用される位相信号を含むが、蓄積キャパシタ１０９ｃの両端の電圧は、通常の強度画像（すなわち、グローバルシャッタ画像）を含む。一次電荷収集ノード１０４ａ及び１０４ｂからの信号は、一次電荷収集ノード１０４ｃが高量子効率状態にあるときに読み出される。この後、シャッタトランジスタ１２２ｃは遮断領域となり、蓄積キャパシタ１０９ｃの両端電圧を読み出すことができる。タイミング図７０１と同様に、第３の一次電荷収集ノード１０４ｃは、例えばＦＩＧ．２０Ｂに示すように、二次電荷収集ノード１８０及び対応するシャッタトランジスタと置き換えることができる。

上述の例示的な実施形態は、画素素子の様々な異なる構成に拡張することができる。例として、ＴｏＦ情報を収集する２つの一次電荷収集ノード、従来の画像を（シャッタートランジスタなしで）取り込む第１の二次電荷収集ノード、及び、第１の二次電荷収集ノードが読み出されているときに信号を取り込む第２の二次電荷収集ノードがある。

ＦＩＧ．２０Ａにおいて、本開示の第４実施形態による、ＴｏＦ位相取込手順の変形例についての更に別のタイミング図７０３が示され、その目的は、変調ＴｏＦイメージングにおけるＳＢＲを改善することである。第４実施形態では、放射信号は放射パルスの別々のセットの間でオフにされる。放射信号が非アクティブであるとき、電荷はＦＩＧ．４Ａの画素素子１００の一次電荷収集ノード１０４ｃによって収集される。このようにして、平均放射信号は、眼の安全基準を満たすのに十分な低さを保ちながら、パルスの間により高い転送力を有することができる。他の変形例も可能であることが理解されよう。例えば、一変形例では、一次電荷収集ノード１０４ｃは、シャッタトランジスタ１２２ｃ及びキャパシタ１０９ｃを伴う。キャパシタ１０９ｃへの蓄積後にシャッタートランジスタ１２２ｃをオフにすることで、ドレイン１２０ｃの電圧を強度画像として読み出すことができる。

例えば、ＴｏＦイメージング、光照射野イメージング、及び解像度向上など、本開示において提案されている様々な例示的な実施例は、本開示の実施形態による変調イメージセンサを必ずしも必要としないことが理解されよう。特に、イメージセンサは、収集された電荷を異なる電荷収集ノードに誘導する様々な異なる方法で実施することができる。

本開示の実施形態は、いくつかの例示的な実施例と共に説明したが、特許請求の範囲の範囲に含まれる様々な修正形態及び同等の構成が可能であることが理解されよう。

添付の特許請求の範囲によって定義される本開示の範囲から逸脱することなく、前述の本開示の実施形態に対する修正が可能である。含む、有する、組み込む、持つ等の表現は、非限定的な意味で解釈されることを意図しており、すなわち、明示的に説明されていない物、成分又は要素が存在することを可能にする。単数への言及も複数に関連すると解釈されるべきである。

Claims (16)

1. 第１又は第２の導電型の半導体基板（１０１）を有し、前記半導体基板（１０１）は表側と裏側とを備え、前記半導体基板（１０１）は光子束に露光し、前記光子束を第１及び第２の導電型可動電荷に変換するように構成され、
   前記半導体基板（１０１）の前記表側に配置され、第１の導電型半導体材料の第１の一次電荷収集ノード（１０４、１０４ａ）を有し、
   前記半導体基板（１０１）の前記表側に配置され、第２の導電型半導体材料の少なくとも１つの周辺ノード（１０２）を有し、前記少なくとも１つの周辺ノード（１０２）は前記第１の一次電荷収集ノード（１０４、１０４ａ）を少なくとも部分的に囲み、
   前記第１の一次電荷収集ノード（１０４、１０４ａ）と前記少なくとも１つの周辺ノード（１０２）とに直接接続された回路（１０７）を有し、
   前記回路（１０７）は、前記第１の一次電荷収集ノード（１０４、１０４ａ）への／からの、第１のリセット電圧（Ｖｒ、Ｖｒ＿ａ）を接続及び遮断する第１のスイッチ（１１０ａ、１２２ａ）と、前記少なくとも１つの周辺ノード（１０２）に周辺ノード電圧を供給する手段と、前記第１の一次電荷収集ノード（１０４、１０４ａ）によって収集された前記第１の導電型可動電荷の量を測定する第１の測定手段とを備え、
   前記半導体基板（１０１）の前記裏側に配置され、前記第２の導電型可動電荷を収集して導電するように構成され、バイアス電圧（Ｖｂｓ）に電気的に接続されるように構成された裏側導電層（１０８）を有し、
   前記第２の導電型半導体材料の第１の変調ノード（１０５、１０５ａ）を有し、
   前記第１の変調ノード（１０５、１０５ａ）は：
   － 前記半導体基板（１０１）の前記表側に配置され；
   － 前記第１の一次電荷収集ノード（１０４、１０４ａ）によって少なくとも部分的に囲まれ、前記第１の一次電荷収集ノードは、前記第１の変調ノード（１０５、１０５ａ）と前記少なくとも１つの周辺ノード（１０２）との間を電気的に絶縁するように構成されており；そして
   － 第１の変調電圧（Ｖｍ、Ｖｍ＿ａ）源に電気的に接続され、前記第１の変調電圧源は、前記周辺ノード電圧から独立している、
   画素素子（１００）。
2. 前記半導体基板（１０１）の前記表側に配置された、前記第１の導電型半導体材料の第２の一次電荷収集ノード（１０４ｂ）又は二次電荷収集ノード（１８０）をさらに有する請求項１に記載の画素素子（１００）。
3. 前記第２の導電型半導体材料の第２の変調ノード（１０５ｂ）をさらに有し、
   前記第２の変調ノード（１０５ｂ）は、前記半導体基板（１０１）の前記表側に配置され、前記第２の一次電荷収集ノード（１０４ｂ）によって少なくとも部分的に囲まれ、前記第２の一次電荷収集ノードは、前記第２の変調ノード（１０５ｂ）と前記少なくとも１つの周辺ノード（１０２）との間を電気的に絶縁するように構成され、
   第２の変調電圧（Ｖｍ＿ｂ）源に電気的に接続され、前記第２の変調電圧源は前記周辺ノード電圧から独立しており、
   前記回路（１０７）は、前記第２の一次電荷収集ノード（１０４ｂ）への／からの第２のリセット電圧（Ｖｒ＿ｂ）を接続及び遮断する第２のスイッチ（１２２ｂ、１１０ｂ）と、前記第２の一次電荷収集ノード（１０４ｂ）によって収集された前記第１の導電型可動電荷の量を測定する第２の測定手段と、をさらに備える請求項２に記載の画素素子（１００）。
4. 前記半導体基板（１０１）が、最大１ｅ１４原子／ｃｍ^３のドーピング濃度を有する高抵抗率基板である請求項１から３のいずれか一項に記載の画素素子（１００）。
5. 前記半導体基板（１０１）が、最大５ｅｌ３原子／ｃｍ^３のドーピング濃度を有する高抵抗率基板である請求項４に記載の画素素子（１００）。
6. 前記半導体基板（１０１）の裏側から光子束を受けるように構成されている請求項１から５のいずれか一項に記載の画素素子（１００）。
7. 画素素子（１００）が受けた光子束に関連する第１の導電型可動電荷の量を測定する方法であって、前記画素素子（１００）は、半導体基板（１０１）と、第１の一次電荷収集ノード（１０４ａ）と、第２の一次電荷収集ノード（１０４ｂ）と、第１の変調ノード（１０５ａ）と、第２の変調ノード（１０５ｂ）と、第１のスイッチ（１１０ａ）及び第２のスイッチ（１１０ｂ）を備えた回路（１０７）と、を有し、前記方法は、
   （ｉ）前記半導体基板（１０１）の体積を少なくとも５０％まで空乏化させる値にバイアス電圧（Ｖｂｓ）を設定することによって、前記半導体基板（１０１）内の体積を空乏化させ、
   （ｉｉ）第１のリセット電圧（Ｖｒ＿ａ）を供給し、
   （ｉｉｉ）第２のリセット電圧（Ｖｒ＿ｂ）を供給し、
   （ｉｖ）前記第１のスイッチ（１１０ａ）をオンにすることにより前記第１の一次電荷収集ノード（１０４ａ）を前記第１のリセット電圧（Ｖｒ＿ａ）に接続し、
   前記第１のスイッチ（１１０ａ）をオフにすることにより前記第１の一次電荷収集ノード（１０４ａ）を前記第１のリセット電圧（Ｖｒ＿ａ）から遮断し、
   これにより前記第１の一次電荷収集ノード（１０４ａ）をリセットし、
   （ｖ）第２のスイッチ（１１０ｂ）をオンにすることにより前記第２の一次電荷収集ノード（１０４ｂ）を前記第２のリセット電圧（Ｖｒ＿ｂ）に接続し、
   前記第２のスイッチ（１１０ｂ）をオフにすることにより前記第２の一次電荷収集ノード（１０４ｂ）を前記第２のリセット電圧（Ｖｒ＿ｂ）から遮断し、
   これにより第２の一次電荷収集ノード（１０４ｂ）をリセットし、
   （ｖｉ）前記第１の一次電荷収集ノード（１０４ａ）と前記第１の変調ノード（１０５ａ）の間の第１の逆バイアス電圧を上昇させる値に第１の変調電圧（Ｖｍ＿ａ）を設定することにより第１の電荷収集体積を縮小させ、前記第２の一次電荷収集ノード（１０４ｂ）と前記第２の変調ノード（１０５ｂ）の間の第２の逆バイアス電圧を低下させる値に第２の変調電圧（Ｖｍ＿ｂ）を設定することにより第２の電荷収集体積を拡大させ、
   第１の期間を待ち、
   前記第１の期間の後、前記第１の一次電荷収集ノード（１０４ａ）と前記第１の変調ノード（１０５ａ）の間の第１の逆バイアス電圧を低下させる値に前記第１の変調電圧（Ｖｍ＿ａ）を設定することにより前記第１の電荷収集体積を拡大させ、前記第２の一次電荷収集ノード（１０４ｂ）と前記第２の変調ノード（１０５ｂ）の間の第２の逆バイアス電圧を上昇させる値に第２の変調電圧（Ｖｍ＿ｂ）を設定することにより前記第２の電荷収集体積を縮小させ、
   第２の期間待つ、
   というサイクルの間、前記第１及び第２の一次電荷収集ノードに前記第１の導電型可動電荷を蓄積し、
   （ｖｉｉ）前記第１の一次電荷収集ノード（１０４ａ）及び前記第２の一次電荷収集ノード（１０４ｂ）の電圧レベル（Ｖｃ＿ａ、Ｖｃ＿ｂ）を特定することによりステップ（ｖｉ）のサイクル中に蓄積された前記第１の導電型可動電荷の量を測定する。
8. 前記画素素子（１００）が周辺ノード（１０２）をさらに有し、前記方法は、さらに、前記第１及び第２の一次電荷収集ノードが前記第１及び第２のリセット電圧にあるとき、前記第１及び第２の一次電荷収集ノード間で第１の導電型電荷キャリアに少なくとも０．６ボルトの電位障壁を供給するのに十分な電位を有するように前記周辺ノード（１０２）を構成する請求項７に記載の方法。
9. 画素素子（１００）が受けた光子束に関連する第１の導電型可動電荷の量を測定する方法であって、前記画素素子（１００）は、半導体基板（１０１）と、第１の一次電荷収集ノード（１０４）と、二次電荷収集ノード（１８０）と、第１の変調ノード（１０５）と、周辺ノード（１０２）と、第１のスイッチ（１１０）を備える回路（１０７）と、を有し、前記方法は、
   （ａ）前記半導体基板（１０１）の体積を少なくとも５０％まで空乏化させる値にバイアス電圧（Ｖｂｓ）を設定することにより前記半導体基板（１０１）内の体積を空乏化し、
   （ｂ）第１のリセット電圧（Ｖｒ）を供給し、
   （ｃ）第３の電圧（Ｖｘ）を供給し、
   （ｄ）前記第１のスイッチ（１１０）をオンにすることにより前記第１の一次電荷収集ノード（１０４）を前記第１のリセット電圧（Ｖｒ）に接続し、
   前記第１のスイッチ（１１０）をオフにすることにより前記第１の一次電荷収集ノード（１０４）を前記第１のリセット電圧（Ｖｒ）から遮断し、
   これにより前記第１の一次電荷収集ノード（１０４）をリセットし、
   （ｅ）前記第１の一次電荷収集ノード（１０４）と前記第１の変調ノード（１０５）の間の第１の逆バイアス電圧を上昇させる値に第１の変調電圧（Ｖｍ）を設定することにより第１の電荷収集体積を縮小させ、前記二次電荷収集ノード（１８０）と前記周辺ノード（１０２）の間の第３の逆バイアス電圧を上昇させる値に前記第３の電圧（Ｖｘ）を設定することにより第２の電荷収集体積を拡大させ、
   第３の期間を待ち、
   前記第３の期間の後、前記第１の一次電荷収集ノード（１０４）と前記第１の変調ノード（１０５）の間の第１の逆バイアス電圧を低下させる値に前記第１の変調電圧（Ｖｍ、Ｖｍ）を設定することにより前記第１の電荷収集体積を拡大させ、前記２次電荷収集ノード（１８０）と前記周辺ノード（１０２）との間の前記第３の逆バイアス電圧を低下させる値に前記第３の電圧（Ｖｘ）を設定することにより前記第２の電荷収集体積を縮小させ、
   第４の期間を待つ、
   というサイクルの間に前記第１の一次電荷収集ノード（１０４）と前記２次電荷収集ノード（１８０）に第１の導電型可動電荷を蓄積し、
   （ｆ）前記第１の一次電荷収集ノード（１０４）の電圧レベル（Ｖｃ）を特定することによりステップ（ｅ）のサイクルの間に蓄積された前記第１の導電型可動電荷の量を測定する。
10. さらに、前記第１の一次電荷収集ノード（１０４）と前記二次電荷収集ノード（１８０）が前記第１のリセット電圧（Ｖｒ）及び前記第３の電圧（Ｖｘ）にあるとき、前記第１の一次電荷収集ノード（１０４）と前記二次電荷収集ノード（１８０）の間で第１の導電型電荷キャリアに少なくとも０．６ボルトの電位障壁を供給するのに十分な電位を有するように前記周辺ノード（１０２）を構成する請求項９に記載の方法。
11. 画像を取り込むためのシステムであって、イメージセンサを有し、前記イメージセンサは、請求項１から６のいずれか一項に記載の画素素子（１００）のマトリクスと、コントローラとを備え、前記画素素子（１００）は前記コントローラに接続されているシステム。
12. さらに、ターゲットに向けられるように構成された発光体を有し、前記コントローラが、
    前記発光体に制御信号を供給し、第１の時点で光子のパルスを放射させ、
    第２の時点で前記画素素子のマトリクスの第１の画素素子により前記ターゲットからの光子の反射パルスを検出する測定を開始し、
    第３の時点で前記第１の画素素子による前記測定を停止し、
    第４の時点で前記画素素子のマトリクスの第２の画素素子により前記ターゲットからの前記光子の反射パルスを検出する測定を開始し、
    第５の時点で前記第２の画素素子による前記測定を停止し、
    前記第１の画素素子内の前記光子の反射パルスに関連する蓄積された第１の導電型可動電荷の量と、前記第２の画素素子内の前記光子の反射パルスに関連する蓄積された第１の導電型可動電荷の量を比較することによって前記光子パルスの飛行時間を計算するように構成された請求項１１に記載のシステム。
13. 複数の波長で光パルスを放射するように構成された発光体をさらに有し、前記コントローラが所与の時点で前記発光体によって放射された所与の波長に基づいて前記画素素子のマトリクスの個々の画素素子の変調ノードの変調電圧（Ｖｍ）を調整するように更に構成された請求項１１又は１２に記載のシステム。
14. 前記コントローラが、前記放射された光パルスのパルス幅に基づいて前記変調電圧（Ｖｍ）を制御し、
    第１のパルス幅のための第１のサイズの第１の電荷収集体積を構成し、
    第２のパルス幅のための第２のサイズの第２の電荷収集体積を構成するように構成され、
    前記第１のサイズは前記第２のサイズよりも大きく、前記第１のパルス幅は前記第２のパルス幅よりも小さい請求項１３に記載のシステム。
15. 前記システムがカメラである請求項１１に記載のシステム。
16. 前記システムがライダーである請求項１１から１４のいずれか一項に記載のシステム。
    

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